JP3487573B2 - 整流平滑回路および整流平滑方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】交流電源を入力し、入力した
交流電源を整流平滑して出力する整流平滑回路の改良に
関するものである。

【０００２】

【従来の技術】従来、入力した交流電源を整流平滑する
整流平滑回路において、その前段の交流電源トランスあ
るいは整流平滑回路における整流ダイオードまたは平滑
容量の内部抵抗が小さい場合、電源投入時に整流平滑回
路から出力される突入電流が大きくなる。そのため、整
流ダイオードの前後に電力定格の大きい抵抗やサーミス
タを挿入し、その突入電流を制限していた。従来、それ
ら抵抗やサーミスタの抵抗値は、平滑容量との時定数を
交流電源の数周期分の長さとすることで突入電流を上記
抵抗値を有さない場合の数分の１に制限していた。

【０００３】ところで、サーミスタは突入電流による自
己発熱で抵抗値が下がり、突入電流発生後の定常状態で
のサーミスタの抵抗による電力損失を低減していた。ま
たは、固定抵抗で平滑容量を比較的小電流で充電した後
に整流平滑回路出力から発生した方形波をトランス結合
後に、整流して駆動したトライアックで固定抵抗を短絡
するようにして、定常状態での固定抵抗による電力損失
を低減していた。

【０００４】この場合、平滑容量が十分充電される前
に、トライアックが導通すると、その導通後は再び突入
電流が大きくなる。そこで平滑容量が十分充電されるよ
うに、整流回路出力が一定電圧を越えてから発生した方
形波をトランス結合後に整流してトライアックのゲート
を駆動していた。

【０００５】また、力率改善のため、スイッチング素子
を用いたアクテブフイルタでも突入電流を制限できる
が、回路が大規模になる上に電力損失が増加する。

【０００６】図４は、トライアックを用いた従来の整流
平滑回路のブロック構成例を示した図である。図５、図
６は正極性の整流回路での従来技術と本発明の両方の整
流平滑回路の動作波形の様子を同時に示した図であり、
交流電源トランスの出力Ｖａｃは絶対値｜Ｖａｃ｜で図
示されている。図５および図６の実線は電源投入時の突
入電流を制限しない場合の動作を示し、図５および図６
の点線はトライアックを用いた従来の技術の電源投入時
の突入電流を制限する場合の動作を示し、図５および図
６の一点鎖線は本発明の電源投入時の突入電流を制限す
る場合の動作を示す。

【０００７】以下、図４、図５および図６を用いて、従
来の技術の動作を簡単に説明する。図４において、交流
電源トランスの出力Ｖａｃはブリッジ整流ダイオードＤ
１〜Ｄ４と平滑容量Ｃ１とで直流化され、負荷ＺＬの両
端に整流回路出力電圧Ｖｏを供給する。

【０００８】電源投入時の突入電流を制限しない場合
は、抵抗は交流電源トランスの内部抵抗Ｒｔと整流ダイ
オードの内部抵抗ＲＤと平滑容量Ｃ１の内部抵抗ＲＣと
だけで非常に小さく、電源投入時は交流電源トランスの
インダクタンスだけで突入電流はほぼ制限されることに
なり、電源投入時の交流電源の位相によっては、突入電
流が定常時の電流値の数倍に達する場合がある。図５は
突入電流が特に大きくなる場合の電源投入時の交流電源
の位相を示し、図６は突入電流が比較的大きくならない
場合の電源投入時の交流電源の位相を示したものであ
る。

【０００９】トライアックを用いた従来の技術の場合、
電源投入時は電流制限抵抗Ｒ１を介して平滑容量Ｃ１が
充電されて、図５および図６のｅの点線のように、整流
回路出力電圧Ｖｏが一定電圧Ｖｏ１まで立ち上がると方
形波発生スイッチＳＷ１の開閉により、発生した電圧を
結合トランスＴ２がトライアックＴＲＫ１の制御電極２
を基準に変換し、充電整流ダイオードＤ５で直流に変換
後、充電積分抵抗Ｒ２と積分容量Ｃ２で定まる時定数後
にトライアックＴＲＫ１のゲート電極Ｇを駆動してトラ
イアックＴＲＫ１の電極１，電極２を導通させ、図５お
よび図６のＲの点線のように電流制限抵抗Ｒ１をトライ
アックの内部抵抗Ｒｔｒｋで短絡し、図５および図６の
ｉの点線のように平滑容量Ｃ１の充電電流を再び増大し
て、図５および図６のｅの点線のように整流回路出力電
圧Ｖｏを定常状態に引き上げる。

【００１０】

【発明が解決しようとする課題】電源投入時の突入電流
の制限を行う電力定格の大きい抵抗やトライアック駆動
用結合トランスは、整流回路の小型化の妨げになる。

【００１１】定常状態でのトライアックの導通電圧は約
１Ｖなので導通電流のアンペア単位の値がそのまま電力
損失のワット単位の同等な値に相当することになり、非
常に電力が消費されることとる。そのためトライアック
の電力損失のために必要となる放熱板を用いることで整
流回路の小型化の妨げになる。

【００１２】

【課題を解決するための手段】本発明は、エンハンスメ
ントモード等の制御電極が開放時に導通抵抗が高くかつ
非飽和動作が制御できる半導体素子を用い、その半導体
素子を電源投入時の突入電流の制限抵抗と制限抵抗の短
絡スイッチとの両方に共用可能な回路構成として、電力
定格の大きい抵抗を使用せずに、整流回路の電源投入時
の突入電流を低減できるようにするものである。

【００１３】さらに、本発明は、制御電極インピーダン
スが高い半導体素子を用いて、半導体素子の駆動用結合
トランスを結合容量またはフォトカプラ等の小形部品に
置き換える。そして、全導通時の導通飽和電圧の低い半
導体素子を用いて、定常状態での半導体素子の導通電圧
による電力損失を避け、放熱器を小型化するものであ
る。

【００１４】

【発明の実施の形態】図１、図２および図３は、正極性
の整流回路での本発明用いた平滑整流回路のブロック構
成例を示した図である。図５、図６において、一点鎖線
は正極性の整流回路での本発明の動作を示す波形例であ
り、交流電源トランスの出力Ｖａｃは絶対値｜Ｖａｃ｜
で表示されている。なお、負極性の場合については、ダ
イオードの極性を反転し、非飽和動作が制御できる半導
体素子のｎとｐとを逆になるようにした素子に交換すれ
ば良い。

【００１５】図１は従来例のトライアックと同一位置に
非飽和動作が制御できる半導体素子を使用した場合であ
り、非飽和半導体素子半導体Ｑ１およびＱ１’として、
ソース同士を直列接続したＮｃｈＭＯＳＦＥＴを２個用
いた場合の本発明の一実施例を示す図である。

【００１６】図２はトランスのセンタタップ出力の両波
整流出力に非飽和動作が制御できる半導体素子を接続し
た構成を示したものであり、非飽和半導体素子半導体Ｑ
１として、ＮｃｈＭＯＳＦＥＴを用いた場合の本発明の
一実施例を示した図である。図１、図２では駆動回路Ｉ
Ｃ１としてダイオード出力フォトカプラを用い、駆動回
路ＩＣ２またはＩＣ２２として容量結合した倍圧整流回
路を用いている。

【００１７】図３は図２と異なり、非飽和半導体素子半
導体Ｑ２’として、ＰｃｈＭＯＳＦＥＴを用いた場合の
本発明の一実施例を示す図である。

【００１８】図１、図２、図３、図５、図６において、
Ｖａｃ、Ｖａｃ１は交流電源トランスの出力、Ｄ１、Ｄ
２、Ｄ１１〜Ｄ１４、Ｄ２１〜Ｄ２４は整流ダイオー
ド、Ｑ１、Ｑ１’、Ｑ２、Ｑ２’は非飽和半導体素子、
Ｃ１は平滑容量、ＺＬは負荷である。また、Ｌｔは交流
電源トランスの出力インダクタンス、Ｒｔは交流電源ト
ランスの内部抵抗、ＲＤは整流ダイオードの内部抵抗、
ＲＣは平滑容量の内部抵抗、ＲＭＯＳは非飽和半導体素
子の内部抵抗である。

【００１９】本発明においては、電源投入時は駆動回路
で交流電源の周期より長い時定数で非飽和半導体素子の
導通抵抗ＲＭＯＳを徐々に下げて、平滑容量Ｃ１が充電
されて、整流回路出力Ｖｏが一定電圧Ｖｏ１まで立ち上
がると、非飽和半導体素子を駆動回路ＩＣ１で完全に導
通させ、平滑容量Ｃ１の充電電流を再び増大して整流回
路出力Ｖｏを定常状態に引き上げる。

【００２０】制御電極が開放時に導通抵抗が高くかつ制
御電極インピーダンスが高くかつ非飽和動作が制御でき
かつ導通飽和電圧の低い半導体素子としては、低電圧用
ではＭＯＳＦＥＴや高ｈｆｅ低飽和電圧トランジスタ、
高電圧大電流用ではＩＧＢＴ素子やＭＯＳＦＥＴ制御サ
イリスタや高ｈｆｅ低飽和電圧トランジスタやＣａｒｒ
ｉｅｒ Ｉｎｊｅｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃ
ｔ Ｔｒａｎｓｉｓｔｏｒ（以下ＣＩＦＥＴと略す）や
エンハンスメントモード静電誘導トランジスタ等があ
る。

【００２１】以下、代表例として、ＭＯＳＦＥＴを使用
した例について説明する。図１の非飽和半導体素子Ｑ
１、Ｑ１’として、ソース同士を接続したＭＯＳＦＥＴ
を２個用い、ＭＯＳＦＥＴ Ｑ１のドレインと交流電源
Ｖａｃとを接続し、ＭＯＳＦＥＴ Ｑ１’とブリッジ整
流ダイオードＤ２１、Ｄ２３のアノードとを接続する。
または図２の非飽和半導体素子半導体Ｑ２としてＭＯＳ
ＦＥＴを用い、ＭＯＳＦＥＴ Ｑ２のドレインと整流ダ
イオードＤ１とＤ２のカソードとを接続し、ＭＯＳＦＥ
Ｔ Ｑ２のソースと平滑容量Ｃ１とを接続する。

【００２２】なお、図２のＱ２について、ＮｃｈＭＯＳ
ＦＥＴの代わりに非飽和半導体素子としてＰｃｈＭＯＳ
ＦＥＴを用い、ＭＯＳＦＥＴ Ｑ２のソースと整流ダイ
オードＤ１とＤ２のカソードとを接続し、ＭＯＳＦＥＴ
Ｑ２のドレインと平滑容量Ｃ１とを接続したものを用
いても良い。

【００２３】また、図３のように、整流ダイオードの出
力電圧と接地電位とを抵抗で分割してＱ２’のゲートに
接続し、Ｑ２’のソースとゲートの間に積分容量Ｃ１２
を接続して、整流ダイオード出力の電圧を抵抗で分割し
て、抵抗Ｒ１２と積分容量Ｃ１２とで商用交流電源の周
期より長い時定数で積分した電圧でＱ２’のゲートを駆
動してもよい。

【００２４】なお、商用交流電源投入時はＭＯＳＦＥＴ
のゲートソース間に商用交流電源の周期より長い時定数
で立ち上がるスレッショルド電圧程度の電圧を与え、Ｍ
ＯＳＦＥＴを半導通として平滑容量を充電する電流を制
限後に、平滑容量が十分充電されてから、該半導体素子
を全導通とする。

【００２５】以下、図１と図２と図５、図６の一点鎖線
の波形とを用いて、本発明の実施例の動作を簡単に説明
する。

【００２６】図１と図２とでＭＯＳＦＥＴ Ｑ１、Ｑ
１’またはＱ２のソースの電圧を基準とし、入力側ドレ
インの電圧を駆動回路ＩＣ２またはＩＣ２２で容量結合
後に倍圧整流した電気信号を商用交流電源の周期より長
い時定数で積分した電圧でＭＯＳＦＥＴＱ１、Ｑ１’ま
たはＱ２のゲートを駆動する。

【００２７】平滑容量が十分充電されてくるとＭＯＳＦ
ＥＴ Ｑ１、Ｑ１’またはＱ２のソースの電圧と入力側
ドレインの電圧との差は小さくなり、駆動回路ＩＣ２ま
たはＩＣ２２の駆動電圧は充電されなくなる。そこで、
整流回路出力Ｖｏが一定電圧Ｖｏ１まで立ち上がると、
整流回路出力Ｖｏで駆動した駆動回路ＩＣ１内のＬＥＤ
の光を受けるフォトダイオードの出力電力でＭＯＳＦＥ
Ｔ Ｑ１、Ｑ１’またはＱ２のゲートを駆動し、ＭＯＳ
ＦＥＴ Ｑ１、Ｑ１’またはＱ２を完全に導通させ、図
５および図６のＲの一点鎖線のように導通抵抗ＲＭＯＳ
をほぼ０にし、図５および図６のｉの一点鎖線のように
平滑容量Ｃ１の充電電流を再び増大して、図５および図
６のｅの一点鎖線のように整流回路出力Ｖｏを定常状態
に引き上げる。

【００２８】ＩＧＢＴの使用例では上記ＭＯＳＦＥＴの
使用例のゲートをゲート、ソースをエミッタ、ドレイン
をコレクタとすれば良い。ＭＯＳＦＥＴ制御サイリスタ
の使用例では上記ＭＯＳＦＥＴの使用例のゲートをゲー
ト、ソースをカソード、ドレインをアノード、高ｈｆｅ
低飽和電圧トランジスタの使用例では上記ＭＯＳＦＥＴ
の使用例のゲートをベース、ソースをエミッタ、ドレイ
ンをコレクタとすれば良いとすれば良い。

【００２９】ＣＩＦＥＴの使用例では上記ＭＯＳＦＥＴ
の使用例のソース、電圧駆動ゲート、ドレインはそのま
まで、正孔注入用のゲートＧｉを電圧駆動ゲートと同一
時定数で立ち上がる電流駆動とすれば良い。

【００３０】エンハンスメントモード静電誘導トランジ
スタの使用例では上記ＭＯＳＦＥＴの使用例のゲートを
ゲートとし、ソースをソースとし、さらに、ドレインを
ドレインとして、ゲートを電流駆動すれば良い。

【００３１】以下、本発明の実施例についてより詳細に
説明する。図１において、交流電源Ｖａｃはブリッジ整
流ダイオードＤ２１〜Ｄ２４と平滑容量Ｃ１とで直流化
され、負荷ＺＬに整流回路出力Ｖｏを供給する。ここ
で、ソース同士を接続したＭＯＳＦＥＴ Ｑ１、Ｑ１’
のドレインでそれぞれ交流電源Ｖａｃと、ブリッジ整流
ダイオードＤ２１とＤ２３のアノードとを接続してい
る。

【００３２】図１においては、交流電源Ｖａｃを結合容
量Ｃ２３で容量結合後にＭＯＳＦＥＴ Ｑ１およびＱ
１’のソースの電圧を基準とし、ダイオードＤ２６とダ
イオードＤ２５とで倍圧整流した電気信号を充電積分抵
抗Ｒ２２と積分容量Ｃ２２とで商用交流電源の周期より
長い時定数で積分した電圧でゲートを駆動する。ＭＯＳ
ＦＥＴ Ｑ１またはＱ１’のスレッショルド電圧やＯＮ
抵抗が低すぎる場合はゲート電圧は電圧制限ツエナーダ
イオードＤ２７でスレッショルド電圧程度の電圧に制限
され、ＭＯＳＦＥＴ Ｑ１またはＱ１’のＯＮ抵抗は比
較的高く保たれ、平滑容量Ｃ１の充電電流は一定に制限
される。

【００３３】平滑容量Ｃ１が十分充電されてくるとＭＯ
ＳＦＥＴのソースの電圧と入力側ドレインの電圧との差
は小さくなり、制御電極を駆動する電圧は充電されなく
なる。そこで、平滑容量Ｃ１の出力の電位Ｖｏで駆動し
た駆動回路ＩＣ１内のＬＥＤの光を受けるフォトダイオ
ードの出力電力でゲートを駆動し、ＭＯＳＦＥＴ Ｑ
１、Ｑ１’のＯＮ抵抗が低くなり損失が低減する。ま
た、ダイオードＤ２５はｏｆｆとなりダイオードＤ２
５’がｏｎとなる。

【００３４】次に、図２において、トランスのセンタタ
ップ出力の交流電源Ｖａｃ１は整流ダイオードＤ１、Ｄ
２とで両波整流され、平滑容量Ｃ１とで直流化され、負
荷ＺＬに整流回路出力Ｖｏを供給する。ここで、Ｎｃｈ
ＭＯＳＦＥＴ Ｑ２のドレインとソースとで整流ダイオ
ードＤ１とＤ２のカソードと、平滑容量Ｃ１とを接続し
ている。

【００３５】この図２においては、図１と同様に、交流
電源Ｖａｃ１を結合容量Ｃ３で容量結合後にＭＯＳＦＥ
Ｔ Ｑ２のソースの電圧を基準とし、ダイオードＤ６と
ダイオードＤ５とで倍圧整流した電気信号を充電積分抵
抗Ｒ２と積分容量Ｃ２とで商用交流電源の周期より長い
時定数で積分した電圧でゲートを駆動する。ＭＯＳＦＥ
Ｔ Ｑ２のスレッショルド電圧やＯＮ抵抗が低すぎる場
合はゲート電圧は電圧制限ツエナーダイオードＤ７でス
レッショルド電圧程度の電圧に制限され、ＭＯＳＦＥＴ
Ｑ２のＯＮ抵抗は比較的高く保たれ、平滑容量Ｃ１の
充電電流は一定に制限される。

【００３６】平滑容量Ｃ１が十分充電されてくると、Ｍ
ＯＳＦＥＴのソースの電圧と入力側ドレインの電圧との
差は小さくなり、制御電極を駆動する電圧は充電されな
くなる。

【００３７】そして、図１と同様に、平滑容量Ｃ１の出
力の電位Ｖｏで駆動した駆動回路ＩＣ１内のＬＥＤの光
を受けるフォトダイオードの出力電力でゲートを駆動
し、ＭＯＳＦＥＴ Ｑ２のＯＮ抵抗が低くなり損失が低
減する。また、ダイオードＤ５はｏｆｆとなりダイオー
ドＤ５’がｏｎとなる。

【００３８】次に、図３において、図１と同様に、交流
電源Ｖａｃはブリッジ整流ダイオードＤ１１〜Ｄ１４と
平滑容量Ｃ１とで直流化され、負荷ＺＬに整流回路出力
Ｖｏを供給する。

【００３９】図３では、整流ダイオード出力とＰｃｈＭ
ＯＳＦＥＴ Ｑ２’のソース、平滑容量Ｃ１とＰｃｈＭ
ＯＳＦＥＴ Ｑ２’のドレインを接続する。整流ダイオ
ードの出力電圧と接地電位とを抵抗Ｒ１２と抵抗Ｒ１３
で分割してＱ２’のゲートに接続し、Ｑ２’のソースと
Ｑ２’のゲートに積分容量Ｃ１２を接続して、整流ダイ
オード出力の電圧を抵抗で分割して、抵抗Ｒ１２と積分
容量Ｃ１２とで商用交流電源の周期より長い時定数で積
分した電圧でＱ２’のゲートを駆動する。ＭＯＳＦＥＴ
Ｑ２’のスレッショルド電圧やＯＮ抵抗が低すぎる場
合は、商用交流電源投入時はゲート電圧は電圧制限ツエ
ナーダイオードＤ１７でスレッショルド電圧程度の電圧
に制限され、ＭＯＳＦＥＴ Ｑ２’のＯＮ抵抗は比較的
高く保たれ、充電電流は一定に制限される。平滑容量Ｃ
１が十分充電されてから、整流出力の電位Ｖｏで駆動し
た駆動回路ＩＣ１１内のトランジスタＱ５のエミッタ−
コレクタ電流でＱ２’のゲートを駆動し、ＭＯＳＦＥＴ
Ｑ２’のＯＮ抵抗が低くなり損失が低減する。また、
ダイオードＤ１５はｏｆｆとなりダイオードＤ１５’が
ｏｎとなる。

【００４０】図１、図２において、非飽和半導体素子半
導体Ｑ１、Ｑ１’またはＱ２として、ＰｃｈＭＯＳＦＥ
Ｔを用いた場合は、ＩＣ１内のＬＥＤの光を受けるフォ
トダイオードの出力極性を逆にすれば良い。

【００４１】また、図３において、非飽和半導体素子半
導体Ｑ２’として、ＰＮＰトランシスタを用いても良
い。

【００４２】

【発明の効果】本発明の整流回路では、電源投入時の突
入電流の制限を行う電力定格の大きい抵抗やトライアッ
ク駆動用結合トランスが省略できるので、整流回路の小
型化になる。

【００４３】ＴＯ２２０外形のＭＯＳＦＥＴの一つを用
いた例としては、耐圧３０Ｖで導通抵抗４．７ｍΩ以下
と低くいものが有り、定常状態で全導通すると電流１０
Ａでも導通電圧０．０４７Ｖ以下、損失０．４７Ｗ以下
で、電力損失の放熱板は省略することができ、整流回路
の小型化が可能となる。電流５Ａの場合は導通電圧０．
０１８Ｖ以下、損失０．１２Ｗ以下なので電力損失は無
視できる。

【００４４】また、非飽和半導体の導通抵抗は交流電源
の周期より長い時定数で低下し始めるので、突入電流の
最大値は電源投入時の交流電源の電圧瞬時値に無関係に
となり、突入電流を所定の値に押さえた以降の時間は定
常状態前でも非飽和半導体の導通抵抗はさらに下がり、
抵抗損失が小さくなる。

【００４５】ＭＯＳＦＥＴはＤＣ定格電流に対するサー
ジ定格電流の倍率が大きくないことがある。そのため、
サージ定格電流を確保すると交流電源Ｖａｃが高い場合
に、整流出力の電位Ｖｏが十分立ち上がる前にＯＮ抵抗
が低くなりすぎ、突入電流が再び大きくなる場合もあ
る。また、制御電極インピーダンスが高すぎ、ゲートソ
ース間電圧が定格以上に駆動される場合もある。しか
し、ツエナーダイオードでスレッショルド電圧程度のゲ
ートソース間電圧に制限すれば良く、電力損失の低減が
容易である。

【図面の簡単な説明】

【図１】、

【図２】、

【図３】本発明を用いた平滑整流回路のブロック構成例
を示した図

【図４】トライアックを用いた従来の整流平滑回路のブ
ロック構成例を示した図

【図５】、

【図６】整流平滑回路の動作波形例の様子を示した図

【符号の説明】

Ｖａｃ、Ｖａｃ１：交流電源トランスの出力、 Ｄ１〜
Ｄ４、Ｄ１１〜Ｄ１４、Ｄ２１〜Ｄ２４：整流ダイオー
ド、 Ｑ１、Ｑ２、Ｑ１’、Ｑ２’：非飽和半導体素
子、 ＴＲＫ１：トライアック、 Ｃ１：平滑容量、
ＺＬ：負荷、 Ｖｏ：整流回路出力電圧、 ＩＣ１、Ｉ
Ｃ２、ＩＣ３：駆動回路、 Ｔ２：結合トランス、 Ｓ
Ｗ１：方形波発生スイッチ

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 交流電源を整流平滑する回路において、
   制御電極を備えた非飽和動作が制御可能な半導体素子
   と、前記半導体素子に接続する整流ダイオードと、前記
   整流ダイオードおよび前記半導体素子のいずれか一方に
   接続する平滑容量と、前記半導体素子の入力側に印加さ
   れる電圧を前記交流電源の周期より長い時定数で積分し
   た電圧が一端に印加し前記制御電極が他端に接続するダ
   イオードと、前記制御電極に接続された駆動回路とを有
   し、 前記ダイオードを介して前記交流電源投入時からは前記
   積分した電圧により前記交流電源の周期より長い時定数
   で徐々に前記半導体素子の導通抵抗が低下するように前
   記制御電極を駆動制御し、前記平滑容量の両端電圧であ
   る出力電圧が所定の値より大きくなった後からは前記駆
   動回路により前記半導体素子を全導通するように前記制
   御電極を駆動 制御することを特徴とする整流平滑回路。
2. 【請求項２】 請求項１に記載の整流平滑回路におい
   て、前記 半導体素子に制御電極インピーダンスが高く、かつ
   制御電極が開放時に導通抵抗が高く、かつ全導通時の導
   通飽和電圧の低い素子を用いると共に、前記ダイオード
   を介して、前記交流電源入力の電圧を容量結合後に整流
   した電気信号を前記交流電源の周期より長い時定数で積
   分した電圧により徐々に前記半導体素子の導通抵抗が低
   下するように前記制御電極を駆動制御することを特徴と
   する整流平滑回路。
3. 【請求項３】 請求項１に記載の整流平滑回路におい
   て、 前記整流ダイオードと前記平滑容量との間に前記半導体
   素子を接続し、前記半導体素子に制御電極インピーダン
   スが高く、かつ制御電極が開放時に導通抵抗が高く、か
   つ制御電極が接地で導通し、かつ導通飽和電圧の低い素
   子を用いると共に、前記ダイオードを介して、前記整流
   ダイオードの出力の電位と接地電位とを抵抗で分割した
   電圧を前記交流電源の周期より長い時定数で積分した電
   圧により徐々に前記半導体素子の導通抵抗が低下するよ
   うに前記制御電極を駆動制御することを特徴とする整流
   平滑回路 。
4. 【請求項４】 請求項１または２または３に記載の整流
   平滑回路において、 前記平滑容量の両端電圧である出力電圧で抵抗を介して
   駆動したＬＥＤの光を受けるフォトダイオードの出力電
   力で前記半導体素子を全導通するように前記制御電極を
   駆動制御することを特徴とする整流平滑回路 。
5. 【請求項５】 請求項１または２または３または４に記
   載の整流平滑回路において、 さらに、前記半導体素子の入力側に印加される電圧を前
   記交流電源の周期より長い時定数で積分した電圧が印加
   する前記ダイオードの一端に接続された電圧制御素子に
   より前記制御電極の電圧を前記半導体素子のスレッシュ
   ホルド電圧程度に制限することを特徴とする整流平滑回
   路 。
6. 【請求項６】 制御電極を備えた非飽和動作が制御可能
   な半導体素子と、前記半導体素子に接続する整流ダイオ
   ードと、前記整流ダイオードおよび前記半導体素子のい
   ずれか一方に接続する平滑容量とを有した交流電源を整
   流平滑する回路における整流平滑方法であって、 前記交流電源投入時からは前記半導体素子の入力に印加
   される電圧を前記交流電源の周期より長い時定数で積分
   した電圧により前記交流電源の周期より長い時定数で徐
   々に非飽和に導通抵抗が低下するように前記制御電極を
   駆動制御し、前記平滑容量の両端電圧である出力電圧が
   所定の値より大きくなった後からは前記半導体素子を全
   導通するように前記制御電極を駆動制御することを特徴
   とする整流平滑方法 。