KR100759939B1 - 트렌치 ｍｏｓｆｅｔ 디바이스 및 이러한 디바이스의 형성 방법 - Google Patents

트렌치 ｍｏｓｆｅｔ 디바이스 및 이러한 디바이스의 형성 방법 Download PDF

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Abstract

본 발명은 트렌치 MOSFET 디바이스 및 제조 방법에 관한 것이다. 렌치 MOSFET 디바이스는,
a) 제 1 전도성 유형의 반도체 기판과;
b) 상기 기판 상에 배치된 반도체 애피택셜 층의 하부 내에 제공된 제 1 전도성 유형의 애피택셜 영역으로서, 제 1 전도성 유형의 애피택셜 층은 상기 기판보다 낮은 다수의 캐리어 농도를 갖는, 제 1 전도성 유형의 애피택셜 영역과;
c) 상기 반도체 애피택셜 층의 상부 내에 제공된 제 2 전도성 유형의 영역과;
d) 상기 반도체 애피택셜 층의 상부 표면에서의 복수의 트렌치 세그먼트로서, ⅰ) 복수의 트렌치 세그먼트는 제 2 전도성 유형의 영역을 통해 제 1 전도성 유형의 애피택셜 영역으로 연장하고, ⅱ) 각 트렌치 세그먼트는 반도체 애피택셜 층의 종단부(terminating region)에 의해 인접한 트렌치 세그먼트로부터 적어도 부분적으로 분리되고, ⅲ) 트렌치 세그먼트는 제 2 전도성 유형의 영역 내에서 복수의 다각형 바디 영역을 한정하는, 복수의 트렌치 세그먼트와;
e) 각 트렌치 세그먼트의 경계를 적어도 부분적으로 정하는(lining) 제 1 절연층과;
f) 상기 제 1 절연층에 인접한 트렌치 세그먼트 내의 복수의 제 1 전도성 영역으로서, 각 제 1 전도성 영역은 적어도 하나의 종단부를 브리징(bridges)하는 연 결 전도성 영역에 의해 인접한 제 1 전도성 영역에 연결되는, 복수의 제 1 전도성 영역과;
g) 다각형 바디 영역의 상부 내에 위치하고 트렌치 세그먼트에 인접한 제 1 전도성 유형의 복수의 소스 영역을 포함한다.
바디 영역은 4개의 트렌치 세그먼트에 의해 한정된 직사각형 바디 영역, 또는 6개의 트렌치 세그먼트에 의해 한정된 6방형 바디 영역인 것이 바람직하다.

Description

트렌치 ＭＯＳＦＥＴ 디바이스 및 이러한 디바이스의 형성 방법{A TRENCH MOSFET DEVICE AND METHOD OF FORMING THE SAME}
본 발명은 마이크로일렉트로닉(microelectronic) 회로에 관한 것으로, 더 구체적으로 트렌치 MOSFET 디바이스에 관한 것이다.
트렌치 게이트를 사용하는 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET: Metal Oxide Semiconductor Field Effect Transistor) 디바이스는 낮은 턴-온(turn-on) 저항을 제공한다. 그러한 트렌치 MOSFET 디바이스에서, 채널은 대부분의 평면 구성에서와 같은 수평 방식 대신에 수직 방식으로 배열된다. 도 1은 종래의 트렌치 게이트 MOSFET 디바이스(2)에 대한 부분 단면도를 도시한다. MOSFET 디바이스는, 절연 물질(10)로 된 얇은 층에 의해 실리콘 영역(8)으로부터 분리된 전도성 물질(6)로 채워져 있는 트렌치(4)를 포함한다. 바디 영역(body region)(12)은 애피택셜 층(18)에서 확산되고, 소스 영역(14)은 바디 영역(12)에서 차례로 확산된다. 이러한 2가지 확산 단계 사용으로 인해, 이러한 유형의 트랜지스터는 트렌치 게이팅을 갖는 이중 확산 금속 산화막 반도체 전계 효과 트랜지스터, 즉 간략하게, "트렌치 DMOS"로 종종 언급된다.
배열된 바와 같이, 트렌치(4) 내의 전도성 및 절연 물질(6 및 10)은 각각 트 렌치 DMOS의 게이트(15) 및 게이트 산화물 층(16)을 형성한다. 더욱이, 소스(14)에서 애피택셜 층(18)까지 측정된 깊이(L)는 트렌치 DMOS 디바이스의 채널 길이(L)를 구성한다. 애피택셜 층(18)은 트렌치 DMOS 디바이스의 드레인(20)의 일부분이다.
전위차가 바디(12) 및 게이트(15) 양단간에 인가될 때, 전하는 게이트 산화물 층(16)에 인접한 바디 영역(12) 내에서 용량적으로 유도되며, 이것으로 인해 트렌치 DMOS 디바이스의 채널(21)을 형성하게 된다. 다른 전위차가 소스(14) 및 드레인(20) 양단간에 인가될 때, 전류는 채널(21)을 통해 소스(14)로부터 드레인(20)으로 흐르고, 트렌치 DMOS 디바이스는 전력-온(power-on) 상태에 있는 것으로 말할 수 있다.
트렌치 DMOS 트랜지스터의 예는 미국 특허 번호(제 5,907,776호, 제 5,072,266호, 제 5,541,425호, 및 제 5,866,931호)에 기재되어 있고, 상기 특허 전체는 본 명세서에 참고용으로 병합되어 있다.
기존의 이산 트렌치 MOSFET 회로는 병렬로 제조된 2개 이상의 개별적인 트렌치 MOSFET 트랜지스터 셀을 포함한다. 개별적인 트렌치 MOSFET 트랜지스터 셀은 공통 드레인 접점을 공유하는 한편, 상기 셀의 소스는 금속을 통해 모두 단락(shorted)되고, 게이트는 폴리실리콘에 의해 함께 단락된다. 따라서, 이산 트렌치 MOSFET 회로가 더 작은 트랜지스터의 매트릭스로부터 구성되더라도, 단일의 대용량 트랜지스터인 것처럼 동작한다.
트렌치 MOSFET 회로의 단위 셀 구성은 다양한 형태를 취할 수 있다. 도 2a 및 도 2b는 종래 기술에 공통적으로 사용된 2개의 트렌치 구성을 도시한다. MOSFET 회로 내의 단일 트렌치 구역에 대한 부분적인 단면도(또는 입면도)를 나타내는 도 1과 달리, 도 2a 및 도 2b는 2개의 트렌치 네트워크의 부분 평면도(평면도)를 도시한다. 특히, 도 2a는, 트렌치가 일련의 6방형 단위 셀을 집합적으로 형성하는 트렌치 네트워크(4)의 부분도(확대도는 벌집 패턴으로 될 셀을 도시한다)를 도시한다. 도 2b는, 트렌치가 일련의 정사각형 단위 셀을 형성하는 트렌치 네트워크(4)의 부분도(확대도는 격자로 된 정사각형 방식으로 배열될 셀을 도시한다)를 도시한다. 도 2b는 2세트의 평행 트렌치 라인의 교차부로 형성되는 것으로 간주될 수 있다. 도 2a 및 도 2b의 모든 트렌치 영역(즉, 모든 검은 부분)은 트렌치 네트워크 내에서 본질적으로 동일한 깊이로 되어 있다.
언제나 낮은 온-저항을 갖는 트렌치 DMOS 디바이스에 대해 계속 요구되고 있다. 온-저항을 감소시키는 가장 간단한 방식은 셀 밀도를 증가시키는 것이다. 공교롭게도, 셀 밀도가 증가할 때, 트렌치 DMOS 디바이스와 연관된 게이트 전하는 증가한다.
따라서, 셀 밀도를 증가시킴으로써 트렌치 DMOS 디바이스에 낮은 온-저항을 제공하려는 노력은, 예를 들어 상기 디바이스와 연관된 게이트 전하에서 동시에 발생하는 해로운 변화에 의해 현재 좌절된다.
종래 기술에서의 상기 단점 및 다른 단점은 본 발명의 트렌치 MOSFET 디바이스 및 방법에 의해 다루어진다.
본 발명의 일실시예에 따라, 트렌치 MOSFET 디바이스가 제공된다. 트렌치 MOSFET 디바이스는,
a) 제 1 전도성 유형의 반도체 기판과;
b) 상기 기판 상에 배치된 반도체 애피택셜 층의 하부 내에 제공된 제 1 전도성 유형의 애피택셜 영역으로서, 제 1 전도성 유형의 애피택셜 층은 상기 기판보다 낮은 다수의 캐리어 농도를 갖는, 제 1 전도성 유형의 애피택셜 영역과;
c) 상기 반도체 애피택셜 층의 상부 내에 제공된 제 2 전도성 유형의 영역과;
d) 상기 반도체 애피택셜 층의 상부 표면에서의 복수의 트렌치 세그먼트로서, ⅰ) 복수의 트렌치 세그먼트는 제 2 전도성 유형의 영역을 통해 제 1 전도성 유형의 애피택셜 영역으로 연장하고, ⅱ) 각 트렌치 세그먼트는 반도체 애피택셜 층의 종단부(terminating region)에 의해 인접한 트렌치 세그먼트로부터 적어도 부분적으로 분리되고, ⅲ) 트렌치 세그먼트는 제 2 전도성 유형의 영역 내에서 복수의 다각형 바디 영역을 한정하는, 복수의 트렌치 세그먼트와;
e) 각 트렌치 세그먼트의 경계를 적어도 부분적으로 정하는(lining) 제 1 절연층과;
f) 상기 제 1 절연층에 인접한 트렌치 세그먼트 내의 복수의 제 1 전도성 영역으로서, 각 제 1 전도성 영역은 적어도 하나의 종단부를 브리징(bridges)하는 연결 전도성 영역에 의해 인접한 제 1 전도성 영역에 연결되는, 복수의 제 1 전도성 영역과;
g) 다각형 바디 영역의 상부 내에 위치하고 트렌치 세그먼트에 인접한 제 1 전도성 유형의 복수의 소스 영역을 포함한다.
바디 영역은 4개의 트렌치 세그먼트에 의해 한정된 직사각형 바디 영역, 또는 6개의 트렌치 세그먼트에 의해 한정된 6방형 바디 영역인 것이 바람직하다.
몇몇 바람직한 실시예에서: ⅰ) 트렌치 MOSFET 디바이스는 실리콘 디바이스이고, ⅱ) 제 1 전도성 유형은 n-형 전도성이고, 제 2 전도성 유형은 p-형 전도성이고, 더 바람직하게, 기판은 N+ 기판이고, 제 1 전도성 유형의 애피택셜 영역은 N 영역이고, 바디 영역은 P 영역을 포함하고, 소스 영역은 N+ 영역이고, ⅲ) 제 1 절연층은 산화물 층이고, ⅳ) 제 1 전도성 영역 및 연결 전도성 영역은 폴리실리콘 영역이고 및/또는 ⅴ) 드레인 전극은 기판의 표면상에 배치되고, 소스 전극은 소스 영역의 적어도 일부분 상에 배치된다.
본 발명의 다른 실시예에 따라, 트렌치 MOSFET 디바이스 형성 방법이 제공된다. 상기 방법은,
a) 제 1 전도성 유형의 반도체 기판을 제공하는 단계와;
b) 상기 반도체 기판 위에 반도체 애피택셜 층을 형성하는 단계로서, 상기 애피택셜 층은 제 1 전도성 유형으로 되어있고, 상기 기판보다 낮은 다수의 캐리어 농도를 갖는, 반도체 애피책셜 층을 형성하는 단계와;
c) 제 1 전도성 유형의 애피택셜 영역이 반도체 애피택셜 층의 하부 내에 남아있도록, (예를 들어, 불순물을 애피택셜 층으로 주입 및 확산하는 단계를 포함하는 방법에 의해) 반도체 애피택셜 층의 상부 내에 제 2 전도성 유형의 영역을 형성하는 단계와;
d) (예를 들어, 애피택셜 층 위에 패터닝된 마스킹 층을 형성하고, 마스킹 층을 통해 트렌치를 에칭하는 단계를 포함하는 방법에 의해) 애피택셜 층의 상부 표면에 복수의 트렌치 세그먼트를 형성하는 단계로서, (ⅰ) 트렌치 세그먼트는 제 2 전도성 유형의 영역을 통해 제 1 전도성 유형의 애피택셜 영역으로 연장하고, (ⅱ) 각 트렌치 세그먼트는 반도체 애피택셜 층의 종단부에 의해 인접한 트렌치 세그먼트로부터 적어도 부분적으로 분리되고, (ⅲ) 트렌치 세그먼트는 제 2 전도성 유형의 영역 내에서 복수의 다각형 바디 영역을 한정하는, 복수의 트렌치 세그먼트를 형성하는 단계와;
e) 각 트렌치 세그먼트 내에서 제 1 절연층을 형성하는 단계와;
f) 제 1 절연층에 인접한 트렌치 세그먼트 내에서 복수의 제 1 전도성 영역을 형성하는 단계와;
g) 복수의 연결 전도성 영역을 형성하는 단계로서, 각 연결 전도성 영역은 적어도 하나의 종단부를 브리징하고, 하나의 제 1 전도성 영역을 인접한 제 1 전도성 영역에 연결시키는, 복수의 연결 전도성 영역을 형성하는 단계와;
h) 다각형 바디 영역의 상부 내에 있고 트렌치 세그먼트에 인접한 제 1 전도성 유형의 복수의 소스 영역을 형성하는 단계를 포함한다.
제 1 절연층은 산화물 층인 것이 바람직하고, 건식 산화(dry oxidation)를 통해 형성된다.
소스 영역을 형성하는 단계는 패터닝된 마스킹 층을 형성하고, 불순물을 다각형 바디 영역의 상부에 주입 및 확산시키는 단계를 포함하는 것이 바람직하다.
제 1 전도성 영역 및 연결 전도성 영역은 폴리실리콘 영역인 것이 바람직하고, 동시에 형성되는 것이 바람직하다. 더 구체적으로, 제 1 전도성 영역 및 연결 전도성 영역은, 다결정 실리콘 층을 증착시키고, 다결정 실리콘 위에 패터닝된 마스킹 층을 위치시키고, 패터닝된 마스크를 통해 다결정 실리콘 층을 에칭하는 단계를 포함하는 방법에 의해 형성된다.
본 발명의 하나의 장점은, 증가된 셀 밀도를 갖고, 이에 따라 더 낮은 온-저항을 가지면서, 게이트 전하에서의 증가를 최소화하는 트렌치 MOSFET 디바이스가 제공된다는 것이다.
본 발명의 다른 장점은, 그러한 디바이스가 비교적 간단하게 제조될 수 있다는 것이다.
본 발명의 이들 및 다른 실시예 및 장점은 후속하는 상세한 설명 및 청구항을 읽음으로써 당업자에게 즉시 명백할 것이다.
도 1은 종래의 트렌치 DMOS 디바이스의 부분 단면도.
도 2a 및 2b는 각각 6방형 및 정사각형 단위 셀을 갖는 DMOS 디바이스와 연관된 트렌치 구성의 부분 평면도(또는 평면도).
도 3은, 실질적인 전류 흐름과 실질적이지 않은 전류 흐름 영역이 도시된 도 2a 및 2b에 도시된 것과 같은 MOSFET 트렌치 네트워크의 부분 평면도(또는 평면도).
도 4a는 도 3의 라인(A-A')으로 표시된 것과 유사한 평면을 따라 시야를 취 하고, 도 3과 같은 트렌치 구조를 갖는 트렌치 MOSFET 디바이스의 부분 단면도.
도 4b는 도 3의 라인(B-B')으로 표시된 것과 유사한 평면을 따라 시야를 취하고, 도 3과 같은 트렌치 구조를 갖는 트렌치 MOSFET 디바이스의 부분 단면도.
도 5는 도 3과 같은 트렌치 구조를 갖는 트렌치 MOSFET 디바이스에 대한 비활성 영역(%) 대 셀 밀도의 그래프.
도 6은 본 발명의 일실시예에 따른 MOSFET 디바이스의 트렌치 구성의 부분 평면도(또는 평면도).
도 7a는 도 6의 라인(A-A')으로 표시된 것과 유사한 평면을 따라 시야를 취하고, 도 6의 트렌치 구조를 갖는 MOSFET 디바이스의 부분 단면도.
도 7b는 도 6의 라인(B-B')으로 표시된 것과 유사한 평면을 따라 시야를 취하고, 도 6의 트렌치 구조를 갖는 MOSFET 디바이스의 부분 단면도.
도 8a 내지 8d는, 트렌치 세그먼트 및 트렌치 라인이 MOSFET 디바이스의 정사각형 셀을 형성하는데 사용될 수 있게 하는 다양한 트렌치 설계에 대한 부분 평면도.
도 9a 내지 9e는 도 7a와 유사한 시야를 따라 취하고, 본 발명의 일실시예에 따라 본 발명의 트렌치 MOSFET 제조 방법을 도시한 도면.
도 10a 내지 10e는 도 7b와 유사한 시야를 따라 취하고, 본 발명의 일실시예에 따라 본 발명의 트렌치 MOSFET 제조 방법을 도시한 도면.
도 11은 종래 기술의 트렌치 MOSFET의 부분 단면도.
본 발명은, 본 발명의 바람직한 실시예가 도시되는 첨부 도면을 참조하여 이제 이후에 더 구체적으로 설명될 것이다. 그러나, 본 발명은 상이한 형태로 구현될 수 있고, 본 명세서에 설명된 실시예에 한정된 것으로 해석되어서는 안 된다.
도 3은 도 2b와 같은 트렌치 패턴을 도시한다. 이 도면에서, 2세트의 평행한 트렌치 라인은 교차하여, 정사각형 단위 셀(70)을 형성한다. 트렌치 라인의 어두운 영역(54b로 표시됨)은 전력-온 상태에서 실질적으로 소스-드레인 전류 흐름이 있는 트렌치의 부분(본 명세서에서 "활성 트렌치 구역"으로 언급됨)에 해당하는 한편, 밝은 영역(54c로 표시됨)은 전력-온 상태에서 실질적으로 소스-드레인 전류 흐름이 없는 트렌치 라인의 부분(본 명세서에서 "비활성 트렌치 구역"으로 언급됨)에 해당한다. 이들 비활성 트렌치 구역(54c)은 트렌치 라인이 교차하는 위치에 대응한다.
전류 흐름은 도 4a에서 더 명백하게 알 수 있는데, 도 4a는 도 3과 같은 트렌치 구조를 갖는 트렌치 MOSFET 디바이스의 단면도이다. 그 시야는 도 3의 라인(A-A')으로 표시된 것과 유사한 평면을 따라 취한다. 이 도면은, 일반적으로 산화물(미도시)인 절연 물질로 경계가 정해지고 폴리실리콘(58)과 같은 전도성 물질로 채워진 게이트 트렌치{활성 영역(54b) 및 비활성 영역(54c)으로 구성됨} 및 N 애피택셜 층(52)과 함께 N+ 기판(50)을 도시한다. 드레인으로부터 활성 트렌치 영역(54b)의 표면으로의 전류 흐름은 도 4a에서 화살표로 도시되어 있다. 비활성 트렌치 영역(54c)은 본질적으로 그러한 전류가 없어서, 이들 영역에 화살표가 도시되지 않는다.
도 4b의 시야는 도 3의 라인(B-B')으로 표시된 것과 유사한 평면을 따라 취해진다. P-바디 영역(56)(디바이스의 소스는 도시되지 않음) 뿐 아니라 N+ 기판(50), N 애피택셜 층(52), 및 트렌치 내의 폴리실리콘 영역(58)(절연 물질은 도시되지 않음)이 이 도면에 도시되어 있다. 도 4a에서와 같이, 드레인으로부터 활성 트렌치 영역(54b)의 표면으로의 전류 흐름은 화살표로 도시되어 있다. 구역(B-B')이 트렌치가 겹치는 어떠한 영역도 포함하지 않기 때문에, 어떠한 비활성 트렌치 영역(54c)도 구역(B-B')에 의해 포함되지 않는다.
당업자가 즉시 인식하는 바와 같이, 도 3의 셀 밀도가 증가할 때(즉, 도 3의 트렌치 세그먼트의 크기가 감소할 때), 일정한 닫힌 셀과 연관된 비활성 영역의 백분율도 또한 증가한다. 더 구체적으로, 도 5에 도시된 바와 같이, 셀 밀도가 스퀘어 인치당 4900만 개의 셀로부터 스퀘어 인치당 29000만 개의 셀로 증가할 때, 비활성인 트렌치의 상대적인 영역은 총 트렌치 영역의 약 10%로부터 총 트렌치 영역의 약 45%로 증가한다. 비활성 영역이 전류 흐름에 기여하지 않을지라도, 비활성 영역은 게이트 전하, 특히 게이트와 드레인 사이의 전하(Qgd)에 기여한다. 그 결과, 셀 밀도가 증가함에 따라, 비활성 영역으로부터의 상대적인 Qgd 기여도 또한 증가한다.
이 문제를 해결하기 위해, 본 발명자는 연속적인 트렌치 네트워크보다는 분리된 트렌치 세그먼트로 구성된 새로운 트렌치 구조를 제안한다.
이제 도 6을 다시 참조하면, MOSFET 회로의 트렌치 구성의 부분 평면도(또는 평면도)는 본 발명의 일실시예에 따라 도시된다. 이 도면은 12개의 트렌치 세그먼트(64)를 도시한다. 트렌치 라인(54)이 연속적인 트렌치 네트워크를 형성하기 위해 교차하는 상기 도 3과 달리, 트렌치 세그먼트(64)는 실질적으로 교차하지 않고, 따라서 일련의 떨어진 트렌치를 나타낸다.
이 특성은 도 7a 및 7b에 더 자세히 도시되어 있다. 도 7a는 도 6과 같은 트렌치 구조를 갖는 디바이스의 단면도이다. 도 6의 라인(A-A')으로 표시된 것과 유사한 평면을 따라 시야가 취해진다. 이 도면은, N 애피택셜 층(62), P-바디 영역(66), 및 산화물(미도시)로 경계가 정해지고 폴리실리콘(68)으로 채워져 있는 트렌치 세그먼트와 함께, N+ 기판(60)을 도시한다. 트렌치 세그먼트를 채우는 것 외에도, 폴리실리콘(68)은 P-바디 영역(66)의 부분을 또한 커버한다. 드레인으로부터 게이트 트렌치 세그먼트의 표면으로의 전류 흐름은 도 7a에서 화살표로 도시되어 있다. 이 도면에서 알 수 있듯이, 모든 트렌치 세그먼트는 활성 트렌치 세그먼트(64b)이다. 전류 흐름이 없는 비활성 영역이 남아있을지라도, 이들 영역은 트렌치 세그먼트보다는 P-바디 영역(66)과 연관된다. 이와 달리, 상기 도 4a의 비활성 영역(54c)은 트렌치와 연관된다. 이러한 변형은, 도 4a의 비활성 트렌치 구역(54c)과 연관된 게이트 전하가 더 이상 존재하지 않는다는 점에서 유리하다.
도 7b의 시야는 도 6의 라인(B-B')으로 표시된 것과 유사한 평면을 따라 취해진다. 도 7a에서와 같이, N+ 기판(60), N 애피택셜 층(62), 트렌치 세그먼트(64), P-바디 영역(66) 및 폴리실리콘 영역(68)이 도시된다. 화살표는, 드레인으로부터 활성 트렌치 세그먼트(64b)인 트렌치 세그먼트의 표면으로의 전류 흐름을 도시한다. 도 7b의 시야는 도 4b의 시야와 실질적으로 다르지 않다.
바로 위에 언급한 본 발명의 실시예는, 4개의 면상에서 트렌치 세그먼트에 의해 둘러싸인 셀(정사각형 셀 구조)을 갖는 MOSFET 구조에 관한 것이다. 여기서 사용된 "트렌치 세그먼트"는 다각형 셀의 면을 형성하는 짧은 트렌치이다. 셀 면의 길이보다 실질적으로 더 길게 연장하기보다는, 트렌치 세그먼트는 다각형 셀의 코너에 가까운 반도체 영역에 의해 적어도 부분적으로 단부에서 차단된다. 도 8a 내지 8d는, 트렌치 세그먼트(64s)(도 8a 내지 8c) 및 트렌치 라인(64t)(도 8d)이 MOSFET 디바이스의 정사각형 셀(70)을 형성하는데 사용될 수 있는 다양한 트렌치 설계에 대한 부분 평면도를 도시한다. 도 8a는, 트렌치 세그먼트(64s)가 반도체 영역(66+){도 7a에 도시된 바와 같이, 일반적으로 p-바디 영역(66) 및 N-애피택셜 영역(62)의 부분에 대응한다}에 의해 완전히 차단되는 경우를 도시한다. 도 8b에서, 인접한 트렌치 세그먼트(64s)는 서로 간신히 만나고, 그 결과 반도체 영역(66+)에 의해 본질적으로 완전히 차단하게 된다. 도 8c에서, 트렌치 세그먼트(64s)는 반도체 영역(66+)에 의해 부분적으로 차단된다.
마지막으로, 도 8d는 종래 기술의 구성을 도시한다. 반도체 셀(70)은 다른 셀의 면을 형성하기 위해 각 셀(70)보다 길게 연장하는 트렌치 라인(64t)에 의해 4개의 면상에서 둘러싸인다. 정사각형 셀(70)의 코너에서, 각 트렌치(64t)는 본질적으로 반도체 영역에 의해 막혀 있지 않다.
본 발명의 트렌치 MOSFET 제조 방법은, 도 7a와 같은 시야를 따라 취한 도 9a 내지 9e, 및 도 7b와 같은 시야를 따라 취한 도 10a 내지 10e와 관련하여 이제 설명될 것이다. 전술한 바와 같이, 도 7b의 시야(도 10e와 유사함)는 실질적으로 종래 기술의 시야와 같다. 이 구조는 잘 알려진 종래 기술인 차단 특성을 추가로 포함할 수 있다.
이제 이들 도면을 참조하면, 이러한 특정 예에서, N 도핑된 애피택셜 층(202)은 초기에 N+ 도핑된 기판(200) 상에서 성장된다. 예를 들어, 애피택셜 층(202)은 6.0㎛의 두께를 가질 수 있고, 3.4×1016cm-3의 n-형 도핑 농도를 가질 수 있는 한편, N+도핑된 기판(200)은 250㎛의 두께를 가질 수 있고, 5×1019cm-3의 n-형 도핑 농도를 가질 수 있다. 그 다음에, P-형 층(204)은 주입 및 확산에 의해 애피택셜 층(202)에 형성된다. 예를 들어, 애피택셜 층(202)은 6×1013cm-2의 선량(dosage)으로 40keV에서 붕소가 주입될 수 있고, 뒤이어 1150℃에서 1.8㎛의 깊이로 확산될 수 있다. 결과로서 생기는 구조는 도 9a 및 10a에 도시된다.
그 다음에, 마스크 산화물 층은 화학 기상 증착(chemical vapor deposition)에 의해 증착되고, 트렌치 마스크(미도시)를 사용하여 패터닝된다. 트렌치 세그먼트(201)는 일반적으로 반응식 이온 에칭(reactive ion etching)에 의해 패터닝된 마스크 산화물 층(203)에서 애퍼쳐(apertures)를 통해 에칭된다. 이 예에서의 트렌치 깊이는 약 2.0㎛이다. 분리된 P-영역(204, 204')은 이러한 트렌치-형성 단계의 결과로서 확립된다. 이들 P-영역(204) 중 몇몇은 디바이스 셀 내의 바디 영역에 대응한다. 이들 P-영역(204') 중 다른 것은 트렌치 세그먼트를 차단시키는 역할을 하고, 디바이스 셀의 부분을 구성하지 않는다{이후에 설명된 바와 같이, P-영역(204')에는 소스 영역이 제공되지 않는다}. 결과로서 생기는 구조는 도 9b 및 10b에 도시되어 있다.
그 다음에, 패터닝된 마스크 산화물 층(203)은 제거되고, 산화물 층(210)은 일반적으로 950 내지 1050℃에서의 건식 산화에 의해 그 장소에서 성장된다. 결국, 산화물 층(210)은 완성된 디바이스를 위한 게이트 산화물을 형성한다. 일반적으로 산화물 층(210)에 대한 두께는 500 내지 700Å의 범위에 있다. 그 다음에, 구조 표면은 커버되고, 트렌치는 일반적으로 CVD를 사용하여 폴리실리콘 층으로 채워진다. 폴리실리콘은 일반적으로 약 20Ω/sq인 저항률을 감소시키기 위해 전형적으로 N-형으로 도핑된다. N-형 도핑은 예를 들어 염화 인을 이용한 CVD 동안, 또는 비소 또는 인을 이용한 주입에 의해 수행될 수 있다.
그 다음에, 폴리실리콘 층은 예를 들어 반응식 이온 에칭에 의해 에칭된다. 트렌치 세그먼트 내의 폴리실리콘 층은 에칭 균일성에 관한 사항으로 인해 다소 과도하게 에칭되고, 이에 따라 형성된 폴리실리콘 게이트 영역(211g)은 일반적으로 애피택셜 층(204)의 인접한 표면의 0.1 내지 0.2㎛ 아래에 있는 상부 표면을 갖는다(예를 들어 도 10c를 참조). 마스크는, 폴리실리콘 영역(211b)이 영역(204') 위에 확립되어, 폴리실리콘 게이트 영역(211g)이 서로 전기적 접촉 상태에 있도록 한다는 것을 보장하기 위해 에칭 동안 사용된다. 일반적으로, 마스크는 게이트 러너(runner) 영역에서 폴리실리콘을 보호하는데 사용되므로, 추가 마스크 단계는 필요하지 않다.
그 다음에, 산화물 층(210)은 이식(implant) 산화물을 형성하기 위해 100Å의 두께로 습식 에칭된다. 이식 산화물은 이후의 소스 영역의 형성 동안 이식-채널링 효과, 이식 손상, 및 중금속 오염을 피한다. 그 다음에, 패터닝된 마스킹 층(213)은 P-영역(204)의 부분 위에 제공된다. 결과로서 생기는 이 구조의 단면도는 도 9c 및 10c에 도시되어 있다.
일반적으로, 소스 영역(212)은 주입 및 확산 공정을 통해 P-바디 영역(204)의 상부내에 형성된다. 예를 들어, 소스 영역(212)은 1×1016cm-2의 선량의 비소가 주입될 수 있고, 950℃의 온도에서 0.4㎛의 깊이로 확산될 수 있다.
그 다음에, BPSG(borophosphosilicate glass: 보로포스포실리케이트 유리) 층은 예를 들어 PECVD에 의해 전체 구조 위에 형성되고, 패터닝된 포토레지스트 층(미도시)이 제공된다. 이 구조는 일반적으로 반응식 이온 에칭에 의해 에칭되어, 각 소스 영역(212)의 적어도 일부분 위에 BPSG 및 산화물 층(210)을 제거한다. 결과로서 생기는 이 구조의 단면도는 도 9d 및 10d에 도시되어 있다. {이 실시예에서, 붕소 P+ 영역(215)은 접점이 개방된 후에 P+이식에 의해 소스 영역 사이에서 형성된다.}
그 다음에, 포토레지스트 층은 제거되고, 그 구조에는, 소스 영역(214)과 접촉하고 소스 전극의 역할을 하는 금속 접점 층(218)(이 예에서는 알루미늄)이 제공된다. {이 예에서, 금속이 증착되기 전에 P+영역(215)을 형성하기 위해 붕소가 주입된다.} 결과로서 생기는 이 구조의 단면도는 도 9e 및 10e에 도시되어 있다. 동일한 단계에서, 별도의 금속 접점(미도시)은 셀 외부에 위치해 있는 게이트 러너에 연결된다. 일반적으로 다른 금속 접점(또한 미도시)은 기판(200)과 관련하여 제공되고, 드레인 전극의 역할을 한다.
전술한 바와 같이, 라인(B-B')을 따라 검토할 때, 본 발명의 구조(도 10e를 참조)는 종래 기술의 구조와 본질적으로 동일하게 보인다. 그러나, 라인(A-A')을 따라 검토할 때, 본 발명의 구조(도 9e)는 종래 기술과 근본적으로 다르다. 도 11은 그러한 종래 기술의 구조를 도시한다. 도 11의 종래 기술의 구조는, 산화물(210)로 경계가 정해지고 폴리실리콘(211g)이 채워지는, 라인(A-A')을 따른 단일 트렌치 라인을 포함한다. 이와 달리, 도 9e의 디바이스는, 산화물(210)로 경계가 정해지고 폴리실리콘(211g)이 채워지는 다수의 트렌치 세그먼트를 포함한다. 이들 트렌치 세그먼트는 처리할 동안 에칭되지 않았던 반도체 영역(204')에서 차단된다. 폴리실리콘 영역(211b)은 폴리실리콘 게이트 영역(211g)을 서로 접촉시키기 위해 영역(204') 위에 확립된다. 어떠한 게이트 구조도 이들 영역(204')에 확립되지 않기 때문에, 게이트 커패시턴스는 제거된다.
다양한 실시예가 특히 본 명세서에서 도시되고 설명될지라도, 본 발명의 변형 및 변경이 상기 가르침에 의해 포함되고, 본 발명의 사상 및 의도된 범주에서 벗어나지 않고도 첨부 도면의 한계 내에 존재함을 인식할 것이다. 예를 들어, 본 발명의 방법은, 다양한 반도체 영역의 전도성이 본 명세서에 설명된 것과 상반되는 구조를 형성하는데 사용될 수 있다.
상술한 바와 같이, 본 발명은 마이크로일렉트로닉 회로에 관한 것으로, 더 구체적으로 트렌치 MOSFET 디바이스 등에 이용된다.

Claims (22)

  1. 트렌치 MOSFET 디바이스로서,
    제 1 전도성 유형의 반도체 기판과;
    상기 기판 상에 배치된 반도체 애피택셜 층의 하부 내에 제공된 제 1 전도성 유형의 애피택셜 영역으로서, 제 1 전도성 유형의 상기 애피택셜 영역은 상기 기판보다 낮은 다수의(majority) 캐리어 농도를 갖는, 제 1 전도성 유형의 애피택셜 영역과;
    상기 반도체 애피택셜 층의 상부 내에 제공된 제 2 전도성 유형의 영역과;
    상기 반도체 애피택셜 층의 상부 표면에서의 복수의 트렌치 세그먼트(trench segments)로서, 상기 복수의 트렌치 세그먼트는 상기 제 2 전도성 유형의 영역을 통해 상기 제 1 전도성 유형의 애피택셜 영역으로 연장하고, 각 상기 트렌치 세그먼트는 상기 반도체 애피택셜 층의 종단부(terminating region)에 의해 인접한 트렌치 세그먼트로부터 적어도 부분적으로 분리되고, 상기 트렌치 세그먼트는 상기 제 2 전도성 유형의 영역 내에서 복수의 다각형 바디 영역을 한정하는, 복수의 트렌치 세그먼트와;
    각 상기 트렌치 세그먼트의 경계를 적어도 부분적으로 정하는(lining) 제 1 절연층과;
    상기 제 1 절연층에 인접한 상기 트렌치 세그먼트 내의 복수의 제 1 전도성 영역으로서, 각 상기 제 1 전도성 영역은 적어도 하나의 상기 종단부를 브리징(bridges)하는 연결 전도성 영역(connecting conductive regions)에 의해 인접한 제 1 전도성 영역에 연결되는, 복수의 제 1 전도성 영역과;
    상기 다각형 바디 영역의 상부 내에 위치하고 상기 트렌치 세그먼트에 인접한 상기 제 1 전도성 유형의 복수의 소스 영역을
    포함하는, 트렌치 MOSFET 디바이스.
  2. 제 1항에 있어서, 상기 복수의 바디 영역은 4개의 트렌치 세그먼트에 의해 한정된 직사각형 바디 영역인, 트렌치 MOSFET 디바이스.
  3. 제 1항에 있어서, 상기 복수의 바디 영역은 6개의 트렌치 세그먼트에 의해 한정된 6방형 바디 영역인, 트렌치 MOSFET 디바이스.
  4. 제 1항에 있어서, 상기 트렌치 MOSFET 디바이스는 실리콘 디바이스인, 트렌치 MOSFET 디바이스.
  5. 제 1항에 있어서, 상기 제 1 전도성 유형은 n-형 전도성이고, 상기 제 2 전도성 유형은 p-형 전도성인, 트렌치 MOSFET 디바이스.
  6. 제 1항에 있어서, 상기 기판의 표면상에 배치된 드레인 전극, 및 적어도 일부분의 상기 소스 영역 상에 배치된 소스 전극을 추가로 포함하는, 트렌치 MOSFET 디바이스.
  7. 제 1항에 있어서, 상기 제 1 절연층은 산화물 층인, 트렌치 MOSFET 디바이스.
  8. 제 1항에 있어서, 상기 제 1 전도성 영역 및 상기 연결 전도성 영역은 폴리실리콘 영역인, 트렌치 MOSFET 디바이스.
  9. 제 5항에 있어서, 상기 기판은 N+ 기판이고, 상기 제 1 전도성 유형의 애피택셜 영역은 N 영역이고, 상기 바디 영역은 P 영역을 포함하고, 상기 소스 영역은 N+ 영역인, 트렌치 MOSFET 디바이스.
  10. 트렌치 MOSFET 디바이스 형성 방법으로서,
    제 1 전도성 유형의 반도체 기판을 제공하는 단계와;
    상기 반도체 기판 위에 반도체 애피택셜 층을 형성하는 단계로서, 상기 애피택셜 층은 상기 제 1 전도성 유형이고, 상기 기판보다 낮은 다수의 캐리어 농도를 갖는, 반도체 애피택셜 층을 형성하는 단계와;
    상기 제 1 전도성 유형의 애피택셜 영역이 상기 반도체 애피택셜 층의 하부 내에 남아있도록, 상기 반도체 애피택셜 층의 상부 내에서 제 2 전도성 유형의 영역을 형성하는 단계와;
    상기 애피택셜 층의 상부 표면에서 복수의 트렌치 세그먼트를 형성하는 단계로서, (ⅰ) 상기 트렌치 세그먼트는 제 2 전도성 유형의 영역을 통해 상기 제 1 전도성 유형의 애피택셜 영역으로 연장하고, (ⅱ) 각 상기 트렌치 세그먼트는 상기 반도체 애피택셜 층의 종단부에 의해 인접한 트렌치 세그먼트로부터 적어도 부분적으로 분리되고, (ⅲ) 상기 트렌치 세그먼트는 상기 제 2 전도성 유형의 영역 내에서 복수의 다각형 바디 영역을 한정하는, 상기 애피택셜 층의 상부 표면에서 복수의 트렌치 세그먼트를 형성하는 단계와;
    각 상기 트렌치 세그먼트의 경계를 정하는 제 1 절연층을 형성하는 단계와;
    상기 제 1 절연층에 인접한 상기 트렌치 세그먼트 내에서 복수의 제 1 전도성 영역을 형성하는 단계와;
    복수의 연결 전도성 영역을 형성하는 단계로서, 각 상기 연결 전도성 영역은 적어도 하나의 상기 종단부를 브리징하고, 상기 제 1 전도성 영역 중 하나를 인접한 제 1 전도성 영역에 연결시키는, 복수의 연결 전도성 영역을 형성하는 단계와;
    상기 다각형 바디 영역의 상부 내에 있고 상기 트렌치 세그먼트에 인접한 상기 제 1 전도성 유형의 복수의 소스 영역을 형성하는 단계를
    포함하는, 트렌치 MOSFET 디바이스 형성 방법.
  11. 제 10항에 있어서, 상기 다각형 바디 영역은 직사각형 바디 영역이고, 각각은 4개의 트렌치 세그먼트에 의해 한정되는, 트렌치 MOSFET 디바이스 형성 방법.
  12. 제 10항에 있어서, 상기 다각형 바디 영역은 6방형 바디 영역이고, 각각은 6개의 트렌치 세그먼트에 의해 한정되는, 트렌치 MOSFET 디바이스 형성 방법.
  13. 제 10항에 있어서, 상기 MOSFET 디바이스는 실리콘 디바이스인, 트렌치 MOSFET 디바이스 형성 방법.
  14. 제 10항에 있어서, 상기 제 2 전도성 유형의 영역을 형성하는 상기 단계는 불순물(dopant)을 상기 애피택셜 층으로 주입 및 확산시키는 단계를 포함하는, 트렌치 MOSFET 디바이스 형성 방법.
  15. 제 10항에 있어서, 상기 트렌치 세그먼트 형성 단계는 상기 애피택셜 층 위에 패터닝된 마스킹 층을 형성하고, 상기 마스킹 층을 통해 상기 트렌치를 에칭하는 단계를 포함하는, 트렌치 MOSFET 디바이스 형성 방법.
  16. 제 10항에 있어서, 상기 제 1 절연층은 산화물 층인, 트렌치 MOSFET 디바이스 형성 방법.
  17. 제 16항에 있어서, 상기 산화물 층은 건식 산화(dry oxidation)를 통해 형성되는, 트렌치 MOSFET 디바이스 형성 방법.
  18. 제 10항에 있어서, 상기 제 1 전도성 영역 및 상기 연결 전도성 영역은 폴리실리콘 영역인, 트렌치 MOSFET 디바이스 형성 방법.
  19. 제 18항에 있어서, 상기 복수의 제 1 전도성 영역 및 상기 복수의 연결 전도성 영역은 동시에 형성되는, 트렌치 MOSFET 디바이스 형성 방법.
  20. 제 19항에 있어서, 상기 복수의 제 1 전도성 영역 및 상기 복수의 연결 전도성 영역은, 다결정 실리콘 층을 증착시키고, 상기 다결정 실리콘 위에 패터닝된 마스킹 층을 위치시키고, 상기 패터닝된 마스크를 통해 상기 다결정 실리콘 층을 에칭하는 단계를 포함하는 방법에 의해 형성되는, 트렌치 MOSFET 디바이스 형성 방법.
  21. 제 14항에 있어서, 상기 소스 영역 형성 단계는, 패터닝된 마스킹 층을 형성하고, 상기 다각형 바디 영역의 상부에 불순물을 주입 및 확산시키는 단계를 포함하는, 트렌치 MOSFET 디바이스 형성 방법.
  22. 제 16항에 있어서, 상기 제 1 전도성 유형은 N-형 전도성이고, 상기 제 2 전도성 유형은 P-형 전도성인, 트렌치 MOSFET 디바이스 형성 방법.
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