KR100559920B1 - 초접합 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 목적은 온 저항과 내압(耐壓)과의 트레이드오프 관계를 개선하여, 고내압이면서 온 저항의 감소에 의한 전류 용량의 증대가 가능한 초접합 반도체 소자, 및 이 초접합 반도체 소자를 용이하고 고양산율로 제조할 수 있는 제조 방법에 관한 것이다.
본 발명에 따른 반도체 소자는, 온 상태에서는 전류를 흐르게 함과 동시에 오프 상태에서는 공핍화하는 반도체 기판 영역(32)이 깊이 방향으로 거의 주기적으로 교대로 형성된 복수의 n 매립 영역(32b), 복수의 p 매립 영역(32c)을 가지며, n 매립 영역(32b)과 p 매립 영역(32c)은 각각 깊이 방향으로 거의 정렬되어 있다.
제조 방법으로는 n- 고저항층(32a)을 에피택셜법에 의해 적층하고, n 매립 영역(32b), p 매립 영역(32c)을 불순물의 확산에 의해 형성한다.

Description

초접합 반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH ALTERNATING CONDUCTIVITY TYPE LAYER AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 실시예 1의 종형 MOSFET의 부분 단면도.
도 2a는 도 1의 실시예의 종형 MOSFET의 A-A선에 따른 평면도, 도 2b는 B-B선에 따른 평면도.
도 3a는 도 1의 실시예의 종형 MOSFET의 A-A선에 따른 불순물 농도 분포도, 도 3b는 C-C선에 따른 불순물 농도 분포도, 도 3c는 D-D선에 따른 불순물 농도 분포도.
도 4a∼도 4d는 실시예 1의 종형 MOSFET의 주된 공정의 제조 공정순으로 나타낸 부분 단면도.
도 5a 및 도 5b는 도 4d에 이어지는 실시예 1의 종형 MOSFET의 주된 공정의 제조 공정순으로 나타낸 부분 단면도.
도 6은 본 발명의 실시예 1의 종형 MOSFET의 변형예의 부분 단면도.
도 7은 제1 매립 영역과 제2 매립 영역의 배치의 예를 도시한 평면도(정방 격자형).
도 8은 제1 매립 영역과 제2 매립 영역의 배치의 예를 도시한 평면도(정방 격자형).
도 9는 제1 매립 영역과 제2 매립 영역의 배치의 예를 도시한 평면도(정방 격자점 분산).
도 10은 제1 매립 영역과 제2 매립 영역의 배치의 예를 도시한 평면도(정방 격자점 분산).
도 11은 제1 매립 영역과 제2 매립 영역의 배치의 예를 도시한 평면도(삼방 격자점 분산).
도 12는 제1 매립 영역과 제2 매립 영역의 배치의 예를 도시한 평면도(삼방 격자점 분산).
도 13은 본 발명의 실시예 2의 종형 MOSFET의 부분 단면도.
도 14는 본 발명의 실시예 3의 종형 UMOSFET의 부분 단면도.
도 15는 본 발명의 실시예 4의 종형 IGBT의 부분 단면도.
도 16은 본 발명의 실시예 5의 종형 다이오드의 부분 단면도.
도 17은 본 발명의 실시예 6의 종형 다이오드의 부분 단면도.
도 18은 본 발명의 실시예 7의 종형 쇼트키 다이오드의 부분 단면도.
도 19는 종래의 종형 MOSFET의 부분 단면도.
도 20은 종래의 다른 종형 MOSFET의 부분 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 4 : 포토레지스트 패턴
2 : 붕소 이온
3 : 붕소 원자
5 : 인 이온
6 : 인 원자
11, 21, 31, 41, 51 : n+ 드레인층
12 : n- 드리프트층
13a, 23a, 33a, 43a, 53a : p 베이스 영역
14, 24, 34, 44, 54 : n+ 소스 영역
15, 25, 35, 45, 55 : 게이트 절연막
16, 26, 36, 46, 56 : 게이트 전극층
17, 27, 37, 47, 57 : 소스 전극
18, 28, 38, 48, 58 : 드레인 전극
22 : 드리프트층
22a : n 드리프트 영역
22b : p 드리프트 영역
32, 42, 52, 62, 72, 82, 92 : 반도체 기판 영역 또는 드리프트층
32a, 42a, 52a, 62a, 72a, 82a, 92a, : n- 고저항층
32b, 42b, 52b, 62b, 72b, 82b, 92b : n 매립 영역
32c, 42c, 52c, 62c, 72c, 82c, 92c, : p 매립 영역
32d, 42d : n 채널 영역
33b, 43b, 53b : p+ 웰 영역
39, 59 : 절연막
61a : p+ 드레인층
61b : n+ 버퍼층
71, 81, 91 : n+ 캐소드층
73, 83, : 애노드층
77, 97 : 캐소드 전극
78 : 애노드 전극
98 : 쇼트키 전극
본 발명은 MOSFET(절연 게이트형 전계 효과 트랜지스터), IGBT(절연 게이트 바이폴라 트랜지스터), 바이폴라 트랜지스터, 다이오드 등에 적용 가능한 고내압화와 대전류 용량화를 양립시키기 위한 종형(縱型) 반도체 구조 및 그 구조를 구비한 반도체 장치의 제조 방법에 관한 것이다.
일반적으로 반도체 소자는 한쪽면에 전극부를 갖는 횡형(橫型) 소자와, 양면에 전극부를 갖는 종형 소자로 크게 구별할 수 있다. 종형 반도체 소자는 온일 때에 드리프트 전류가 흐르는 방향과, 오프일 때의 역 바이어스 전압에 의한 공핍층이 연장되는 방향이 같다. 예컨대, 도 19는 통상의 플레이너형의 n 채널 종형 MOSFET의 단면도이다. 이 종형 MOSFET은 드레인 전극(18)이 도전 접촉된 저저항의 n+ 드레인층(11)상에 형성된 고저항의 n- 드리프트층(12)과, n- 드리프트층(12)의 표면층에 선택적으로 형성된 p 베이스 영역(13a)과, 그 p 베이스 영역(13a)내에 선택적으로 형성된 고불순물 농도의 n+ 소스 영역(14)과, n+ 소스 영역(14)과 n 드리프트층(12)에 끼워진 p 베이스 영역(13a)의 표면상에 게이트 절연막(15)을 통해 설치된 게이트 전극층(16)과, n+ 소스 영역(14)과 p 베이스 영역(13a)의 표면에 공통으로 접촉하여 설치된 소스 전극(17)과, n+ 드레인층(11)의 이면측에 설치된 드레인 전극(18)을 갖는다.
이러한 종형 소자에 있어서, 고저항의 n- 드리프트층(12)의 부분은 MOSFET이 온 상태일 때는 세로 방향으로 드리프트 전류를 흘리는 영역으로서 작용하고, 오프 상태일 때는 공핍화하여 내압을 높인다. 이 고저항의 n- 드리프트층(12)의 전류 경로를 짧게 하는 것은 드리프트 저항이 낮아지기 때문에 MOSFET가 실질적인 온 저항(드레인-소스 저항)을 내리는 효과로 이어지지만, 반대로 p 베이스 영역(13a)과 n- 드리프트층(12)과의 사이의 pn 접합으로부터 진행되는 드레인-베이스간 공핍층이 넓어지는 폭이 좁고, 실리콘의 최대(임계) 전계 강도에 빠르게 달하기 때문에, 내압(드레인-소스 전압)이 저하되어 버린다. 반대로 내압이 높은 반도체 장치에서는 n- 드리프트층(12)이 두꺼워지기 때문에 필연적으로 온 저항이 커져서, 손실이 늘어나게 된다. 즉, 온 저항(전류 용량)과 내압 사이에는 트레이드오프(tradeoff) 관계가 있다. 이 트레이드오프 관계는 IGBT, 바이폴라 트랜지스터, 다이오드 등의 반도체 소자에 있어서도 마찬가지로 성립한다는 것이 알려져 있다. 또한 이 문제는 온일 때에 드리프트 전류가 흐르는 방향과, 오프일 때의 역 바이어스에 의한 공핍층이 연장되는 방향이 다른 횡형 반도체 소자에 대해서 도 공통이다.
이 문제에 대한 해결법으로서, 드리프트층을, 불순물 농도를 높인 n형의 영역과 p형의 영역을 교대로 적층한 병렬 pn층으로 구성하여, 오프 상태일 때는 공핍화하여 내압을 부담하도록 한 구조의 반도체 장치가, 유럽 특허 제0053854호, 미국 특허 제5216275호, 미국 특허 제5438215호 및 본 발명의 발명자들에 의한 일본국 특허공개 평9-266311호 공보에 개시되어 있다.
도 20은 미국 특허 제5216275호에 개시된 반도체 장치의 한 실시예인 종형 MOSFET의 부분 단면도이다. 도 19와의 차이는 드리프트층(22)이 단일층이 아니라, n 드리프트 영역(22a)과 p 드리프트 영역(22b)으로 이루어지는 병렬 pn층으로 되어 있는 점이다. 23a는 p 베이스 영역, 24는 n+ 소스 영역, 26은 게이트 전극, 27은 소스 전극, 28은 드레인 전극이다.
이 드리프트층(22)은 n+ 드레인층(21)을 기판으로 하여 에피택셜법에 의해, 고저항의 n형층을 성장하고, 선택적으로 n+ 드레인층(21)에 달하는 트렌치(trench)를 에칭하여 n 드리프트 영역(22a)으로 한 후, 또 트렌치내에 에피택셜법에 의해 p형층을 성장하여 p 드리프트 영역(22b)이 형성된다.
또한 본 발명의 발명자들은 온 상태에서는 전류를 흘리는 동시에, 오프 상태에서는 공핍화하는 병렬 pn층으로 이루어지는 드리프트층을 구비한 반도체 소자를 초접합 반도체 소자라 부르기로 했다.
미국 특허 제5216275호에 있어서의 디멘션을 구체적으로 기술하면, 강복 전 압을 VB로 할 때, 드리프트층(22)의 두께로서 0.024VB 1.2[㎛], n 드리프트 영역(22a)과 p 드리프트 영역(22b)이 같은 폭(b)을 갖고, 같은 불순물 농도라고 하면, 불순물 농도가 7.2×1016VB -0.2/b[cm-3]로 하고 있다. 가령, VB=880V, b=5㎛로 가정하면, 드리프트층(22)의 두께는 73㎛, 불순물 농도는 1.9×1016cm-3이 된다. 단일층의 경우의 불순물 농도는 2×1014 정도이기 때문에, 확실하게 온 저항은 감소되지만, 이러한 폭이 좁고, 깊이가 깊은(즉, 종횡비가 큰) 트렌치내의 양질의 반도체층을 매립하는 에픽택셜 기술은 현재로서 극히 곤란하다.
온 저항과 내압과의 트레이드오프의 문제는 횡형 반도체 소자에 대해서도 공통이다. 위에 예시한 다른 발명, 유럽 특허 제0053854호, 미국 특허 제5438215호 및 일본국 특허 공개 평9-266311호 공보에 있어서는 횡형의 초접합 반도체 소자도 기재되어 있고, 횡형, 종형 공통의 제조 방법으로서, 선택적인 에칭 및 에피택셜법에 의한 매립에 의한 방법이 개시되어 있다. 횡형의 초접합 반도체 소자의 경우에는 얇은 에피택셜층을 적층해가기 때문에, 선택적인 에칭 및 에피택셜법에 의한 매립은 그다지 곤란한 기술은 아니다.
그러나, 종형의 초접합 반도체 소자에 관해서는 선택적인 에칭 및 에피택셜법에 의한 매립은 미국 특허 제5216275호와 같은 곤란함을 갖고 있다. 일본국 특허 공개 평9-266311호 공보에 있어서는 또, 중성자선 등에 의한 핵변환법이 기재되어 있지만, 장치가 대규모가 되어 손쉽게 적용할 수는 없다.
이상과 같은 상황에 비추어 본 발명의 목적은, 온 저항과 내압과의 트레이트 오프 관계를 대폭으로 완화시켜, 고내압이면서 온 저항의 감소에 의한 전류 용량의 증대가 가능한 초접합 반도체 소자, 및 그 용이하고 양산에 적하하게 제조할 수 있는 제조 방법을 제공하는 데에 있다.
상기 과제를 해결하기 위해, 저저항층과, 상기 저저항층 상의 반도체 기판 영역과, 상기 반도체 기판 영역의 표면 상의 하나 이상의 전극과, 상기 저저항층의 배면 상의 전극을 구비하고, 상기 반도체 기판 영역은, 반도체 소자가 온일 때 전류 경로를 제공하고 반도체 소자가 오프일 때 공핍화되며, 상기 반도체 기판 영역은 제1 도전형 영역 및 제2 도전형 영역을 포함하고, 상기 제1 도전형 영역 및 제2 도전형 영역은 수직으로 서로 평행하게 연장하고, 수평으로 서로 교대로 배열되며, 상기 제1 도전형 영역은 소정의 피치로 수직으로 정렬된 제1 도전형의 복수의 제2 매립 영역을 각각 포함하고, 상기 제2 도전형 영역은 소정의 피치로 수직으로 정렬된 제2 도전형의 복수의 제1 매립 영역을 각각 포함하는 것을 특징으로 하는 반도체 소자가 제공된다.
상기 제1 매립 영역 및 제2 매립 영역은 상기 반도체 기판 영역의 표면으로부터 거의 동일 깊이에 배치된 것이라도 좋다.
상기 제2 매립 영역은 상기 반도체 기판 영역의 표면으로부터 상기 제1 매립 영역이 배치된 깊이 사이의 중간점 부근에 배치된 것인 반도체 소자.
이와 같이 하면, 오프 상태에서는 반도체 기판 영역을 공핍화시킬 수 있으므 로, 제1 매립 영역 또는 제2 매립 영역의 불순물 농도를 높일 수 있고, 온 상태에서의 온 저항을 감소할 수 있다.
상기 수직으로 정렬된 인접하는 제1 매립 영역의 중심간의 간격 I1은 2 내지 10μm이다.
간격(I1)이 1O㎛를 넘으면, 제1 매립 영역 또는 그로부터 넓어지는 공핍층을 연속시키기 위해서, 장시간의 열처리를 필요로 하게 된다. 또 2㎛ 미만이면, 고저항층의 성장과 이온 주입에 의한 불순물의 도핑을 반복하는 횟수가 늘어나, 공정수가 증가하여서 양산화에 적합하지 않다.
바람직하게, 수직으로 정렬된 인접하는 제1 매립 영역의 중심간의 간격 I1과 수평으로 인접하는 제1 매립 영역의 중심간의 평균 간격 2d와의 사이에는 0.5d≤I1≤2d의 관계를 유지한다.
불순물원이 작고, 불순물원으로부터의 확산이 거의 등방적으로 진행된다고 가정되면, 간격 I1=d일 때, 정확히 상하의 매립 영역 사이 및, 제1, 제2 매립 영역 사이가 함께 접속하게 된다. 따라서, I1=d에서 너무 떨어진 범위에서는 한쪽이 이미 접속하고 나서 다른 쪽이 접속할 때까지 또 다시 장시간의 열처리를 요한다고 하는 상황이 발생하여, 시간의 이용 효율에서 보아 그다지 바람직하지 않다. 따라서 I1=d를 중심으로 하여 2배의 범위인 0.5d≤I1≤2d가 바람직하다고 말할 수 있다.
상기 저저항층의 상부면과 최저의 제1 매립 영역의 중심간의 간격 I0와 수직 으로 정렬된 인접하는 제1 매립 영역의 중심간의 간격 I1과의 사이에는 I0＜I1의 관계가 성립하는 것으로 한다.
I0가 I1에 가까운 값이라면 거의 반정도 두께의 고저항층이 남게 되어, 온 저항을 증대시키는 원인이 되기 때문에, I0＜I1로 하는 것이 좋다.
바람직하게, 깊이 방향으로 거의 정렬된 제1 매립 영역은 상호 접속하는 것으로 한다.
제2 도전형의 제1 매립 영역은 제1 도전형의 제2 매립 영역내에 공핍층을 넓히기 위해서이며, 공핍층이 이어지는 거리라면 떨어져 있더라도 좋지만, 서로 접속하고 있다면, 작용이 확실이다.
바람직하게, 깊이 방향으로 거의 정렬된 제2 매립 영역이 서로 접속하는 것으로 한다.
제1 도전형의 제2 매립 영역은 드리프트 전류의 경로가 되기 때문에, 고저항층이 남아 있으면, 온 저항을 증대시키는 원인이 되기 때문에, 서로 접촉하는 것이 좋다. 또, 상기와 마찬가지로, 제1 도전형의 제2 매립 영역은 제2 도전형의 제1 매립 영역내에 공핍층을 넓히기 위해서이며, 공핍층이 이어지는 거리라면 떨어져 있더라도 좋지만 서로 접속하고 있으면, 작용이 확실이다.
제1 매립 영역, 제2 매립 영역의 평면적인 형상으로서는 여러가지를 생각할 수 있다. 예컨대, 스트라이프 형상이어도, 격자 형상이어도, 또는 평면적으로 분산된 이차원 형상이어도 좋다. 분산된 이차원 형상으로, 예컨대 정방, 장방, 삼방, 또는 육방 격자점상에 제1 매립 영역이 배치되어 있는 경우에는, 제2 매립 영역으로서는 두개의 인접하는 제1 매립 영역간, 혹은 제1 매립 영역의 단위 격자의 거의 중앙에 배치한 형상 등을 생각할 수 있다.
어떠한 형상이라도, 제1 매립 영역과 제2 매립 영역에 공핍층이 넓어지는 형상이라면 된다.
인접하는 제1 매립 영역의 중심이 평면적인 간격(2d)은 2∼20㎛의 범위에 있는 것으로 한다.
에피택셜층의 표면에 통상의 리소그래피법의 거의 한계인 0.4㎛ 폭의 창을 열고, 거기에서 약 0.3㎛의 확산을 진행시키면, 2d는 약 2㎛가 된다. 2d가 20㎛를 넘으면, 예컨대 300V 정도에서 공핍화하기 위해서는 불순물 농도는 2×1015cm-3 정도가 아니면 안되어, 온 저항의 감소 효과가 작아진다.
상기와 같은 초접합 반도체 장치의 제조 방법으로서는, 고저항층을 에피택셜법에 의해 적층하여, 제1 매립 영역 및 제2 매립 영역을 그 고저항층으로의 불순물의 확산에 의해 형성한다.
이와 같은 제조 방법으로 하면, 종횡비가 높은 트렌치의 형성이나, 또 그 트렌치로의 매립과 같은 곤란한 공정을 거치지 않고 용이하게 초접합 반도체 장치를 얻을 수 있다. 그리고, 그 반도체 장치에 있어서는 제1, 제2 매립 영역이 모두 한정된 불순물원으로부터의 확산에 의해 형성된 농도 분포를 갖게 된다.
이하, 본 발명의 실시 형태를 첨부 도면에 기초하여 설명한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 종형의 초접합 MOSFET의 부분 단면도, 도 2a는 도 1의 A-A선을 따라 절단한 상태를 나타낸 평면도, 도 2b는 도 1의 B-B선을 따라 절단한 상태를 나타낸 평면도이다.
도 1에 있어서, 31은 저저항의 n+ 드레인층, 32는 n- 고저항층(32a), n 매립 영역(32b), p 매립 영역(32c)으로 이루어지는 반도체 기판 영역이다. 표면층에는, n 매립 영역(32b)에 접속하여 n 채널층(32d)과, p 매립 영역(32c)에 접속하여 p 베이스 영역(33a)이 형성되어 있다. p 베이스 영역(33)의 내부에 n+ 소스 영역(34)과 고농도의 p+ 웰 영역(33b)이 형성되어 있다. n+ 소스 영역(34)과 n 채널층(32d)에 끼워진 p 베이스 영역(33a)의 표면상에는 게이트 절연막(35)을 통해 게이트 전극층(36)이, 또, n+ 소스 영역(34)과 고농도의 p+ 웰 영역(33b)의 표면에 공통으로 접촉하는 소스 전극(37)이 설치되어 있다. n+ 드레인층(31)의 이면에는 드레인 전극(38)이 설치되어 있다. 소스 전극(37)은 도면과 같이 절연막(39)을 통해 게이트 전극층(36)상으로 연장되는 것이 많다. 반도체 기판 영역(32) 중 드리프트 전류가 흐르는 것은 n 매립 영역(32b)과 n- 고저항층(32a)이지만, 이하에서는 p 매립 영역(32c)을 포함한 반도체 기판 영역을 드리프트층이라고 부르기로 한다.
도면중의 점선은 반도체 기판 영역(32)의 형성을 중단하고, 불순물을 도입한 면을 나타내고 있다. n 매립 영역(32b)과 p 매립 영역(32c)은 각각 거의 중앙부에 도입된 불순물원으로부터의 확산에 의해서 형성되었기 때문에, 경계의 pn 접합은 곡선(3차원적으로는 곡면)으로 되어 있지만, 확산을 위한 열처리 시간을 길게 하면, 양자간의 pn 접합은 점차로 직선(3차원적으로는 평면)에 가깝게 된다.
도 2a에 보이는 것과 같이 n 매립 영역(32b), p 매립 영역(32c)은 평면적으로는 스트라이프 형상으로 형성되어 있다. 도 2a에 있어서, n 매립 영역(32b)과 p 매립 영역(32c)은 접하고 있지만, B-B선을 따른 도 2b에 있어서는 두개의 영역이 접하고 있지 않고, 양자간에 고저항의 n- 고저항층(32a)이 남아 있다. 단, 상술한 바와 같이 이 부분의 n- 고저항층(32a)은 이온 주입후의 열처리 시간을 길게 하면, 좁게 할 수가 있어서, 극단에는 없앨 수도 있다.
도 3a는 도 1의 A-A선을 따른 불순물 농도 분포도, 도 3b, 도 3c는 각각 도 1의 C-C선, D-D선을 따른 불순물 농도 분포도이다. 어느것이나 세로축은 대수 표시한 불순물 농도이다. 도 3a에 있어서는 n 매립 영역(32b)과 p 매립 영역(32c)이 교대로 배치되어 있고, 각각의 불순물의 확산원으로부터의 확산에 의한 농도 분포가 반복되고 있는 것이 보인다. 도 3b에 있어서, 31은 저저항의 n+ 드레인층이다. n 매립 영역(32b)에는 확산원으로부터의 확산에 의한 농도 분포가 보이고, 또, 위의 n 매립 영역(32b)과 접속하여 농도 분포가 반복되며, 이어지는 n 채널 영역(32d)에도 표면에서부터의 확산에 의한 농도 분포가 보인다. 도 6(b)에 있어서는 저저항의 n+ 드레인층(31)에 이어지는 p 매립 영역(32c)에, 확산원으로부터의 확산에 의한 농도 분포가 보이고, 위의 p 매립 영역(32c)과 접속하여 농도 분포가 반복되며, 이어지는 p 베이스 영역(33a), p+ 웰 영역(33b)에도 표면에서부터의 확산에 의한 농도 분포가 보인다.
도 1의 초접합 MOSFET의 동작은 다음과 같이 행해진다. 게이트 전극층(36)에 소정의 플러스 전압이 인가되면, 게이트 전극층(36) 바로 아래의 p 베이스 영역(33a)의 표면층에 반전층이 유기되고, n+ 소스 영역(34)에서부터 반전층을 통하여 n 채널 영역(33d)으로 주입된 전자가 n 매립 영역(32b)을 통해 n+ 드레인층(31)에 달해, 드레인 전극(38), 소스 전극(37) 사이가 도통된다.
게이트 전극층(36)으로의 플러스 전압이 제거되면, p 베이스 영역(33a)의 표면층에 유기된 반전층이 소멸하여, 드레인·소스 사이가 차단된다. 더욱이, 역 바이어스 전압을 크게 하면, 각 p 매립 영역(32c)은 p 베이스 영역(33a)을 통해 소스 전극(37)에서 연결되어 있기 때문에, p 베이스 영역(33a)과 n 채널 영역(32d) 사이의 pn 접합(Ja), p 매립 영역(32c)과 n 매립 영역(32b)과의 pn 접합(Jb), p 매립 영역(32c)과 n- 고저항층(32a) 사이의 pn 접합(Jc)으로부터 각각 공핍층이 n 매립 영역(32b), p 매립 영역(32c)내로 넓어져 이들이 공핍화된다.
pn 접합(Jb, Jc)으로부터의 공간단은 n 매립 영역(32b)의 폭방향으로 넓어지고, 게다가 양측의 p 매립 영역(32c)에서부터 공핍층이 넓어지기 때문에 공핍화가 매우 빨라진다. 따라서, n 매립 영역(32b)의 불순물 농도를 높일 수 있다.
또 p 매립 영역(32c)도 동시에 공핍화된다. p 매립 영역(32c)도 양측면에서부터 공핍단이 넓어지기 때문에 공핍화가 매우 빨라진다. p 매립 영역(32c)과 n 매립 영역(32b)을 교대로 형성함으로써, 인접하는 n 매립 영역(32b)의 쌍방으로 공핍단이 진입하도록 되어 있기 때문에, 공핍층 형성을 위한 p 매립 영역(32c)의 총 점유폭을 반감시킬 수 있고, 그 만큼, n 매립 영역(32b)의 단면적의 확대를 도모할 수 있다.
예컨대, 300V 클래스의 MOSFET로서, 각 부의 치수 및 불순물 농도 등은 다음 과 같은 값을 취한다. n+ 드레인층(31)의 비저항(比抵抗)은 0.01Ω·cm, 두께 350㎛, n- 고저항층(32a)의 비저항 10Ω·cm, 드리프트층(32)의 두께 25㎛(I0, I1, I2, I3 … 각 5㎛), n 매립 영역(32b) 및 p 매립 영역(32c)의 폭 5㎛(즉, 동일한 형태의 매립 영역의 중심간 간격 10㎛), 평균 불순물 농도 7×1015cm-3, p 베이스 영역(33a)의 확산 깊이 1㎛, 표면 불순물 농도 3×1018cm-3, n+ 소스 영역(34)의 확산 깊이 0.3㎛, 표면 불순물 농도 1×1020cm-3이다.
도 19와 같은 종래의 단층의 고저항 드리프트층을 갖는 종형 MOSFET에서는 300V 클래스의 내압으로 하기 위해서는 드리프트층(12)의 불순물 농도로서는 2×1014cm-3, 두께 40㎛ 정도 필요했지만, 본 실시예의 초접합 MOSFET에서는 n 매립 영역(32b)의 불순물 농도를 높게 하고, 그에 따라 드리프트층(32)의 두께를 얇게 할 수 있었기 때문에, 온 저항으로서는 약 5분의 1로 감소할 수 있었다.
더욱이 n 매립 영역(32b)의 폭을 좁게 하여 불순물 농도를 높게 하면, 보다 한층 온 저항의 감소, 및 온 저항과 내압과의 트레이드오프 관계의 개선이 가능하다.
본 실시예 1의 초접합 MOSFET과, 예컨대 도 20에 도시한 종래의 초접합 MOSFET과의 차이는 특히 드리프트층(32)의 형성 방법 및 그 결과로서의 드리프트층(32)의 구조에 있다. 즉, 드리프트층(32)의 n 매립 영역(32b)과 p 매립 영역(32c)이 불순물의 확산에 의해 형성되어 있기 때문에, 드리프트층(32)내로의 확산에 동반하는 불순물 농도 분포를 갖는 점이다.
도 4a∼도 4d, 도 5a 및 도 5b는 실시예 1의 초접합 MOSFET의 제조 방법을 설명하기 위한 공정순의 단면도이다. 이하 도면을 따라 설명한다.
n+ 드레인층(31)이 되는 저저항의 n형 기판 상에, 에피택셜법에 의해 n- 고저항층(32a)을 성장시킨다[도 4a]. 이 두께를 1O로 한다. 본 실시예에서는 lO를 4㎛로 했다.
포토레지스트의 마스크 패턴(1)을 형성하여, 붕소(이하 B라 한다) 이온(2)을 주입한다[도 4b]. 가속 전압은 50keV, 도우즈량은 1×1013cm-2로 한다. 3은 주입된 B 원자이다.
이어서 포토레지스트의 마스크 패턴(4)을 형성하여, 인(이하, P라 한다) 이온(5)을 주입한다[도 4c]. 가속 전압은 50keV, 도우즈량은 1×1013cm-2으로 한다. 6는 주입된 P 원자이다.
다시 에피택셜법에 의해, n- 고저항층(32a)를 성장시켜(두께 : I1), 포토레지스트의 마스크 패턴을 형성하고, 마찬가지로 B, P를 이온 주입한다. 이 공정을 반복하여, 드리프트층(32)을 소정의 두께로 한다. 본 실시예에서는 I1을 5㎛로 하여 3층 적층하고, 또 표면층 부분을 형성하는 부분을 성장한다[도 4d].
열처리하여 주입된 불순물을 확산시켜, n 매립 영역(32b)와 p 매립 영역(32c)을 형성한다[도 5a]. 본 실시예의 경우 1150℃, 5시간의 열처리를 행했 다. 이 열처리에 의해, 불순물은 약 3㎛ 확산하고, n 매립 영역(32b)과 p 매립 영역(32c)이 각각 접속했다. 이온 주입시의 마스크의 형상 및 불순물의 도우즈량 및 열처리 시간에 의해서, 최종적인 매립 영역(32b, 32c)의 형상은 변한다.
통상의 종형 MOSFET와 같은 식으로, 불순물 이온의 선택적인 주입 및 열처리에 의해, 표면층에 n 채널 영역(32d), p 베이스 영역(33a), n+ 소스 영역(34), p+ 웰 영역(33b)를 형성한다[도 5b].
이 후, 열산화에 의해 게이트 절연막(35)을 형성하여, 감압 CVD법에 의해 다결정 실리콘막을 퇴적하고, 포토리소그래피에 의해 게이트 전극층(36)으로 만든다. 또 절연막(39)을 퇴적하여, 포토리소그래피에 의해 창을 열고, 알루미늄 합금의 퇴적, 패턴 형성에 의해 소스 전극(37), 드레인 전극(38) 및 도시되지 않는 게이트 전극의 금속 부분의 형성을 거쳐 도 1과 같은 종형 MOSFET이 완성된다.
수 ㎛ 두께의 에피택셜 성장과 이온 주입으로 도입된 불순물의 확산에 의한 매립 영역의 형성은 매우 일반적인 기술이며, 이러한 제조 방법을 취하면, 종횡비가 큰 트렌치를 형성하여, 그 트렌치내에 양질의 에피택셜층을 매립한다고 하는 종래에 매우 곤란하였던 기술을 피할 수 있어서, 용이하게 온 저항과 내압과의 트레이드오프 특성이 개선된 초접합 MOSFET을 제조할 수 있다.
n+ 드레인층(31)상의 에피택셜 성장의 두께(I0)를, 그 위의 에피택셜 성장의 두께(l1)보다 얇게 했다. 이것은 n 매립 영역(32b)하에 남는 n- 고저항층(32a)이 두꺼우면 온 저항이 증대하기 때문에 얇게 한 것이다.
도 6은 본 발명의 실시예 1의 초접합 MOSFET의 변형예의 부분 단면도이다. 이것은 도 4d의 불순물 이온 주입 및 에피택셜 성장후의 열처리 시간을 장시간 행한 것이다. 열처리 시간을 길게 했기 때문에, n- 고저항층(32a)은 소멸하여 인접하는 n 매립 영역(32b)과 p 매립 영역(32c)이 거의 전면에서 접하고, 그 경계는 거의 평면으로 되어 있다. 그 때문에 단면도에 있어서는 n 매립 영역(32b)과 p 매립 영역(32c)과의 경계는 직선으로 나타내어진다.
이 단면도는 도 20의 종래예의 부분 단면도와 매우 닮았지만, 반도체 내부의 구조는 다르다. 즉, 도 20의 종래예에서는 에피택셜층으로의 트렌치 형성과 그 트렌치로의 에피택셜층 충전에 의한 형성을 위해, 각 에피택셜층내의 불순물 농도가 거의 균일한 데 반해, 도 6의 변형예의 단면도에 있어서의 E-E선, F-F선 및 G-G선에 따른 불순물 농도 분포는 각각 기본적으로 도 3a∼도 3c와 거의 같게 된다. 단 상술한 바와 같이 고저항층(32a)은 소멸하고 있다. E-E선에 따른 불순물 농도 분포는 n 매립 영역(32b)과 p 매립 영역(32c)의 불순물 농도 분포가 교대로 배치된 형태가 된다. F-F선에 따른 불순물 농도 분포는 저저항의 n+ 드레인층(31), n 매립 영역(32b)의 확산원으로부터의 확산에 의한 농도 분포의 반복 및 표면층의 n 채널 영역(32d)의 농도 분포가 된다. G-G선에 따른 불순물 농도 분포는 저저항의 n+ 드레인층(31), p 매립 영역(32c)의 확산원으로부터의 확산에 의한 농도 분포의 반복, 표면층의 p 베이스 영역(32a) 및 p+ 웰 영역(33b)의 농도 분포가 된다.
또한, 실시예 1의 초접합 MOSFET에서는 n 매립 영역(32b)과 p 매립 영역(32c)과의 평면적인 배치를 함께 스트라이프 형상으로 했지만, 그에 한하지 않 고, 여러가지 배치로 할 수 있다. 도 7∼도 12는 도 2a에 대응하는 각종 배치의 예이다. 도 7은 격자형 배치의 예, 도 8은 도 7과 제1 매립 영역(32b)과 제2 매립 영역(32c)을 교환한 격자형 배치이다. 혹은, n 매립 영역(32b) 또는 p 매립 영역(32c)을 벌집 형상으로 할 수도 있다.
도 9, 도 10, 도 11, 도 12는 분산 배치의 예이며, 도 9는 p 매립 영역(32c)이 정방 격자의 격자점상에 배치되고, 인접하는 p 매립 영역(32c) 사이에 n 매립 영역(32b)이 설치되어 있다. 도 10에서는 p 매립 영역(32c)이 정방 격자의 격자점상에 배치되고, n 매립 영역(32b)이 p 매립 영역(32c)의 단위 격자의 거의 중심에 설치되어 있다. 도 11, 도 12에서는 p 매립 영역(32c)이 삼방 격자의 격자점상에 배치되고, n 매립 영역(32b)이 인접하는 p 매립 영역(32c) 사이, 혹은 단위 격자의 거의 중심에 설치된 예이다. 어느 경우도, 에피택셜 성장 및 불순물 도입후의 열처리 시간을 길게 하면, n 매립 영역(32b)과 p 매립 영역(32c)을 접근시키게 된다. 경우에 따라, n- 고저항층(32a)을 p형으로 할 수도 있다. 이들에 한하지 않고, 다른 반복 형상도 채용 가능하다.
또, 표면층의 p 베이스 영역(33a)과 p 매립 영역(32c)은 평면적인 형상이 같지 않으면 안되는 것은 아니고, 접속이 유지되고 있으면, 전혀 다른 패턴으로 하여도 좋다. 예컨대, 양자를 스트라이프형으로 한 경우에, 이들이 서로 직교하는 스트라이프형으로 할 수도 있다.
어느쪽의 배치를 채용한 경우라도, 확산을 위한 열처리 시간을 길게 하면, n 매립 영역(32b)과 p 매립 영역(32c)의 접촉 면적이 점차로 늘어나가, n- 고저항층(32a)은 점차로 적어져, 결국은 소멸한다.
본 실시예 1에서는 상하의 n 매립 영역(32b)을 접속시키는 열처리를 행했지만, 고저항층이 n형의 n- 고저항층(32a)이라면, n 매립 영역(32b)을 접속시키지 않더라도 좋다. 다만, n 매립 영역(32b) 사이에 n- 고저항층(32a)이 남으면, 온 저항이 늘어나게 된다. 또 n 매립 영역(32c)에 관해서도, 서로 공핍화가 이어지는 거리라면, 반드시 접속시키지 않더라도 좋다.
실시예 2
도 13은 본 발명의 실시예 2에 따른 초접합 MOSFET의 부분 단면도이다.
도 13에 있어서, 41은 저저항의 n+ 드레인층, 42는 n- 고저항층(42a), n 매립 영역(42b), p 매립 영역(42c)으로 이루어지는 드리프트층이다. 표면층에는 n 매립 영역(42b)에 접속하여 n 채널층(42d)과, p 매립 영역(42c)에 접속하여 p 베이스 영역(43a)이 형성되어 있다. p 베이스 영역(43a)의 내부에 n+ 소스 영역(44)과 고농도의 p+ 웰 영역(43b)이 형성되어 있다. n+ 소스 영역(44)과 n 채널층(42d)에 끼워진 p 베이스 영역(43a)의 표면상에는 게이트 절연막(45)을 통해 게이트 전극층(46)이, 또, n+ 소스 영역(44)과 고농도의 p+ 웰 영역(43b)의 표면에 공통으로 접촉하는 소스 전극(47)이 설치되어 있다. n+ 드레인층(41)의 이면에는 드레인 전극(48)이 설치되어 있다.
본 실시예 2의 초접합 MOSFET과, 도 1에 도시한 실시예 1의 초접합 MOSFET와의 차이는, 특히 드리프트층(42)의 형성 방법 및 그 결과로서의 드리프트층의 구조에 있다. 즉, 드리프트층(42)의 n 매립 영역(42b)과 p 매립 영역(42c)이 다른 에피 택셜층의 표면에 주입된 불순물의 확산에 의해 형성되어 있는 점에 있다.
실시예 1의 초접합 MOSFET와 같이, n 매립 영역과 p 매립 영역을 위한 불순물 도입을 반드시 같은 깊이에 형성해야 하는 것은 아니며, 본 실시예와 같이 n 매립 영역(42b)과 p 매립 영역(42c)을 별도의 깊이에 형성하더라도 좋다.
효과는 실시예 1과 변함없다. 에피택셜 성장과 불순물의 확산이라고 하는 극히 일반적인 방법으로, 용이하게 온 저항과 내압과의 트레이드오프 특성이 개선된 초접합 MOSFET을 제조할 수 있고, 종래의 종횡비가 큰 트렌치를 형성하여, 그 트렌치내에 양질의 에피택셜층을 매립한다고 하는 매우 곤란했던 기술을 피할 수 있다.
평면적인 패턴으로서는 실시예 1과 같이 스트라이프형, 격자형, 분산 배치 등으로 할 수 있다. 이후의 실시예에서도 마찬가지이다.
이 실시예에서는 n 매립 영역(42b)가 n+ 드레인층(41)에 접하고 있기 때문에, 고저항층은 반드시 n형일 필요는 없고, p형의 고저항층이라도 좋다. 그리고 p형의 고저항층의 경우에는 p 매립 영역(42c)은 서로 접촉하지 않고 있더라도 괜찮게 된다.
실시예 3
도 14는 본 발명의 실시예 3에 따른 트렌치 게이트를 갖는 초접합 UMOSFET의 부분 단면도이다.
본 실시예 3의 초접합 UMOSFET와, 도 1에 도시한 실시예 1의 초접합 MOSFET와의 차이는 게이트부의 구조에 있다. 즉, 드리프트층(52)의 표면측에 새겨넣어진 트렌치내에 게이트 절연막(55)을 통해 게이트 전극층(56)과, 드리프트층(52)의 표 면층에 게이트 전극층(56)의 깊이 정도로 얕게 형성된 p 베이스층(53a)과, 게이트 전극층(56)의 상부 가장자리를 따라 형성된 n+ 소스 영역(54)과, 게이트 전극층(56)을 덮는 두꺼운 절연막(59)을 갖는다. 드리프트층(52)이 n 매립 영역(52b)과 p 매립 영역(52c)으로 이루어지는 것은 앞의 두 예와 같다.
이 경우도 n 매립 영역(52b) 및 p 매립 영역(52c)은 실시예 1와 거의 동일한 디멘션과 불순물 농도를 갖고, 역 바이어스 전압의 인가시에 있어서, 드리프트층(52)이 공핍화하여 내압을 부담하는 것이다.
n 매립 영역(52b), p 매립 영역(52c)은 용이하게 공핍화되기 때문에, 불순물 농도를 높게 할 수 있는 것과, 그로 의해 드리프트층(52)의 두께를 얇게 할 수 있는 것에 의해, 온 저항의 대폭적인 감소, 온 저항과 내압과의 트레이드오프 특성의 개선이 가능하게 된다. 그리고, 에피택셜 성장과 불순물의 확산이라고 하는 극히 일반적인 방법으로, 용이하게 온 저항과 내압과의 트레이드오프 특성이 개선된 초접합 UMOSFET을 제조할 수 있다.
실시예 4
도 15는 본 발명의 실시예 4에 따른 초접합 IGBT의 부분 단면도이다.
본 실시예 4의 초접합 IGBT와, 도 1에 나타낸 실시예 1의 초접합 MOSFET와의 차이는 드레인층의 구조에 있다. 즉, 초접합 MOSFET의 단층의 n+형 드레인층(21) 대신에 p+ 드레인층(61a)과 n+ 버퍼층(61b)으로 이루어지는 이층 구조라고 하면, n 채널형의 IGBT를 얻을 수 있다. 경우에 따라서 p+ 드레인층(61a)만이라도 좋다. 드리프트층(62)이 n 매립 영역(62b)과 p 매립 영역(62c)으로 이루어지는 것은 앞의 두 예와 마찬가지다.
IGBT는 소수 캐리어의 주입에 의한 전도도 변조형의 반도체 소자이며, 다수 캐리어의 드리프트에 의한 MOSFET에 비해 온 저항은 상당히 작지만, 그래도 드리프트층(62)의 두께를 얇게 할 수 있음에 따른 온 저항의 감소 효과는 크다.
p+ 드레인층(61a)은 저저항의 p형 기판을 사용하고, 그 위에 n+ 버퍼층(61b)이 되는 에피택셜층, 나아가 드레인층(62)을 에피택셜 성장과 불순물의 확산에 의해 형성하면 좋다.
그리고 그와 같은 제조 방법을 취하면, 종횡비가 큰 트렌치를 형성하고, 그 트렌치내에 양질의 에피택셜층을 매립한다고 하는 종래의 방법으로는 매우 곤란했던 기술을 피할 수 있어서, 용이하게 온 저항과 내압과의 트레이드오프 특성이 개선된 초접합 IGBT을 제조할 수 있다.
실시예 5
도 16은 본 발명의 실시예 5에 따른 초접합 다이오드의 부분 단면도이다.
도 16에 있어서, 71는 저저항의 n+ 캐소드층, 72는 n- 고저항층(72a), n 매립 영역(72b), p 매립 영역(72c)으로 이루어지는 드리프트층이다. 표면층에는 p+ 애노드층(73)이 형성되어 있다. p+ 애노드층(73)에 접촉하는 애노드 전극(78), n+ 캐소드층(71)에 접촉하는 캐소드 전극(77)이 설치되어 있다.
본 실시예 5의 초접합 다이오드에 있어서도 n 매립 영역(72b), p 매립 영역(72c)은 실시예 1과 거의 동일한 디멘션과 불순물 농도를 가지어, 역 바이어스 전압의 인가시에 있어서, 드리프트층(72)이 공핍화하여 내압을 부담하는 것이다.
n 매립 영역(72b), p 매립 영역(72c)은 용이하게 공핍화되기 때문에, 불순물 농도를 높게 할 수 있는 것과, 그에 의해 드리프트층(72)의 두께를 얇게 할 수 있는 것에 의해, 온 전압의 대폭적인 감소, 온 전압과 내압과의 트레이드 특성의 개선이 가능하게 된다.
제조 방법은 도 4a∼도 4d까지를 실시예 1과 같은 식으로 행한 후, 이온 주입 및 확산에 의한 p+ 애노드층(73)의 형성, 캐소드 전극(77), 애노드 전극(78)의 형성을 실행한다.
이와 같이 매우 일반적인 기술인 에피택셜 성장과 불순물의 확산에 의해, 용이하게 높은 내압, 낮은 온 저항의 초접합 다이오드를 제조할 수 있다.
실시예 6
도 17은 본 발명의 실시예 6에 따른 초접합 다이오드의 부분 단면도이다.
도 16의 초접합 다이오드와의 차이는 드리프트층(82)이다. 드리프트층(82)은 n- 고저항층(82a), n 매립 영역(82b), p 매립 영역(82c)으로 이루어지는데, 그 불순물 농도가 가장 높은 면이, n+ 캐소드층(81), p+ 애노드층(83)에 접하고 있다. 이러한 구조로 할 수도 있다.
본 실시예 6의 초접합 다이오드에 있어서도, n 매립 영역(82b), p 매립 영역(82c)은 실시예 1과 거의 같은 디멘션과 불순물 농도를 지니어, 역 바이어스 전압의 인가시에 있어서, 드리프트층(82)이 공핍화하여 내압을 부담하는 것이다.
실시예 5의 초접합 다이오드와 마찬가지로 온 저항의 대폭적인 감소, 온 저항과 내압과의 트레이드오프의 개선이 가능하게 된다.
제조 방법도 같은 식이며, 용이하게 높은 내압, 낮은 온 전압의 초접합 다이오드를 제조할 수 있다.
실시예 7
도 18은 본 발명의 실시예 7에 따른 초접합 쇼트키 다이오드의 부분 단면도이다.
도 18에 있어서, 91은 저저항의 n+ 캐소드층, 92는 n- 고저항층(92a), n 매립 영역(92b), p 매립 영역(92c)으로 이루어지는 드리프트층이다. 표면층에는 n- 고저항층(92a)이 남겨지고, 일부 p 매립 영역(82c)이 노출되어 있으며, n- 고저항층(92a)과 쇼트키 배리어를 형성하는 쇼트키 전극(98)이 설치된다. n+ 캐소드층(91)의 이면측에 접촉하여 캐소드 전극(97)이 설치되어 있다.
본 실시예 7의 초접합 쇼트키 다이오드에 있어서도 n 매립 영역(92b), p 매립 영역(92c)은 실시예 1과 거의 동일한 디멘션과 불순물 농도를 지니어, 역 바이어스 전압의 인가시에 있어서, 드리프트층(92)이 공핍화하여 내압을 부담하는 것이다.
n 매립 영역(92b), p 매립 영역(92c)은 용이하게 공핍화되기 때문에, 불순물 농도를 높게 할 수 있는 것과, 그에 의해 드리프트층(92)의 두께를 얇게 할 수 있는 것에 의해, 온 전압의 대폭적인 감소, 온 전압과 내압과의 트레이드오프 특성의 개선이 가능하게 된다.
제조 방법은 도 4a∼도 4d까지 같은 식으로 행한 후, 쇼트키 전극(98), 캐소드 전극(97)의 형성을 실행한다.
이와 같이 매우 일반적인 기술인 에피택셜 성장과 불순물의 확산에 의해, 용이하게 높은 내압, 낮은 온 전압의 초접합 쇼트키 다이오드를 제조할 수 있다.
또한, 본 발명에 따른 초접합 구조는 실시예에 도시한 MOSFET, IGBT, 다이오드 등에 한하지 않고, 바이폴라 트랜지스터, JFET, 사이리스터, MESFET, HEMT 등의 거의 전부의 반도체 소자에 적용 가능하다. 또, 도전형은 역 도전형으로 적절하게 변경할 수 있다.
이상 설명한 바와 같이 본 발명에 따른 반도체 소자는 저저항층과, 상기 저저항층 상의 반도체 기판 영역과, 상기 반도체 기판 영역의 표면 상의 하나 이상의 전극과, 상기 저저항층의 배면 상의 전극을 구비하고, 상기 반도체 기판 영역은, 반도체 소자가 온일 때 전류 경로를 제공하고 반도체 소자가 오프일 때 공핍화되며, 상기 반도체 기판 영역은 제1 도전형 영역 및 제2 도전형 영역을 포함하고, 상기 제1 도전형 영역 및 제2 도전형 영역은 수직으로 서로 평행하게 연장하고, 수평으로 서로 교대로 배열되며, 상기 제1 도전형 영역은 소정의 피치로 수직으로 정렬된 제1 도전형의 복수의 제2 매립 영역을 각각 포함하고, 상기 제2 도전형 영역은 소정의 피치로 수직으로 정렬된 제2 도전형의 복수의 제1 매립 영역을 각각 포함한다.
또, 그 제조 방법으로서 고저항층을 에피택셜법에 의해 적층하여, 제1 매립 영역 및 제2 매립 영역을 불순물의 확산에 의해 형성하는 것을 특징으로 하고 있다. 따라서, 다음의 효과를 발휘한다.
종래의 종횡비가 큰 트렌치를 형성하고, 그 트렌치내에 양질의 에피택셜층을 매립한다고 하는 매우 곤란했던 기술에 비하여, 에피택셜 성장과 불순물의 확산이라고 하는 매우 일반적인 방법으로 용이하게 특징 있는 병렬 pn층 구조를 실현할 수 있다.
그리고 그 결과, 제1 매립 영역, 제2 매립 영역의 공핍화를 쉽게 하여, 그들 영역의 불순물 농도의 고농도화를 가능하게 한 것, 및 그에 의해 병렬 pn층으로 이루어지는 반도체 기판 영역의 두께를 얇게 할 수 있다는 것에 의해, 예컨대 실시예에 도시한 80% 감소라는 온 전압의 대폭적인 감소, 온 전압과 내압과의 트레이드오프 특성의 개선을 가능하게 했다.
본 발명은 특히 전력용의 반도체 소자에 있어서 전력 손실의 극적인 감소를 가능하게 한 혁신적인 소자를 실현하는 것이다.

Claims (23)

  1. 저저항층과;
    상기 저저항층 상의 반도체 기판 영역과;
    상기 반도체 기판 영역의 표면 상의 하나 이상의 전극과;
    상기 저저항층의 배면 상의 전극을 구비하고,
    제 1 도전형 영역 및 제 2 도전형 영역으로 이루어지는 상기 반도체 기판 영역은, 반도체 소자가 온일 때 전류 경로를 제공하고 반도체 소자가 오프일 때 공핍화되며,
    상기 제1 도전형 영역 및 제2 도전형 영역은 수직으로 서로 평행하게 연장하고, 수평으로 서로 교대로 배열되며,
    상기 제1 도전형 영역은 소정의 피치로 수직으로 정렬된 제1 도전형의 복수의 제2 매립 영역을 각각 포함하고,
    상기 제2 도전형 영역은 소정의 피치로 수직으로 정렬된 제2 도전형의 복수의 제1 매립 영역을 각각 포함하며,
    상기 제2 매립 영역은 서로 수직으로 연속하게 정렬된 것이고,
    상기 수직 방향은 상기 저저항층이 연장되는 방향과 직각이 되는 방향이며, 상기 수평 방향은 상기 저저항층이 연장되는 방향과 동일한 방향인 것인 반도체 소자.
  2. 제1항에 있어서, 상기 제1 매립 영역 및 제2 매립 영역은 상기 반도체 기판 영역의 표면으로부터 거의 동일 깊이에 배치된 것인 반도체 소자.
  3. 제1항에 있어서, 상기 제2 매립 영역은 상기 반도체 기판 영역의 표면으로부 터 상기 제1 매립 영역이 배치된 깊이 사이의 중간점 부근에 배치된 것인 반도체 소자.
  4. 제1항에 있어서, 상기 수직으로 정렬된 인접하는 제1 매립 영역의 중심간의 간격 I1은 2 내지 10μm인 것인 반도체 소자.
  5. 제1항에 있어서, 상기 수직으로 정렬된 인접하는 제1 매립 영역의 중심간의 간격 I1과 수평으로 인접하는 제1 매립 영역의 중심간의 평균 간격 2d와의 사이에는 0.5d≤I1≤2d의 관계가 성립하는 것인 반도체 소자.
  6. 제1항에 있어서, 상기 저저항층의 상부면과 최저의 제1 매립 영역의 중심간의 간격 I0와 수직으로 정렬된 인접하는 제1 매립 영역의 중심간의 간격 I1과의 사이에는 I0＜I1의 관계가 성립하는 것인 반도체 소자.
  7. 제1항에 있어서, 상기 제1 매립 영역은 서로 수직으로 연속하도록 정렬된 것인 반도체 소자.
  8. 삭제
  9. 제1항에 있어서, 상기 제1 매립 영역 및 제2 매립 영역은 수평으로 연장하는 스트라이프 형상인 반도체 소자.
  10. 제1항에 있어서, 상기 제1 매립 영역은 수평으로 연장하는 격자 형상 또는 벌집 형상인 반도체 소자.
  11. 제10항에 있어서, 상기 제2 매립 영역은 수평으로 격자 형상인 제1 매립 영역내 또는 수평으로 벌집 형상인 제1 매립 영역의 구멍내에 있는 것인 반도체 소자.
  12. 제1항에 있어서, 상기 제2 매립 영역은 수평으로 연장하는 격자 형상 또는 벌집 형상인 것인 반도체 소자.
  13. 제12항에 있어서, 상기 제1 매립 영역은 수평으로 격자 형상인 제2 매립 영역내 또는 수평으로 벌집 형상인 제2 매립 영역의 구멍내에 있는 것인 반도체 소자.
  14. 제1항에 있어서, 상기 제1 매립 영역은 수평으로 분산된 것인 반도체 소자.
  15. 제14항에 있어서, 상기 제1 매립 영역은 정방 격자, 삼방 격자 또는 육방 격자의 격자점 상에 분산 배치된 것인 반도체 소자.
  16. 제15항에 있어서, 상기 제2 매립 영역은 수평으로 인접하는 제1 매립 영역 사이에 배치된 것인 반도체 소자.
  17. 제15항에 있어서, 상기 제2 매립 영역은 상기 정방 격자, 삼방 격자 또는 육방 격자의 단위 격자의 중앙에 배치된 것인 반도체 소자.
  18. 제1항에 있어서, 상기 수평으로 인접하는 제1 매립 영역의 중심간의 평균 간격 2d는 2 내지 20 μm인 것인 반도체 소자.y2
  19. 제1항에 있어서, 상기 제1 매립 영역 및 제2 매립 영역은 각각의 제한된 불순물원으로부터의 확산에 의해 형성된 각각의 농도 분포를 갖는 것인 반도체 소자.
  20. 저저항층과, 상기 저저항층 상의 반도체 기판 영역과, 상기 반도체 기판 영역의 표면 상의 하나 이상의 전극과, 상기 저저항층의 배면 상의 전극을 구비하고, 상기 반도체 기판 영역은, 반도체 소자가 온일 때 전류 경로를 제공하고 반도체 소자가 오프일 때 공핍화되며, 상기 반도체 기판 영역은 제1 도전형 영역 및 제2 도전형 영역을 포함하고, 상기 제1 도전형 영역 및 제2 도전형 영역은 수직으로 서로 평행하게 연장하고 수평으로 서로 교대로 배열되며, 상기 제1 도전형 영역은 소정의 피치로 수직으로 정렬된 제1 도전형의 복수의 제2 매립 영역을 각각 포함하고, 상기 제2 도전형 영역은 소정의 피치로 수직으로 정렬된 제2 도전형의 복수의 제1 매립 영역을 각각 포함하는 반도체 소자를 제조하는 방법에 있어서,
    (a) 상기 저저항층 상에 상기 제1 도전형의 산란된 불순물원 및 상기 제2 도전형의 산란된 불순물원을 포함하는 고저항층의 적층물을 에피택셜법에 의해 성장시키는 단계와;
    (b) 상기 고저항층의 적층물 내에 불순물을 확산시켜 제1 매립 영역 및 제2 매립 영역을 형성하는 단계를 포함하고,
    상기 제2 매립 영역은 서로 수직으로 연속하게 정렬되도록 형성되고,
    상기 수직 방향은 상기 저저항층이 연장되는 방향과 직각이 되는 방향이며, 상기 수평 방향은 상기 저저항층이 연장되는 방향과 동일한 방향인 것인 반도체 소자 제조 방법.
  21. 제20항에 있어서, 상기 단계 (a)는,
    (a-1) 고저항층을 에피택셜법으로 성장시키는 단계와;
    (a-2) 상기 제1 도전형의 불순물원 및 제2 도전형의 불순물원을 상기 고저항층의 표면부에 주입하는 단계와;
    (a-3) 상기 고저항층의 적층물이 소정의 두께로 될 때까지 상기 단계 (a-1) 및 (a-2)를 반복하는 단계를 포함하는 것인 반도체 소자 제조 방법.
  22. 제20항에 있어서, 상기 단계 (a)는,
    (a-1) 고저항층을 에피택셜법으로 성장시키는 단계와;
    (a-2) 상기 제1 도전형의 불순물원 또는 제2 도전형의 불순물원을 상기 고저항층의 표면부에 주입하는 단계와;
    (a-3) 상기 고저항층 상에 추가의 고저항층을 에피택셜법으로 성장시키는 단계와;
    (a-4) 제2 도전형의 불순물원 또는 제1 도전형의 불순물원을 상기 추가의 고저항층의 표면부에 주입하는 단계와;
    (a-5) 상기 고저항층의 적층물이 소정의 두께로 될 때까지 상기 단계 (a-1) 내지 (a-4)를 반복하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  23. 제 1 항에 있어서, 제 1 도전형 영역 및 제 2 도전형 영역으로 이루어지는 반도체 기판 영역과 저저항층과의 사이에 고저항층(32a)을 구비하는 것을 특징으로 하는 반도체 소자.
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