JP2023128697A - 半導体装置 - Google Patents

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Abstract

Figure 2023128697000001
【課題】素子破壊を抑制させることができる半導体装置を提供すること。
【解決手段】半導体装置は、第１電極と、第２電極と、炭化シリコン層とを備える。炭化シリコン層は、第１電極と電気的に接続されたｎ型の第１層と、第１層上に設けられ第１層よりも不純物濃度が低いｎ型の第２層と、第２層上に設けられた超接合構造部と、超接合構造部上に設けられたｐ型の第３層と、第３層上に設けられ第２電極と電気的に接続されたｎ型の第４層とを有する。超接合構造部は、第２層よりも不純物濃度が高い複数のｎ型ピラーと、第２層よりも不純物濃度が高い複数のｐ型ピラーと、第２方向においてｎ型ピラーとｐ型ピラーとの間に位置し、第２層から連続して第１方向に延び、ｎ型ピラー及びｐ型ピラーよりも不純物濃度が低い境界領域とを有する。
【選択図】図１

Description

実施形態は、半導体装置に関する。
パワーデバイスとして、スーパージャンクション構造と呼ばれるｐ型ピラーとｎ型ピラーとの周期的配列構造をもつ縦型デバイスが知られている。スーパージャンクション構造は、ｐ型ピラーとｎ型ピラーに含まれる不純物量を同程度にすることでドリフト領域を空乏化して高耐圧を保持しつつ、ｎ型ピラーを通して電流を流すことで低オン抵抗を実現することができる。また、炭化シリコン（ＳｉＣ）を用いたパワーデバイスの開発も進められている。ＳｉＣデバイスには、シリコンデバイスとは異なる視点による開発へのアプローチが求められる。
特開２０１６－１９２５４１号公報 特開２００９－４８０５号公報
実施形態は、素子破壊を抑制させることができる半導体装置を提供する。
実施形態によれば、半導体装置は、第１電極と、第２電極と、第１方向において前記第１電極と前記第２電極との間に設けられた炭化シリコン層と、を備え、前記炭化シリコン層は、前記第１電極と電気的に接続されたｎ型の第１層と、前記第１層上に設けられ、前記第１層よりも不純物濃度が低いｎ型の第２層と、前記第２層上に設けられた超接合構造部と、前記超接合構造部上に設けられたｐ型の第３層と、前記第３層上に設けられ、前記第２電極と電気的に接続されたｎ型の第４層と、を有し、前記超接合構造部は、前記第２層よりも不純物濃度が高い複数のｎ型ピラーと、前記第２層よりも不純物濃度が高い複数のｐ型ピラーと、前記第１方向に直交する第２方向において前記ｎ型ピラーと前記ｐ型ピラーとの間に位置し、前記第２層から連続して前記第１方向に延び、前記ｎ型ピラー及び前記ｐ型ピラーよりも不純物濃度が低い境界領域と、を有する。
第１実施形態の半導体装置の模式断面図である。 実施形態の超接合構造部の不純物濃度プロファイルを示す模式図である。 第２実施形態の半導体装置の模式断面図である。 第３実施形態の半導体装置の模式断面図である。 第４実施形態の半導体装置の模式断面図である。 第５実施形態の半導体装置の模式断面図である。 第６実施形態の半導体装置の模式断面図である。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ構成には同じ符号を付している。
［第１実施形態］
図１に示すように、第１実施形態の半導体装置１は、第１電極５１と、第２電極５２と、炭化シリコン（ＳｉＣ）層１０とを備える。例えば、第１電極５１はドレイン電極、第２電極５２はソース電極として機能する。
第１電極５１から第２電極５２に向かう方向を第１方向ｄ１とする。炭化シリコン層１０は、第１方向ｄ１において第１電極５１と第２電極５２との間に設けられている。第１方向ｄ１において矢印の方向を相対的に上、矢印と反対側の方向を相対的に下とする。
炭化シリコン層１０は、ｎ型の第１層１１と、ｎ型の第２層１２と、超接合構造部３０と、ｐ型の第３層１３と、ｎ型の第４層１４とを有する。
第１層１１は、ＳｉＣ基板である。第１層１１のｎ型不純物濃度は、例えば、１×１０２０／ｃｍ３である。第１層１１の下面に第１電極５１が設けられ、第１層１１は第１電極５１と電気的に接続されている。
第１層１１上に第２層１２が設けられている。第２層１２は、第１層（ＳｉＣ基板）１１上にエピタキシャル成長される。または、第１層１１上に、ｎ型の第５層１５を介して第２層１２を設けてもよい。第５層１５は、エピタキシャル成長のバッファ層として機能する。
第２層１２のｎ型不純物濃度は、第１層１１のｎ型不純物濃度よりも低い。第２層１２のｎ型不純物濃度は、例えば、１×１０１７／ｃｍ３である。第５層１５のｎ型不純物濃度は、第１層１１のｎ型不純物濃度よりも低く、第２層１２のｎ型不純物濃度よりも高い。第５層１５のｎ型不純物濃度は、例えば、１×１０１８／ｃｍ３である。
第２層１２上に超接合構造部３０が設けられている。超接合構造部３０は、複数のｎ型ピラー３１ｎと、複数のｐ型ピラー３１ｐとを有する。ｎ型ピラー３１ｎとｐ型ピラー３１ｐは、第１方向ｄ１に直交する第２方向ｄ２において交互に並んでいる。ｎ型ピラー３１ｎの下端及びｐ型ピラー３１ｐの下端は、第２層１２に接している。ｎ型ピラー３１ｎ及びｐ型ピラー３１ｐの平面形状は、例えば、第１方向ｄ１及び第２方向ｄ２に直交する方向（紙面を貫く方向）に延びるストライプ状に形成されている。
ｎ型ピラー３１ｎのｎ型不純物濃度は、第２層１２のｎ型不純物濃度よりも高い。ｎ型ピラー３１ｎのｎ型不純物濃度は、例えば、５×１０１７／ｃｍ３である。ｐ型ピラー３１ｐのｐ型不純物濃度は、第２層１２のｎ型不純物濃度よりも高い。ｐ型ピラー３１ｐのｐ型不純物濃度は、例えば、５×１０１７／ｃｍ３である。
ｎ型ピラー３１ｎのｎ型不純物濃度とｐ型ピラー３１ｐのｐ型不純物濃度とは同程度である。また、ｎ型ピラー３１ｎの第２方向ｄ２の幅とｐ型ピラー３１ｐの第２方向ｄ２の幅とはほぼ同じである。したがって、ｎ型ピラー３１ｎのｎ型不純物量とｐ型ピラー３１ｐのｐ型不純物量とは同程度である。
超接合構造部３０は、さらに複数の境界領域３２を有する。境界領域３２は、第２方向ｄ２において隣り合うｎ型ピラー３１ｎとｐ型ピラー３１ｐとの間に位置し、第２層１２から連続して第１方向ｄ１に延びている。境界領域３２の平面形状は、ｎ型ピラー３１ｎ及びｐ型ピラー３１ｐと同様に、例えば、第１方向ｄ１及び第２方向ｄ２に直交する方向（紙面を貫く方向）に延びるストライプ状に形成されている。
境界領域３２は、例えば、第２層１２と同程度の濃度を有するｎ型領域である。境界領域３２のｎ型不純物濃度は、ｎ型ピラー３１ｎのｎ型不純物濃度及びｐ型ピラー３１ｐのｐ型不純物濃度よりも低い。境界領域３２のｎ型不純物濃度は、例えば、１×１０１７／ｃｍ３である。
図２に示すように、ｎ型ピラー３１ｎとｐ型ピラー３１ｐとの間に、ｎ型ピラー３１ｎのｎ型不純物濃度及びｐ型ピラー３１ｐのｐ型不純物濃度よりも低く、幅方向（第２方向ｄ２）において不純物濃度がほぼ一定の境界領域３２がある。
超接合構造部３０上に、複数の第３層１３が設けられている。第３層１３は、例えばｐ型ベース層として機能する。ｐ型ピラー３１ｐの上端及び境界領域３２の上端は、第３層１３に接している。
ｎ型ピラー３１ｎ上に、ｎ型の第７層１７が設けられている。第７層１７は、ｎ型ピラー３１ｎに接している、第７層１７は、第２方向ｄ２において隣り合う第３層１３の間に位置する。
第３層１３上に第４層１４が設けられている。第４層１４は、例えばｎ型ソース層として機能する。第４層１４のｎ型不純物濃度は、ｎ型ピラー３１ｎのｎ型不純物濃度よりも高い。第４層１４は第２電極５２に接し、第２電極５２と電気的に接続されている。
第３層１３上に、ｐ型の第６層１６が設けられている。第６層１６のｐ型不純物濃度は、第３層１３のｐ型不純物濃度及びｐ型ピラー３１ｐのｐ型不純物濃度よりも高い。第６層１６は、第２電極５２に接している。第２電極５２の電位は、第６層１６を介して、第３層１３及びｐ型ピラー３１ｐに与えられる。
半導体装置１は、炭化シリコン層１０上に設けられたゲート電極５３をさらに備える。ゲート電極５３と炭化シリコン層１０との間、及びゲート電極５３と第２電極５２との間に絶縁膜４１が設けられている。ゲート電極５３の材料として、例えば、多結晶シリコンを用いることができる。絶縁膜４１は、例えば、シリコン酸化膜である。第３層１３における第４層１４と第７層１７との間の領域（チャネル領域）１３ａが、絶縁膜４１を介してゲート電極５３に対向している。
半導体装置１のオン動作時には、ゲート電極５３に閾値以上の電位が与えられ、チャネル領域１３ａに反転層（ｎ型チャネル）が形成される。そして、第４層１４、チャネル領域１３ａ、第７層１７、ｎ型ピラー３１ｎ、第２層１２、第５層１５、及び第１層１１を通じて、第２電極５２と第１電極５１との間を電子電流が流れる。
ゲート電極５３の電位が閾値より低い電位になると、チャネル領域１３ａのｎ型チャネルがカットオフされ、半導体装置１はオフ状態となる。このオフ状態のとき、超接合構造部３０においてｎ型ピラー３１ｎとｐ型ピラー３１ｐとの境界領域３２から横方向（第２方向ｄ２）に空乏層が広がり、半導体装置１の耐圧が保持される。
また、第１層１１と超接合構造部３０との間に、第１層１１よりもｎ型不純物濃度が低い第２層１２が設けられているため、オフ状態のときｐ型ピラー３１ｐの下端と第２層１２との境界から空乏層が広がりやすい。このことも半導体装置１の耐圧を高くする。
ＳｉＣ結晶においては、Ｓｉ結晶に比べて、ｎ型ピラーとｐ型ピラーとの境界を横切るような欠陥１００が生じやすい。ｎ型ピラーとｐ型ピラーとの境界は不純物濃度プロファイルが急峻になり得る部分であり、その境界を欠陥１００が横切っていると、空乏層が広がっていくときに境界の欠陥に強い電界がかかりやすくなり、破壊の原因になり得る。
本実施形態によれば、ｎ型ピラー３１ｎとｐ型ピラー３１ｐとの間に、ｎ型ピラー３１ｎのｎ型不純物濃度及びｐ型ピラー３１ｐのｐ型不純物濃度よりも低く、幅方向（第２方向ｄ２）において不純物濃度がほぼ一定の境界領域３２を設けることで、超接合構造部３０を横切るような欠陥１００があっても、境界領域３２の欠陥にかかる電界を緩和でき、高電圧に対する半導体装置１の信頼性を向上させることができる。
超接合構造部３０は、第１方向ｄ１において複数回のイオン注入を繰り返すことで形成することができる。第１層（ＳｉＣ基板）１１上に第２層１２をエピタキシャル成長した後、第２層１２の表面におけるｐ型ピラー３１ｐの形成予定領域にｐ型不純物を注入する。ｐ型不純物として、例えば、Ａｌ、Ｂ、Ｇａを用いることができる。この後、第２層１２の表面におけるｎ型ピラー３１ｎの形成予定領域にｎ型不純物を注入する。ｎ型不純物として、例えば、Ｎ、Ｐを用いることができる。なお、ｎ型不純物を注入した後、ｐ型不純物を注入してもよい。
上記１回目の不純物注入の後、不純物注入領域上に、一部が境界領域３２となる層（例えば、第２層１２と同程度のｎ型不純物濃度のｎ型層）をエピタキシャル成長させる。そのエピタキシャル成長層に、上記１回目と同様に２回目の不純物注入を行う。以降、不純物注入領域上に一部が境界領域３２となる層をエピタキシャル成長させる工程と、エピタキシャル成長層に不純物を注入する工程と、が所定回数繰り返される。この後、例えば、１９００℃程度の温度で熱処理を行うことで、注入された不純物を拡散させ、ｎ型ピラー３１ｎとｐ型ピラー３１ｐを形成する。
ＳｉＣ中における不純物は、Ｓｉ中における不純物よりも熱拡散しにくく、ｎ型ピラー３１ｎとｐ型ピラー３１ｐとの間に、上記エピタキシャル成長層の一部である境界領域３２が保持される。境界領域３２は、第２層１２から連続して第１方向に延びる。
不純物注入位置の位置ずれにより、一部のｎ型ピラー３１ｎと一部のｐ型ピラー３１ｐとが接する部分が生じ得る。例えば、ある一箇所においてｐ型不純物の注入位置が図１の第２方向ｄ２において左側にずれて、ｐ型ピラー３１ｐの左側面の一部が左隣のｎ型ピラー３１ｎの右側面に接したとしても、そのｐ型ピラー３１ｐの右側面と右隣のｎ型ピラー３１ｎとの間隔は、ｐ型ピラー３１ｐが左側に寄った分広くなる。
すなわち、ｐ型ピラー３１ｐの第２方向ｄ２における両側面ともがｎ型ピラー３１ｎと接することはなく、ｐ型ピラー３１ｐの第２方向ｄ２における両側面のうち少なくとも片方の側面は、ｎ型ピラー３１ｎと接する部分を有しない。同様に、ｎ型ピラー３１ｎの第２方向ｄ２における両側面ともがｐ型ピラー３１ｐと接することはなく、ｎ型ピラー３１ｎの第２方向ｄ２における両側面のうち少なくとも片方の側面は、ｐ型ピラー３１ｐと接する部分を有しない。ｎ型ピラー３１ｎとｐ型ピラー３１ｐとが接する部分が生じたとしても、その数は少なく、また特定箇所に集中しない。
以下、他の実施形態について説明する。他の実施形態においても、超接合構造部３０の構成は第１実施形態と同じであり、同じ効果が得られる。
［第２実施形態］
図３に示すように、第２実施形態の半導体装置２は、トレンチゲート構造のゲート電極５３を有する。
ｐ型ピラー３１ｐ上に、ｐ型の第８層１８が設けられている。ｎ型ピラー３１ｎ上及び第８層１８上に、ｎ型の第７層１７が設けられている。ｐ型ピラー３１ｐの上端は第８層１８に接している。ｎ型ピラー３１ｎの上端は、第７層１７に接している。第７層１７上に第３層１３が設けられている。
ゲート電極５３は、第４層１４、第３層１３、及び第７層１７を貫通して第８層１８に達するトレンチ内に、絶縁膜４１を介して設けられる。ゲート電極５３と第２電極５２との間には、絶縁膜４２が設けられている。
オン動作時、第３層１３における絶縁膜４１を介してゲート電極５３に対向するチャネル領域１３ａに反転層（ｎ型チャネル）が形成される。電子電流は、チャネル領域１３ａ及び第７層１７を介して、第４層１４とｎ型ピラー３１ｎとの間を流れる。
［第３実施形態］
図４に示すように、第３実施形態の半導体装置３では、ｎ型ピラー３１ｎの上端、ｐ型ピラー３１ｐの上端、及び境界領域３２の上端が、超接合構造部３０に設けられた第３層１３に接している。
ゲート電極５３は、ｐ型ピラー３１ｐの上方において、第４層１４を貫通して第３層１３の途中の深さまで達するトレンチ内に、絶縁膜４１を介して設けられる。オン動作時、第３層１３における絶縁膜４１を介してゲート電極５３に対向するチャネル領域１３ａに反転層（ｎ型チャネル）が形成され、電子電流はチャネル領域１３ａを介して、第４層１４とｎ型ピラー３１ｎとの間を流れる。
［第４実施形態］
図５に示すように、第４実施形態の半導体装置４では、ｎ型ピラー３１ｎの上端、ｐ型ピラー３１ｐの上端、及び境界領域３２の上端が、超接合構造部３０に設けられた第３層１３に接している。
ゲート電極５３は、第４層１４及び第３層１３を貫通してｎ型ピラー３１ｎに達するトレンチ内に、絶縁膜４１を介して設けられる。オン動作時、第３層１３における絶縁膜４１を介してゲート電極５３に対向するチャネル領域１３ａに反転層（ｎ型チャネル）が形成され、電子電流はチャネル領域１３ａを介して、第４層１４とｎ型ピラー３１ｎとの間を流れる。
［第５実施形態］
図６に示すように、第５実施形態の半導体装置５では、ｎ型ピラー３１ｎ上に、ｐ型の第９層１９が設けられている。さらに、ｎ型ピラー３１ｎ上に、第９層１９を覆うようにｎ型の第１１層２２が設けられている。ｎ型ピラー３１ｎの上端は、第９層１９及び第１１層２２に接している。ｐ型ピラー３１ｐ上に、ｐ型の第１０層２１が設けられている。ｐ型ピラー３１ｐの上端は、第１０層２１に接している。第１０層２１上及び第１１層２２上に第３層１３が設けられている。
ゲート電極５３は、第４層１４、第３層１３、及び第１１層２２を貫通して、第９層１９に達するトレンチ内に、絶縁膜４１を介して設けられる。オン動作時、第３層１３における絶縁膜４１を介してゲート電極５３に対向するチャネル領域１３ａに反転層（ｎ型チャネル）が形成され、電子電流はチャネル領域１３ａ及び第１１層２２を介して、第４層１４とｎ型ピラー３１ｎとの間を流れる。
［第６実施形態］
図７に示すように、第６実施形態の半導体装置６では、超接合構造部３０と第３層１３との間に、ｎ型の第７層１７、ｐ型の第８層１８、及びｐ型の第１０層２１が設けられている。
例えば、第１０層２１が上に設けられたｐ型ピラー３１ｐと、第８層１８が上に設けられたｐ型ピラー３１ｐとが、第２方向ｄ２において交互に並んでいる。第１０層２１は、ｐ型ピラー３１ｐの上端及び第３層１３の下面に接している。第７層１７は、ｎ型ピラー３１ｎ上に設けられ、さらに第８層１８を覆っている。
ゲート電極５３は、第４層１４、第３層１３、及び第８層１８上の第７層１７を貫通して、第８層１８に達するトレンチ内に、絶縁膜４１を介して設けられる。オン動作時、第３層１３における絶縁膜４１を介してゲート電極５３に対向するチャネル領域１３ａに反転層（ｎ型チャネル）が形成され、電子電流はチャネル領域１３ａ及び第７層１７を介して、第４層１４とｎ型ピラー３１ｎとの間を流れる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１～６…半導体装置、１０…炭化シリコン層、１１…第１層、１２…第２層、１３…第３層、１４…第４層、１５…第５層、３０…超接合構造部、３１ｎ…ｎ型ピラー、３１ｐ…ｐ型ピラー、３２…境界領域、５１…第１電極、５２…第２電極、５３…ゲート電極

Claims (6)

  1. 第１電極と、
    第２電極と、
    第１方向において前記第１電極と前記第２電極との間に設けられた炭化シリコン層と、
    を備え、
    前記炭化シリコン層は、
    前記第１電極と電気的に接続されたｎ型の第１層と、
    前記第１層上に設けられ、前記第１層よりも不純物濃度が低いｎ型の第２層と、
    前記第２層上に設けられた超接合構造部と、
    前記超接合構造部上に設けられたｐ型の第３層と、
    前記第３層上に設けられ、前記第２電極と電気的に接続されたｎ型の第４層と、
    を有し、
    前記超接合構造部は、前記第２層よりも不純物濃度が高い複数のｎ型ピラーと、前記第２層よりも不純物濃度が高い複数のｐ型ピラーと、前記第１方向に直交する第２方向において前記ｎ型ピラーと前記ｐ型ピラーとの間に位置し、前記第２層から連続して前記第１方向に延び、前記ｎ型ピラー及び前記ｐ型ピラーよりも不純物濃度が低い境界領域と、を有する半導体装置。
  2. 前記境界領域はｎ型である請求項１に記載の半導体装置。
  3. 前記境界領域の上端は、前記第３層に接している請求項１または２に記載の半導体装置。
  4. 前記ｎ型ピラーの前記第２方向における両側面のうち少なくとも片方の側面は、前記ｐ型ピラーと接する部分を有しない請求項１～３のいずれか１つに記載の半導体装置。
  5. 前記ｐ型ピラーの前記第２方向における両側面のうち少なくとも片方の側面は、前記ｎ型ピラーと接する部分を有しない請求項１～４のいずれか１つに記載の半導体装置。
  6. 前記炭化シリコン層は、前記第１層と前記第２層との間に設けられ、前記第１層よりも低く、前記第２層よりも高い不純物濃度を有するｎ型の第５層をさらに有する請求項１～５のいずれか１つに記載の半導体装置。
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