CN101496177B - 制造半导体器件的方法以及用该方法制造的器件 - Google Patents

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Abstract

一种制造半导体器件的方法，其包括形成沟槽(22)，并且随后选择性地蚀刻埋层(14)以形成空腔。随后将绝缘体沉积在沟槽(22)的侧壁上，但并不覆盖空腔，随后空腔被用来在空腔中形成导电区域(28)。随后可以用绝缘体(40)填充沟槽(22)，在这种情况下，导电区域(28)可以形成精确定位的掺杂区域，或者用导体来填充沟槽(22)来形成与导电区域(28)的接触。

Description

制造半导体器件的方法以及用该方法制造的器件
技术领域
本发明涉及使用具有绝缘侧壁以及在侧壁上形成的空腔的沟槽来制造半导体器件的方法，以及用该方法制造的器件。
背景技术
在满足各种设计目标的多种不同结构中，具有源极、主体、栅极和漏极的绝缘栅半导体器件(例如MOSFET)以及具有发射极、基极和集电极的异质结双极晶体管(HBT)是公知的。在高电压和高功率应用中，在MOSFET设计中有两个重要目标：导通电阻率，即器件导通时半导体每个单位面积上的电阻，以及击穿电压，即器件关断时可承受的电压。通常在这两个目标之间进行折中，从而，增大掺杂来改善导通电阻减小了击穿电压。另外，最好的折中应该是利用对工艺变化的有限敏感性来完成的。为了改善这些特性，许多方法利用在主体和漏极区域之间的通常被称为漂移区的低掺杂漏极区域。布置漂移区，使之在器件关断时被耗尽，而器件导通时使电流通过。公知很多种增强漂移区的耗尽的方法，包括(例如)邻接漂移区的具有相反导电类型的掺杂区。
然而，这种方法的确切效果主要取决于漂移区与相反掺杂的补偿区之间的掺杂均衡。来自精确掺杂浓度均衡(相等)的微小变化会引起击穿电压的显著下降。为了获得这种掺杂均衡，需要以最佳方式运转的最高工艺水平的制造工具。这会造成产量低、工艺强度问题等。而且，利用传统技术通常很难获得期望的掺杂分布，例如漂移区中最佳掺杂分布通常被分级，并且仅通过注入并扩散掺杂剂很难获得精确的掺杂分布。
因此，仍然需要制造用于高电压和高功率应用的MOSFET的改进方法。
利用SiGe基极的HBT主要用于低电压下的高频(大于50GHz)开关。为了实现这种高频操作，必须尽可能地减小寄生电容和寄生电阻。尤其重要的是为基极和集电极提供具有低寄生电容的低电阻连接。HBT是利用集电极、基极和发射极堆叠的纵向晶体管，其中基极是与集电极和发射极的导体类型(p掺杂或n掺杂)相反的薄SiGe层。这种情况下的难点是获得与薄基极层的良好接触。为了保证可靠的低电阻接触，需要将基极层制造得比理想情况要厚。而且，通过SiGe基极层实现了本征基极区与设置了金属触点的外围的连接，SiGe基极层具有相对于金属连接电阻的大电阻。因此，尽可能靠近本征基极位置实现金属基极区是非常优选的。另外，这些连接必须与外围充分绝缘。
因此，尤其在减小基极连接的电阻和电容方面仍然需要制造双极晶体管的改进方法。
发明内容
根据本发明，提供了一种方法，包括：
沉积第一半导体材料的多个层，使得至少一个不同的第二半导体材料的埋层散布在多个层之间；
形成沟槽，所述沟槽至少通过多个层中的一些，包括至少通过一个埋层；
选择性地对第二半导体材料的埋层的一部分进行蚀刻，以在沟槽穿过埋层的地方形成空腔；
在沟槽的侧壁上沉积绝缘体，同时暴露空腔；以及
在空腔处形成导电区域。
导电区域的位置由第二半导体材料的埋层的深度确定。这可以由外延法(非常精确的工艺)控制，因此直接地在精确深度上布置导电区域。
在一个实施例中，该方法用于MOSFET结构中，该MOSFET结构具有高掺杂漏极层的第一区域，和低掺杂漏极区域的第二区域，该低掺杂漏极区域被掺杂成第一导电类型，但比高掺杂漏极层具有更低的掺杂浓度。该方法可以包括：
形成与第一半导体类型相反的第二半导体类型的主体区域；
形成第一半导体类型的源极区域；以及
形成绝缘栅极来控制从源极区域通过主体区域到低掺杂漏极区域的导通。
在空腔中形成导电区域的步骤可以包括对空腔进行气相掺杂来在空腔的侧壁上形成掺杂的区域。
在对空腔进行气相掺杂之后，可以用绝缘材料填充沟槽。
在另外的实施例中，多个层可以包括第一导电类型的且为第一半导体材料的掩埋的集电极区域，与第一导电类型相反的第二导电类型的且为第二半导体材料的基极层，以及位于基极层之上的第一导电类型的且为第一半导体材料的发射极区域。在空腔中形成导电区域的步骤可以包括用导体来填充沟槽中的至少一个以连接到基极层；并且该方法还可以包括在基极层上形成第一导电类型的且为第一半导体材料的发射极区域。
沟槽可以包括集电极沟槽和基极沟槽，该方法还包括：
形成至少一个埋层，其样式为包括其中存在至少一个埋层的基极连接区域以及其中不存在至少一个埋层的集电极连接区域；
形成沟槽以包括穿过集电极连接区域的集电极沟槽和穿过基极连接区域的基极沟槽，集电极沟槽延伸到集电极区域；
在沟槽的侧壁和基底上沉积绝缘体之后，将绝缘体从集电极沟槽而非基极沟槽的底部蚀刻去除，使得用导体填充沟槽的步骤将集电极沟槽中的填充物连接到集电极，将基极沟槽中的填充物连接到基极。
第一半导体材料可以是硅，而第二半导体材料可以是硅锗。
在另一方面，本发明涉及一种半导体器件，其包括：
第一半导体材料的多个层，其至少具有一个散布在多个层之间的不同的第二半导体材料的埋层；
沟槽，其延伸通过多个层的至少一些，包括至少通过一个埋层；
多个掺杂的导电区域，其位于沟槽穿过埋层的地方；以及
绝缘体，其位于沟槽的侧壁上除了紧邻导电区域的地方。
附图说明
为了更好地理解本发明，现在将参考附图，仅以示例方式来描述各个实施例，其中：
图1到图5以侧视图示出了根据本发明的方法的步骤；
图6以侧视图示出了如图1到图5所示制成的器件；以及
图7示出了根据本发明另一实施例的器件。
具体实施方式
在不同的附图中，对相同或相应的元件给予了相同的标号。附图并不是按比例绘制的，为了更清楚起见，特别地对垂直方向进行了扩展伸。以点状图案示出了绝缘区，以竖线示出了SiGe区，而以粗斜线示出了金属化层。
现在将参考图1到图6描述制造根据本发明的半导体器件的方法的第一实施例。第一实施例涉及制造MOSFET的方法以及这样制造的MOSFET。
为了制造MOSFET，首先提供n+基板10作为漏极区域。随后，沉积多个低掺杂n型Si层12和SiGe埋层14，这些层交替出现，在第一主表面38提供Si顶层12，从而提供了低掺杂漏极区域20，得到了图1的布置。在该实施例中，SiGe层14包含25％的Ge，厚度为20nm。
随后形成深度进入沟槽22，该深度进入沟槽22延伸通过低掺杂漏极区域20，穿过所有SiGe埋层14。尽管沟槽的深度并不是关键参数，但是本实施例中的深度进入沟槽22并没有延伸到漏极10，如图2所示。
随后利用相比较于Si更优先蚀刻SiGe的选择性蚀刻剂在SiGe层中临近沟槽22处形成小空腔24。图3中示出了所得到的结构。
随后在沟槽的侧壁上形成保护层26，如图4所示。这是通过利用步骤覆盖性能较差的工艺来实现这个操作，以便保护层不会填充空腔24。
随后利用气相掺杂步骤来重掺杂空腔24的侧壁，建立导电区域28，如图5所示。
随后，用绝缘体40填充沟槽22和空腔24。
主体扩散形成主体区域30之后是在第一主表面38上生长或沉积栅极绝缘体34，以及将栅极36沉积并形成图案，随后注入或扩散源极区域32，得到图6中的器件。尽管未示出，可以紧挨着源极提供重掺杂的主体接触注入，以保证与主体良好连接，这是本领域公知的。
图6示出了所得到的器件。该器件是纵向MOSFET，具有n+源极区域32、p型主体区域30、n-型低掺杂漏极区域20、以及公知的漂移区12和n+漏极区域10。
被绝缘体40填充的沟槽22纵向延伸通过低掺杂漏极区域20，紧邻沟槽22提供了掺杂了p++的浮动侧壁掺杂区域28。在第一主表面38紧邻沟槽22处提供了主体区域30，而在第一主表面38紧邻沟槽22处的主体区域30内提供了源极区域32，源极区域32比主体区域30要窄并且薄，使得主体区域30在源极区域32下延伸。主体区域30没有从沟槽22向内延伸至相邻沟槽22之间的第一主表面38的中心区域42，中心区域42由此形成了低掺杂漏极区域20的一部分并且提供了来自栅极沟道的电流路径。
导电栅极36在主体区域30之上的源极区域32与中心区域42之间的第一主表面38上的栅极绝缘体34的顶部延伸，用于形成通过主体区域30的沟道。
也可以被称为侧壁掺杂区域的导电区域28的间隔实际上能够得到精确控制，这是因为该间隔是由外延生长过程(非常精确的工艺)确定的Si和SiGe层12、14的厚度确定的。这反过来在低掺杂漏极区域20上产生了精确的电势分布。该器件不能利用在漂移区域12中的n-掺杂与空腔侧壁中的p+掺杂区域28之间的电荷平衡来工作。相反，浮动p+区域28将通过在漏极的反向偏置期间出现的透过电流来拾取电势，从而沿漂移区产生了基本线性的电势分布。
图7提供了上述技术的另一个应用。在该实施例中，使用沟槽连接到双极结构中的埋层。
参考图7，纵向双极晶体管结构具有基板10，例如低掺杂p-基板。在基板上提供了掺杂集电极层50，在集电极层50上提供了基极层52，在基极层52上提供了发射极层54。从而，集电极层50、基极层52和发射极层54对应于第二区域20，具有如第一实施例的第二区域20对应的结构，虽然功能不同。集电极层50和发射极层54两者都是n型重掺杂，而基极层52是p型掺杂SiGe层。
可以将SiGe基极层52形成图案，使得它不是在晶体管结构的整个宽度上延伸。它出现在基极连接区域82中，但并不存在于集电极连接区域80中。
通过沉积上述这些层，然后形成到这些层的触点来制成晶体管。这是通过形成集电极沟槽60和基极沟槽62来完成的。这两个沟槽延伸到集电极层50，并且可以方便地形成在一起。将沟槽60、62和SiGe基极层52形成图案，使得基极沟槽62在基极连接区域82中延伸通过SiGe基极层52，而集电极沟槽60在集电极连接区域80处延伸通过SiGe基极层52的水平面。由于在此不存在SiGe基极层52，所以集电极沟槽60不与SiGe基极层52接触。
随后，进行短暂的选择性蚀刻来蚀刻在基极沟槽62的侧壁处暴露的SiGe基极层52。这产生了空腔64。接下来，在沟槽的侧壁和底部、以及器件的顶部上沉积绝缘层66。与图1到图6的实施例一样，使用不会填充空腔64的工艺。随后，通过掩模蚀刻工艺将绝缘层从集电极沟槽60(而不是基极沟槽62)的底部去除。在该实施例中，还使用了相同的步骤来蚀刻发射极层54上的绝缘层66以在发射极层54的顶部形成发射极通路68。
随后使用镀金属70来填充基极沟槽62、集电极沟槽60、发射极通路68、以及与基极沟槽62连通的空腔64。填充空腔64的镀金属形成了连接区域65。集电极沟槽60中的镀金属70与集电极层50相接触，基极沟槽中的镀金属通过已被填充的空腔64中的连接区域65与基极层52相接触，而发射极通孔68中的镀金属70与发射极层54相接触。依此方式，方便地形成了到集电极、发射极和基极的触点。
可以使用该方法来形成到基极层52的非常精确对齐的触点，通常这是一个难题，因为基极层52通常很薄。
在一个变型中，集电极区域50还可以包括SiGe层，其被掺杂成与基极层相反的导体类型。这是有利的情况，由于金属接近晶体管的本征部分，并从而减小了掺杂硅连接体的电阻。在此情况下，形成基极层52和集电极区域的一部分的SiGe层无需形成图案。
以上实施例仅以示例方式提供，本领域技术人员将会认识到许多变型是可能的。
所形成的晶体管和器件的类型不受任何形式的限制。
特别地，除了图7的晶体管，基极接触方法还同样适用于更传统的异质结双极晶体管，该异质结双极晶体管的集电极不是通过集电极沟槽而是利用传统的与掺杂集电极层或基板的接触来与注入区接触。
例如，无需将Si用作器件层和基板以及将SiGe用作埋层。只要存在合适的针对埋层的材料的选择性蚀刻，就可以使用任何半导体。气相掺杂方法是一种示例方法，可以用来形成空腔侧壁掺杂，也可以使用用于非共形表面的掺杂(例如浸入等离子掺杂)的其他方法。
该方法的第一实施例尤其(但不是排他性地)适于高功率或高电压应用。该方法的第二实施例尤其适用于快速开关应用的异质结双极晶体管。
注意，尽管所述的实施例包括连接到双极晶体管中的埋层以及绝缘栅晶体管中低掺杂漏极区域中的浮动区的实施例，但这不是必要的，例如，还可以使用该方法在用于高电压应用的双极晶体管结构的区域中提供浮动区。可以制成P沟道和N沟道，以及PNP和NPN双极晶体管。
尽管所附权利要求涉及某些特征的特定结合，但是应当理解的是，本发明公开的范围还包括在此所明确或暗含揭露的任何新特征或者新特征的结合或者特征的任何概括，无论该公开的范围是否涉及如目前在任何权利要求中所要求的相同的发明，并且无论该公开的范围是否与本发明一样缓解了任何相同技术问题或者相同技术问题的全部。
还可以在单个实施例中以组合方式提供在分开的实施例前后文中描述的特征。相反，简洁起见，还可以单独地或者以任何适当的子组合方式提供在单个实施例前后文中描述的各种特征。申请人特此告知在本发明或者由本申请导出的任何其他的申请的专利申请期间，可以对这些特征或这些特征的组合提出新的权利要求。

Claims (14)

1.一种制造半导体器件的方法，包括：
沉积第一半导体材料的多个层(12，50、54)，使得至少一个不同的第二半导体材料的埋层(14，52)散布在多个层(12，50、54)之间；
形成沟槽(22，60、62)，所述沟槽至少通过多个层(12，50、54)的一些，包括至少通过一个埋层(14，52)；
选择性地对第二半导体材料的埋层(14，52)的一部分进行蚀刻，以在沟槽(22，60、62)穿过埋层(14)的地方形成空腔(24，64)；
在沟槽(22，60、62)的侧壁上沉积绝缘体(26，66)，使得空腔(24，64)暴露出来；以及
在空腔(24，64)处形成导电区域(28，65)。
2.根据权利要求1的方法，其中该方法包括：
在所述沉积第一半导体材料的多个层(12，50，54)的步骤之前，提供用于形成高掺杂漏极层的第一区域(10)，第一区域(10)采用第一半导体材料并且被掺杂成第一导电类型；
其中沉积第一半导体材料的多个层(12，50、54)使得具有至少一个不同的第二半导体材料的埋层(14，52)的步骤形成了低掺杂漏极区域(20)，该低掺杂漏极区将被掺杂成第一导电类型，但比高掺杂漏极层(10)具有更低的掺杂浓度；
该方法在形成导电区域(28，65)的步骤之后还包括：
形成与第一半导体类型相反的第二半导体类型的主体区域(30)；
形成第一半导体类型的源极区域(32)；以及
形成绝缘栅极(36)来控制从源极区域(32)通过主体区域(30)向低掺杂漏极区域(20)的导通。
3.根据权利要求1的方法，其中在空腔(24)处形成导电区域(28)的步骤包括对空腔进行气相掺杂来在空腔的侧壁上形成掺杂的区域(28)。
4.根据权利要求2的方法，其中在空腔(24)处形成导电区域(28)的步骤包括对空腔进行气相掺杂来在空腔的侧壁上形成掺杂的区域(28)。
5.根据权利要求3的方法，还包括在对空腔(24)进行气相掺杂之后用绝缘材料(40)填充沟槽。
6.根据权利要求4的方法，还包括在对空腔(24)进行气相掺杂之后用绝缘材料(40)填充沟槽。
7.根据权利要求1的方法，其中沉积第一半导体材料的多个层(12，50、54)使得具有至少一个不同的第二半导体材料的埋层(14，52)的步骤包括沉积第一导电类型的掩埋的集电极区域(50)、沉积与第一导电类型相反的第二导电类型的且为不同的第二半导体材料的基极层(52)以及沉积位于基极层(52)之上的第一导电类型的发射极区域(54)；
其中在空腔(64)中形成导电区域(65)包括用导体来填充沟槽(60，62)中的至少一个，从而来填充所述至少一个沟槽(60、62)和空腔(64)以连接到基极层(52)。
8.根据权利要求7的方法，其中沟槽包括集电极沟槽(60)和基极沟槽(62)，该方法在用导体填充至少一个沟槽的步骤之前还包括：
形成样式为存在于基极连接区域(82)而不存在于集电极连接区域(80)中的掩埋的基极层(52)；
形成沟槽，以包括穿过集电极连接区域(80)的集电极沟槽(60)和穿过基极连接区(82)的基极沟槽(62)，集电极沟槽(60)延伸到集电极区域(50)；
在沟槽(60、62)的侧壁和基底上沉积绝缘体(66)之后，将绝缘体从集电极沟槽(60)而非基极沟槽(62)的底部蚀刻去除；并且
其中用导体填充至少一个沟槽的步骤将集电极沟槽(60)中的导体(70)连接到集电极(50)，而把基极沟槽(62)中的导体(70)连接到基极(52)。
9.根据前述任一权利要求的方法，其中第一半导体材料是Si，第二半导体材料是SiGe。
10.一种半导体器件，包括：
第一半导体材料的多个层(12，50、54)，其至少具有一个散布在多个层(12，50、54)之间的不同的第二半导体材料的埋层(14，52)；
沟槽(22)，其延伸通过多个层(12，50、54)中的至少一些，包括至少通过一个埋层(14，52)；
多个导电区域(28，65)，其位于沟槽(22，60、62)穿过埋层(14)的地方；以及
绝缘体(26，66)，其位于沟槽(22，60、62)的侧壁上除了紧邻导电区域(28，65)的地方。
11.根据权利要求10的半导体器件，还包括：
高掺杂漏极层(10)；
其中具有至少一个不同的第二半导体材料的埋层(14，52)的第一半导体材料的多个层(12，50、54)形成了低掺杂漏极区域(20)，该低掺杂漏极区域被掺杂成第一导电类型，但比高掺杂漏极层(10)具有更低的掺杂浓度；该半导体器件还包括：
与第一半导体类型相反的第二半导体类型的主体区域(30)；
第一半导体类型的源极区域(32)；以及
绝缘栅极(36)，其用于控制从源极区域(32)通过主体区域(30)向低掺杂漏极区域(20)的导通。
12.根据权利要求10的半导体器件，其中
具有至少一个不同的第二半导体材料的埋层(14，52)的第一半导体材料的多个层(12，50、54)包括：
第一导电类型的掩埋的集电极区域(50)；
与第一导电类型相反的第二导电类型的且为不同的第二半导体材料的基极层(52)；以及
位于基极层(52)之上的第一导电类型的发射极区域(54)；
其中用导体填充至少一个沟槽(62)以通过导电区域(65)连接到基极层(52)。
13.根据权利要求12的半导体器件，其中沟槽包括集电极沟槽(60)和基极沟槽(62)，集电极沟槽(60)连接到集电极区域(50)，而基极沟槽(62)通过导电区域(65)连接到基极层(52)。
14.根据权利要求10到13中任一的半导体器件，其中第一半导体材料是Si，而第二半导体材料是SiGe。
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