JP5599388B2 - 電力用半導体装置 - Google Patents

電力用半導体装置 Download PDF

Info

Publication number
JP5599388B2
JP5599388B2 JP2011511209A JP2011511209A JP5599388B2 JP 5599388 B2 JP5599388 B2 JP 5599388B2 JP 2011511209 A JP2011511209 A JP 2011511209A JP 2011511209 A JP2011511209 A JP 2011511209A JP 5599388 B2 JP5599388 B2 JP 5599388B2
Authority
JP
Japan
Prior art keywords
insulating film
buffer insulating
layer
semiconductor device
pad portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011511209A
Other languages
English (en)
Other versions
JPWO2010125639A1 (ja
Inventor
和成 中田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of JPWO2010125639A1 publication Critical patent/JPWO2010125639A1/ja
Application granted granted Critical
Publication of JP5599388B2 publication Critical patent/JP5599388B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05073—Single internal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H01L2224/487—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48717—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48724—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0101—Neon [Ne]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01041—Niobium [Nb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Description

本発明は、電力用半導体装置に関するものである。
産業用モータや自動車用モータなどのインバータ回路、大容量サーバの電源装置、および無停電電源装置などにおいて、主として数百キロワットから数メガワットまでの比較的大きな電力を取り扱うための電力用半導体装置が用いられることがある。この電力用半導体装置としては、たとえばＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field-Effect Transistor)およびＩＧＢＴ(Insulated Gate Bipolar Transistor)などの半導体スイッチがある。ＩＧＢＴとしては、従来は平面ゲート型のものが広く用いられていたが、近年は高集積化が可能なトレンチゲートを用いた縦型のＩＧＢＴが使われるようになってきている。
このようなトレンチゲートを用いたＩＧＢＴが扱える電流をより大きくするため、たとえば特開２００７−２７３９３１号公報（特許文献１）によれば、電力用半導体素子（電力用半導体装置）は、エミッタプラグと、このエミッタプラグに接続されたエミッタパッドとを有する。
上記のようなパッドには、たとえばワイヤボンディングによって電気的接続が行なわれる。この際にパッド直下の部分が受ける衝撃によってトランジスタにダメージが与えられることがある。これは高集積化に伴って、各部位サイズ（間隔や大きさ、膜厚など）の微細化に因るところが大きい。このようなダメージを抑制するため、たとえば特開２００６−３２４２６５号公報によれば、半導体装置は、パッド直下に導電層配線メタルと層間絶縁膜が交互に複数積層され、層間絶縁膜を挟んで隣り合う導電層配線メタルがビアを介して接続され、積層された層が層間絶縁膜の材料が異なる複数のファイン層に分割され、材料の異なる層間絶縁膜間の界面の上層に形成された層間絶縁膜に形成されたビアの径が他のビアの径より太いことを特徴とする。
特開２００７−２７３９３１号公報 特開２００６−３２４２６５号公報
上記特開２００７−２７３９３１号公報の技術によれば、上述したように、パッドへの電気的接続の際に電力用半導体装置にダメージが与えられることがあるという問題がある。
また上記特開２００６−３２４２６５号公報の技術によれば、互いに径の異なる複数のビアを介して電気的接続が行なわれる。このため製造工程において必要なパターニング回数が多くなるので、パターン欠陥やパターンばらつきが生じやすい。この結果、電力用半導体装置の通電能力にばらつきが生じやすい。特に、小さい径を有するビアの断面積がばらつくことで、この通電能力は大きくばらついてしまう。よって、大きな電力を扱う電力用半導体装置を安定的に得ることが困難であるという問題がある。
本発明は上記のような問題を解決するためになされたものであって、その目的は、大きな電力を扱うことができ、かつパッドへの電気的接続により生じるダメージを抑制することができる電力用半導体装置を提供することである。
本発明の電力用半導体装置は、半導体層と、ゲート電極と、ゲート絶縁膜と、導体部と、層間絶縁膜と、緩衝絶縁膜と、電極層とを有する。ゲート電極は、半導体層を流れる電流を制御するためのものである。ゲート絶縁膜は、半導体層およびゲート電極を互いに電気的に絶縁している。導体部は、半導体層の上に設けられ、かつ半導体層と電気的に接続されている。層間絶縁膜は、導体部がゲート電極と電気的に絶縁されるように、ゲート電極の上に設けられている。緩衝絶縁膜は、導体部および層間絶縁膜上の一部領域を覆い、かつ絶縁体からなる。電極層は、導体部が露出する領域の上に位置する配線部分と、緩衝絶縁膜の上に位置するパッド部分とを有する。ゲート電極は、平面視において一の方向に沿って延び、かつ一の方向に直交する方向において互いに間隔を空けて配置された複数のトレンチを埋め込むことにより形成されたトレンチゲートである。平面視において、緩衝絶縁膜は四角形状を有している。平面視において一の方向に平行な緩衝絶縁膜の両端部は、層間絶縁膜の上に位置する。
本発明の電力用半導体装置によればパッド部分は緩衝絶縁膜の上に位置する。よってパッド部分に電気的接続が行なわれる際に半導体層に加わる衝撃が緩衝絶縁膜によって緩和される。このため電力用半導体装置へのダメージを抑制することができる。またパッド部分の直下の半導体層とパッド部分との間を直線的に結ぶような短い電流経路は、緩衝絶縁膜によって遮断される。よってパッド部分の直下における電流集中を防止することができる。このため電流集中による電力用半導体装置の破壊が防止されるので、より大きな電力を扱うことができる。
本発明の実施の形態１における電力用半導体装置の構成を概略的に示す部分平面図である。 図１の線ＩＩ−ＩＩに沿う概略断面図である。 本発明の実施の形態１における電力用半導体装置のパッド部分への電気的接続により発生する不良率と、緩衝絶縁膜の厚さとの加速条件下における関係の一例を示すグラフである。 本発明の実施の形態２における電力用半導体装置の構成を概略的に示す部分平面図である。
以下、本発明の実施の形態について図に基づいて説明する。なお部分平面図（図１および図４）において、エミッタ電極（電極層）およびワイヤは図示されておらず、また図を見やすくするために導体部および層間絶縁膜にハッチングが付されている。
（実施の形態１）
図１および図２を参照して、本実施の形態の電力用半導体装置としてのＩＧＢＴは、半導体層ＳＬと、ゲート電極２６と、ゲート絶縁膜２９と、導体部２４と、層間絶縁膜２５と、緩衝絶縁膜２３と、エミッタ電極２１（電極層）と、コレクタ電極３３と、ワイヤ２２とを有する。
半導体層ＳＬは、ＩＧＢＴの半導体部分として、エミッタとなるｎE層２７、オーミックコンタクトを得るためのｐ+層２８、ベースなどと呼ばれるｎB層３０、ｐB層３１、およびコレクタとなるｐC層３２を有する。ｎE層２７およびｎB層３０はｎ型の半導体層であり、ｐ+層２８、ｐB層３１およびｐC層３２はｐ型の半導体層であり、半導体層はシリコン層である。また半導体層ＳＬは、一の方向（図１における縦方向）に沿って延び、この方向に直交する方向（図１および図２における横方向）において互いに間隔を空けて配置された複数のトレンチを有する。各トレンチは、ｎE層２７、ｐB層３１およびｎB層３０に面している。つまり、トレンチは半導体層中にストライプ状に形成されている。
ゲート電極２６は、ＩＧＢＴのゲート電極として、半導体層ＳＬを厚さ方向（図２における縦方向）に流れる電流を制御するためのものである。すなわち本実施の形態の電力用半導体装置は縦型ＩＧＢＴである。またゲート電極２６は、半導体層ＳＬに形成されたトレンチにたとえば多結晶シリコンが埋め込まれることで形成されており、いわゆるトレンチゲートである。ゲート絶縁膜２９は、薄いシリコン酸化膜などからなり半導体層ＳＬおよびゲート電極２６を互いに電気的に絶縁している。
導体部２４は、半導体層ＳＬの上に設けられて半導体層ＳＬのｎE層２７およびｐ+層２８と電気的に接続され、一方、ゲート電極２６とは電気的に絶縁されるようにゲート電極２６上には層間絶縁膜２５が設けられている。そして導体部２４は、ゲート電極２６の導電率よりも大きい、たとえばタングステン材料で形成されている。また層間絶縁膜２５は、たとえば有機系の材料であるＴＥＯＳ(tetraethylorthosilicate)を用いたシリコン酸化膜（以降、ＴＥＯＳ膜と称す）で形成されている。導体部２４は、層間絶縁膜２５に設けられたいわゆるコンタクト(プラグ）であって、半導体層ＳＬとエミッタ電極２１とを電気的に接続している。
緩衝絶縁膜２３は、図１に示すように、導体部２４および層間絶縁膜２５の上の一部領域を覆っている。よって緩衝絶縁膜２３は、図２に示すように、層間絶縁膜２５を介してゲート電極２６上に位置する部分を含む。なお、この場合、平面視においてトレンチが延びる方向に平行な緩衝絶縁膜２３の端部（図１における左右両端）は、導体部２４上ではなく、層間絶縁膜２５上に位置していることが好ましい。また緩衝絶縁膜２３は、絶縁体からなる膜であり、たとえば、層間絶縁膜２５と同様のＴＥＯＳ膜、ＳＯＧ（spin on glass）膜、または有機系絶縁膜である。有機系絶縁膜としては、たとえばポリイミド膜を用いることができる。
エミッタ電極２１は、たとえばアルミニウムで形成され、緩衝絶縁膜２３の上に位置するパッド部分２１ｐと、このパッド部分２１ｐを平面視において取り囲むように導体部２４および層間絶縁膜２５の上に位置する配線部分２１ｗとを有する。
パッド部分２１ｐは、ボンディングパッドとして使用する。すなわちパッド部分２１ｐはワイヤ２２がボンディングされるための部分である。
配線部分２１ｗは、緩衝絶縁膜２３によって覆われず導体部２４および層間絶縁膜２５が露出されている部分（導体部２４および層間絶縁膜２５上の上記一部領域以外）の上に位置する。よって配線部分２１ｗは、その直下において導体部２４との直接的な電気的接続を備え、その直下においては導体部２４と絶縁されているパッド部分２１ｐと電気的に接続している。
ワイヤ２２は接合部分４４においてエミッタ電極２１のパッド部分２１ｐに接合されている。ワイヤ２２は、たとえば、超音波によるワイヤボンディング法が適用されるアルミニウムワイヤである。
パッド部分２１ｐに対応する好ましい緩衝絶縁膜２３の各部寸法として、まずその膜厚は、エミッタ電極２１のパッド部分２１ｐの厚さの５分の１以上かつ５分の４以下の厚さを有する。
そして緩衝絶縁膜２３の広さについては、ワイヤ２２の幅（径）寸法以上、３倍以下の幅寸法（図１における縦方向の寸法）と、ワイヤ２２に接合される接合部分４４の長さ以上、３倍以下の長さ（図１における横方向の長さ）とを有する。また複数個のワイヤ２２に対応して複数個の緩衝絶縁膜２３を備える場合にあっては、緩衝絶縁膜２３の面積の合計（総面積）が、エミッタ電極２１の面積の２分の１以下の面積を有する。
本実施の形態によれば、図２に示すように、ボンディングパッドとしてのパッド部分２１ｐは緩衝絶縁膜２３の上に位置する。よってボンディングの際に半導体層ＳＬに加わる衝撃ＡＦが緩衝絶縁膜２３によって緩和されるので、パッド部分２１ｐにワイヤ２２が接続される際のＩＧＢＴへのダメージを抑制することができる。
また緩衝絶縁膜２３は層間絶縁膜２５を介してゲート電極２６上に位置する部分を含む。よってゲート電極２６は衝撃ＡＦから緩衝絶縁膜２３によって保護される。
また上記のようにワイヤ２２の接続によるダメージが抑制されるので、ワイヤ２２のワイヤボンディングをより強い条件で行なうことができる。具体的には、たとえば、より強い超音波またはより強い荷重を用いてワイヤボンディングを行なうことができる。これによりワイヤ２２とパッド部分２１ｐとの接合部分４４における接合強度および接合面積を大きくすることができる。よって接合部分４４が温度サイクルによって最終的に剥離する限界寿命、すなわちパワーサイクル寿命を長くすることができる。これにより、十分な寿命を確保しつつ、より大きな電力を扱うことができる。
特に、本実施の形態のようにゲート電極２６がトレンチゲートである場合、仮に大きな衝撃ＡＦがトレンチ近傍に加わると、ゲート電極２６とｎE層２７との間にクラックが生じやすい。このようなクラックが生じると、ゲート電極２６とｎE層２７との間で、耐圧が低下したり、あるいは短絡が生じたりし得る。しかし本実施の形態によれば緩衝絶縁膜２３によって衝撃ＡＦが緩和されるので、上記のようなクラックの発生を抑制することができる。
また本実施の形態によれば、図２に示すように、パッド部分２１ｐの直下のｐ＋層２８とパッド部分２１ｐとの間を直線的に結ぶような短い電流経路ＡＩが緩衝絶縁膜２３によって遮断される。よってワイヤ２２の接合部分４４が位置するパッド部分２１ｐの直下における電流集中を防止することができるので、この電流集中による破壊が防止される。よって電流集中による破壊の発生を防止しつつ、より大きな電力を扱うことができる。
また導体部２４の導電率は、ゲート電極２６の導電率よりも大きい。この導電率の大きい導体部２４によって、ｎE層２７およびｐ+層２８の各々において、パッド部分２１ｐまでの電気的経路の長さに依存する電圧降下を低減することができる。これによりＩＧＢＴ全体をよりむらなく動作させることができるので、より大きな電力を扱うことができる。
また緩衝絶縁膜２３はエミッタ電極２１のパッド部分２１ｐの厚さの５分の１以上かつ５分の４以下の厚さを有する。緩衝絶縁膜２３の厚さがこのような条件を満たす場合、電力用半導体装置の不良率を低減することができる。この検証実験を行なったところ、図３に示すように、エミッタ電極２１のパッド部分２１ｐの厚さと緩衝絶縁膜２３の厚さとの膜厚比ＲＴ（横軸）に対するパッド部分２１ｐへのワイヤ２２の接続の際の不良率ＤＲの関係が確認された。すなわち、エミッタ電極２１のパッド部分２１ｐの厚さを１とした場合の緩衝絶縁膜２３の膜厚比ＲＴが０．２以上０．８以下（５分の１以上５分の４以下）であることにより、不良率ＤＲが顕著に低減された。
なお緩衝絶縁膜２３の膜厚比ＲＴが０．２未満の場合、ワイヤボンディングの際の衝撃ＡＦ（図２）によって緩衝絶縁膜２３が容易に損傷することで、さらにゲート電極２６とｎＥ層２７との間に短絡が生じるようなダメージが発生し、不良率ＤＲが上昇したと考えられる。また緩衝絶縁膜２３の膜厚比ＲＴが０．８超の場合、エミッタ電極２１におけるパッド部分２１ｐと配線部分２１ｗとの境界における段差が過度に大きくなり、この段差部分において断線が生じることで不良率ＤＲが上昇したと考えられる。
また緩衝絶縁膜２３は、エミッタ電極２１の面積の２分の１以下の面積を有する。これによりエミッタ電極２１が緩衝絶縁膜２３に遮られる部分が限定されることになるので、エミッタ電極２１の有効面積については十分な大きさが確保されることになる。よってＩＧＢＴのオン電圧の上昇と飽和電流の低下とを抑制することができる。
また緩衝絶縁膜２３は有機系の材料を使ったＴＥＯＳ膜やＳＯＧ膜、有機系絶縁膜（ポリイミド膜）などからなる。これにより緩衝絶縁膜２３が無機系の材料（シランなど）からなる場合に比して緩衝絶縁膜２３を低温で形成することができる。よって半導体層ＳＬ中の不純物が再拡散することもなく、不純物プロファイルをより高い精度で制御することができる。また厚さの大きい緩衝絶縁膜２３を容易に形成することができるので、衝撃ＡＦ（図２）を緩和することができる。
なお有機系絶縁膜は、その材料がもつ硬度特性などから、衝撃ＡＦに対する緩和性能が特に優れたものとなる。
また緩衝絶縁膜２３は、ワイヤ２２の幅寸法以上の幅寸法（図１における縦方向の寸法）を有する。これにより、緩衝絶縁膜２３上のパッド部分２１ｐから接合部分４４が幅方向においてはみ出すことを抑制することができる。また緩衝絶縁膜２３は、ワイヤ２２の幅寸法の３倍以下の幅寸法を有する。これによりパッド部分２１ｐ（緩衝絶縁膜２３）の幅寸法がボンディングパッドとしての必要性を超えて過度に大きくなることを防止することができる。
また緩衝絶縁膜２３は、ワイヤ２２に接合される接合部分４４の長さの３倍以下の長さ（図１における横方向の長さ）を有する。これによりパッド部分２１ｐ（緩衝絶縁膜２３）の長さがボンディングパッドとしての必要性を超えて過度に大きくなることを防止することができる。
（実施の形態２）
図４を参照して、本実施の形態の電力用半導体装置は、緩衝絶縁膜２３（実施の形態１：図１）の代わりに緩衝絶縁膜２３Ｖを有する。好ましくは、緩衝絶縁膜２３Ｖは、緩衝絶縁膜２３と同様に、エミッタ電極２１（図４において図示せず）の面積の２分の１以下の面積を有する。
緩衝絶縁膜２３Ｖの上には、実施の形態１と同様に緩衝絶縁膜２３Ｖを覆うエミッタ電極２１が設けられている。エミッタ電極２１のうち緩衝絶縁膜２３Ｖの上の部分がパッド部分であり、複数の接続部分４４ａ、４４ｂの各々においてワイヤ２２（図４において図示せず）が接続されている。
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、複数のワイヤ２２のためのパッド部分が一体に設けられている。よって各ワイヤ２２のためのパッド部分が分散されて設けられる場合に比して、各パッド部分の面積が大きくなる。よってワイヤ２２の接合の位置精度を確保しつつ、パッド部分（緩衝絶縁膜）の面積を同等以下に下げることができ、すなわち、エミッタ電極の有効面積を大きくとることができる。
また、ワイヤの数が多数必要な場合には、緩衝絶縁膜間の距離が短くなるため、エミッタ電極２１を形成した際、緩衝絶縁膜間に空隙ができることがある。このような課題に対しても、パッド部分を一体にすることで、空隙の発生を防止し信頼性を向上させることができる。
また緩衝絶縁膜２３Ｖの面積がエミッタ電極２１の面積の２分の１以下であることにより、エミッタ電極２１が緩衝絶縁膜２３Ｖに遮られる部分が限定されることになるので、エミッタ電極２１の有効面積については十分な大きさが確保されることになる。よってＩＧＢＴのオン電圧の上昇と飽和電流の低下とを抑制することができる。
なお上記の各実施の形態においてはＩＧＢＴについて説明したが、本発明の電力用半導体装置はこれに限定されるものではなく、たとえばＭＯＳＦＥＴであってもよい。
今回開示された各実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることを意図される。
本発明は、電力用半導体装置に特に有利に適用され得る。
２１ エミッタ電極（電極層）、２１ｐ パッド部分、２１ｗ 配線部分、２２ ワイヤ、２３，２３Ｖ 緩衝絶縁膜、２４ 導体部、２５ 層間絶縁膜、２６ ゲート電極、２７ ｎE層、２８ ｐ+層、３０ ｎB層、３１ ｐB層、３２ ｐC層、３３ コレクタ電極、４４，４４ａ，４４ｂ 接合部分、ＳＬ 半導体層。

Claims (6)

  1. 半導体層（ＳＬ）と、
    前記半導体層（ＳＬ）を流れる電流を制御するためのゲート電極（２６）と、
    前記半導体層（ＳＬ）および前記ゲート電極（２６）を互いに電気的に絶縁するゲート絶縁膜（２９）と、
    前記半導体層（ＳＬ）の上に設けられ、かつ前記半導体層（ＳＬ）と電気的に接続された導体部（２４）と、
    前記導体部（２４）が前記ゲート電極（２６）と電気的に絶縁されるように、前記ゲート電極（２６）の上に設けられた層間絶縁膜（２５）と、
    前記導体部（２４）および層間絶縁膜（２５）上の一部領域を覆い、かつ絶縁体からなる緩衝絶縁膜（２３）と、
    前記導体部（２４）が露出する領域の上に位置する配線部分（２１ｗ）と、前記緩衝絶縁膜（２３）の上に位置するパッド部分（２１ｐ）とを有する電極層（２１）とを備え、
    前記ゲート電極（２６）は、平面視において一の方向に沿って延び、かつ前記一の方向に直交する方向において互いに間隔を空けて配置された複数のトレンチを埋め込むことにより形成されたトレンチゲートであり、
    平面視において、前記緩衝絶縁膜（２３）は四角形状を有しており、
    平面視において前記一の方向に平行な前記緩衝絶縁膜（２３）の両端部は、前記層間絶縁膜（２５）の上に位置する、電力用半導体装置。
  2. 前記緩衝絶縁膜（２３）は、前記電極層（２１）の前記パッド部分（２１ｐ）の厚さの５分の１以上かつ５分の４以下の厚さを有する、請求項１に記載の電力用半導体装置。
  3. 前記緩衝絶縁膜（２３）は、前記電極層（２１）の面積の２分の１以下の面積を有する、請求項１に記載の電力用半導体装置。
  4. 前記緩衝絶縁膜（２３）は、ＴＥＯＳ膜、ＳＯＧ膜、有機系絶縁膜のいずれかである、請求項１に記載の電力用半導体装置。
  5. 前記電極層（２１）の前記パッド部分（２１ｐ）に接合されたワイヤ（２２）をさらに備え、
    前記パッド部分（２１ｐ）は、前記ワイヤ（２２）の幅寸法以上、かつ前記ワイヤ（２２）の幅寸法の３倍以下の幅寸法を有する、請求項１に記載の電力用半導体装置。
  6. 前記電極層（２１）の前記パッド部分（２１ｐ）に接合されたワイヤ（２２）をさらに備え、
    前記パッド部分（２１ｐ）は、前記パッド部分（２１ｐ）のうち前記ワイヤ（２２）に接合される部分（４４）の長さの３倍以下の長さを有する、請求項１に記載の電力用半導体装置。
JP2011511209A 2009-04-28 2009-04-28 電力用半導体装置 Active JP5599388B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2009/058320 WO2010125639A1 (ja) 2009-04-28 2009-04-28 電力用半導体装置

Publications (2)

Publication Number Publication Date
JPWO2010125639A1 JPWO2010125639A1 (ja) 2012-10-25
JP5599388B2 true JP5599388B2 (ja) 2014-10-01

Family

ID=43031806

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011511209A Active JP5599388B2 (ja) 2009-04-28 2009-04-28 電力用半導体装置

Country Status (6)

Country Link
US (1) US8450796B2 (ja)
JP (1) JP5599388B2 (ja)
KR (1) KR20120008511A (ja)
CN (1) CN102414825B (ja)
DE (1) DE112009004978B4 (ja)
WO (1) WO2010125639A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015002234A (ja) * 2013-06-14 2015-01-05 サンケン電気株式会社 半導体装置及びその製造方法
JP6566512B2 (ja) * 2014-04-15 2019-08-28 ローム株式会社 半導体装置および半導体装置の製造方法
DE102015219183B4 (de) 2015-10-05 2019-06-06 Infineon Technologies Ag Leistungshalbleiterbauelement, Halbleitermodul, Verfahren zum Verarbeiten eines Leistungshalbleiterbauelements
WO2017098547A1 (ja) * 2015-12-07 2017-06-15 三菱電機株式会社 炭化珪素半導体装置
CN110100314B (zh) * 2017-06-09 2022-08-09 富士电机株式会社 半导体装置及半导体装置的制造方法
DE112018007243T5 (de) 2018-03-08 2020-11-19 Mitsubishi Electric Corporation Halbleiterelement, halbleitereinheit, leistungswandlervorrichtung und verfahren zur herstellung eines halbleiterelements

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000012845A (ja) * 1998-06-22 2000-01-14 Fuji Electric Co Ltd 半導体装置
JP2002110727A (ja) * 2000-09-28 2002-04-12 Nec Kyushu Ltd 縦型ｍｏｓトランジスタの製造方法
JP2005259904A (ja) * 2004-03-10 2005-09-22 Toshiba Corp 半導体装置
JP2007042817A (ja) * 2005-08-02 2007-02-15 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置およびその製造方法
JP2009117755A (ja) * 2007-11-09 2009-05-28 Sanken Electric Co Ltd 半導体装置

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3481287B2 (ja) * 1994-02-24 2003-12-22 三菱電機株式会社 半導体装置の製造方法
US5665996A (en) * 1994-12-30 1997-09-09 Siliconix Incorporated Vertical power mosfet having thick metal layer to reduce distributed resistance
JP3517514B2 (ja) 1996-03-27 2004-04-12 株式会社東芝 半導体装置
JP3410286B2 (ja) * 1996-04-01 2003-05-26 三菱電機株式会社 絶縁ゲート型半導体装置
KR100223198B1 (ko) * 1996-04-11 1999-10-15 다니구찌 이찌로오, 기타오카 다카시 높은 강복 전압을 갖는 반도체 장치 및 그 제조 방법
JP3705919B2 (ja) * 1998-03-05 2005-10-12 三菱電機株式会社 半導体装置及びその製造方法
KR100319896B1 (ko) 1998-12-28 2002-01-10 윤종용 반도체 소자의 본딩 패드 구조 및 그 제조 방법
US7049668B1 (en) * 1998-08-25 2006-05-23 Alpha And Omega Semiconductor, Ltd. Gate contacting scheme of a trench MOSFET structure
JP2000294802A (ja) 1999-04-09 2000-10-20 Fuji Electric Co Ltd 半導体装置
CN1187839C (zh) * 2001-01-19 2005-02-02 三菱电机株式会社 半导体装置
US7045859B2 (en) * 2001-09-05 2006-05-16 International Rectifier Corporation Trench fet with self aligned source and contact
JP4097417B2 (ja) * 2001-10-26 2008-06-11 株式会社ルネサステクノロジ 半導体装置
JP2004055803A (ja) * 2002-07-19 2004-02-19 Renesas Technology Corp 半導体装置
JP2004111885A (ja) * 2002-07-23 2004-04-08 Toshiba Corp 半導体装置
JP4860102B2 (ja) * 2003-06-26 2012-01-25 ルネサスエレクトロニクス株式会社 半導体装置
JP3858857B2 (ja) 2003-06-27 2006-12-20 株式会社デンソー 半導体装置
JP2005116788A (ja) 2003-10-08 2005-04-28 Renesas Technology Corp 半導体装置
JP2005303218A (ja) * 2004-04-16 2005-10-27 Renesas Technology Corp 半導体装置およびその製造方法
JP2006324265A (ja) 2005-05-17 2006-11-30 Matsushita Electric Ind Co Ltd 半導体装置
US20060273382A1 (en) * 2005-06-06 2006-12-07 M-Mos Sdn. Bhd. High density trench MOSFET with low gate resistance and reduced source contact space
JP4797564B2 (ja) 2005-10-20 2011-10-19 セイコーエプソン株式会社 半導体装置の製造方法
JP5122762B2 (ja) 2006-03-07 2013-01-16 株式会社東芝 電力用半導体素子、その製造方法及びその駆動方法
US7812409B2 (en) * 2006-12-04 2010-10-12 Force-Mos Technology Corp. Trench MOSFET with cell layout, ruggedness, truncated corners
CN101821853B (zh) * 2007-11-09 2012-06-27 三垦电气株式会社 半导体器件及其制造方法
JP4688901B2 (ja) * 2008-05-13 2011-05-25 三菱電機株式会社 半導体装置
US8952553B2 (en) * 2009-02-16 2015-02-10 Toyota Jidosha Kabushiki Kaisha Semiconductor device with stress relaxation during wire-bonding

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000012845A (ja) * 1998-06-22 2000-01-14 Fuji Electric Co Ltd 半導体装置
JP2002110727A (ja) * 2000-09-28 2002-04-12 Nec Kyushu Ltd 縦型ｍｏｓトランジスタの製造方法
JP2005259904A (ja) * 2004-03-10 2005-09-22 Toshiba Corp 半導体装置
JP2007042817A (ja) * 2005-08-02 2007-02-15 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置およびその製造方法
JP2009117755A (ja) * 2007-11-09 2009-05-28 Sanken Electric Co Ltd 半導体装置

Also Published As

Publication number Publication date
US8450796B2 (en) 2013-05-28
WO2010125639A1 (ja) 2010-11-04
DE112009004978B4 (de) 2020-06-04
WO2010125639A9 (ja) 2011-09-15
JPWO2010125639A1 (ja) 2012-10-25
CN102414825B (zh) 2014-12-24
DE112009004978T5 (de) 2012-09-06
KR20120008511A (ko) 2012-01-30
US20110309436A1 (en) 2011-12-22
CN102414825A (zh) 2012-04-11

Similar Documents

Publication Publication Date Title
JP4979309B2 (ja) 電力用半導体装置
JP5599388B2 (ja) 電力用半導体装置
US20170200818A1 (en) Semiconductor device
JP5605095B2 (ja) 半導体装置
JP6846687B2 (ja) 半導体装置およびその製造方法
JP5128100B2 (ja) 電力用半導体装置
CN110192284B (zh) 半导体装置和电力变换装置
US20160172301A1 (en) Semiconductor device and manufacturing method therefor
JP2004111885A (ja) 半導体装置
US7253507B2 (en) Semiconductor device
JP6245107B2 (ja) 半導体装置及び半導体装置の製造方法
JP6736902B2 (ja) 半導体装置の製造方法
US9698103B2 (en) Semiconductor device and manufacturing method therefor
US10600777B1 (en) Semiconductor device
US10256232B2 (en) Semiconductor device including a switching element and a sense diode
CN110858611B (zh) 半导体装置
KR102296270B1 (ko) 양면 냉각 파워 모듈 및 이의 제조방법
KR20130077477A (ko) 파워 반도체 소자 및 그 제조 방법
TW201712865A (zh) 半導體裝置
US9293555B2 (en) Semiconductor device and manufacturing method of same
US11967643B2 (en) Semiconductor device
US10236246B2 (en) Semiconductor devices and methods for forming a semiconductor device
JP2010165880A (ja) 半導体装置
CN106558579B (zh) 半导体装置
JP2012142628A (ja) 電力用半導体装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130827

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131023

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140507

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140612

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140715

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140812

R150 Certificate of patent or registration of utility model

Ref document number: 5599388

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250