JP3517514B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
やIGBT等の半導体装置に関する。
面図を示すように、一般にプレーナ構造を取るように構
成されている。
基板であり、2はN+型高濃度シリコン基板1上に成層
されたN−型低濃度シリコンエピタキシャル層であり、
N+型高濃度シリコン基板1及びN−型低濃度シリコン
エピタキシャル層2によってドレイン領域が形成され
る。そして、3はN+型高濃度シリコン基板1の下面に
形成されたドレイン電極である。
シャル層2の上部に形成されたP型不純物拡散領域でな
るP型ベース領域であり、5はP型ベース領域4の上部
に形成されたN+型不純物拡散領域でなるN+型ソース
領域である。
度シリコンエピタキシャル層2及びP型ベース領域4の
各表面に設けられると共に、N+型ソース領域5の表面
の一部にまで延在する。そして、7はゲート絶縁膜6の
上面に形成されたゲート電極である。
縁膜6及びゲート電極7を覆うように設けられており、
9はソース電極で、層間絶縁膜8を覆う共にP型ベース
領域4及びN+型ソース領域5に導通するよう設けら
れ、N+型高濃度シリコン基板1上に形成された複数の
単位FETセル10間を接続している。そして、11は
ソース電極9に導通するよう直接接続されたソース引き
出し用ボンディングワイヤである。なお、複数の単位F
ETセル10のゲート電極7は図示しない配線によって
接続され、配線には図示しないゲート引き出し用ボンデ
ィングワイヤが接続されている。
型MOSFETでは、オン抵抗成分が図5に示すように
チャネル抵抗(Rch)、蓄積層抵抗(Rac)、ジャ
ンクションFET抵抗(RJ)、エピ部抵抗
(Repi)の4つに大きく分けられる。そして、FE
Tセルの集積度を高くするためにゲート電極7の幅を小
さくすると、これによってジャンクションFET抵抗
(RJ)の成分が急激に増大しオン抵抗成分が高くなっ
てしまう。その結果、FETセルの高集積化やオン抵抗
の低減に自ずから限界が生じる。
を示すようなトレンチ構造を持った縦型MOSFETが
提案されている。
ンエピタキシャル層2の上部に形成されたP型不純物拡
散領域でなるP型ベース領域であり、13はP型ベース
領域12の上部に形成されたN+型不純物拡散領域でな
るN+型ソース領域である。
ース領域12を貫通しN−型低濃度シリコンエピタキシ
ャル層2の上部に底部を有するようにトレンチ14が形
成されている。そしてトレンチ14内の底部及び側壁
部、N+型ソース領域13上面のトレンチ14の開口周
縁部に延在するようゲート絶縁膜15が設けられ、さら
に、トレンチ14部分を埋め込むと共にN+型ソース領
域13上にゲート電極16が形成されている。
6を覆うように設けられており、18はソース電極で、
層間絶縁膜17を覆う共にP型ベース領域12及びN+
型ソース領域13に導通するよう設けられ、N+型高濃
度シリコン基板1上に形成された複数の単位FETセル
19間を接続している。なお、上記のプレーナ構造のも
のと同様に複数の単位FETセル19のゲート電極16
は図示しない配線によって接続され、配線には図示しな
いゲート引き出し用ボンディングワイヤが接続されてい
る。
Tでは、チャネルがトレンチ14の側壁に沿って縦方向
に形成されており、オン抵抗成分は図6に示すようにチ
ャネル抵抗(Rch)とエピ部抵抗(Repi)の2つ
の大きな成分で構成される。このため、上記のプレーナ
構造におけるオン抵抗成分の蓄積層抵抗(Rac)及び
ジャンクションFET抵抗(RJ)が無くなり、大幅に
オン抵抗が低減したものとなる。
の幅を大幅に縮小するとことができるため、FETセル
の集積度を高くすることができ、単位面積当たりのチャ
ネル幅を増すことができる。その結果、FETセルの高
集積化やオン抵抗の低減が可能となる。
ベース領域12及びN+型ソース領域13が形成された
後に両領域を貫くようにトレンチ14を形成し、その後
の熱処理によってトレンチ14内の底部から側壁部、N
+型ソース領域13上面に形成されるため、ゲート絶縁
膜15の形成時にN+型ソース領域13からN型不純物
がゲート絶縁膜15中に熱拡散によって取り込まれるこ
とになる。
よってゲート絶縁膜15が絶縁膜としての機能を果たさ
なくなり、ゲート耐量の低下、ひいてはゲート破壊へと
至ることになる。
3からゲート絶縁膜15中に取り込まれるN型不純物の
取り込まれ量は、N+型ソース領域13形成時のN型不
純物のドーズ量に比例したものとなっており、例えばN
型不純物としてひ素を用い、加速電圧を40keVでイ
オン注入したときの不純物ドーズ量と取り込まれ量は図
7に示す特性図のようになる。
分なゲート耐量を得ようとした場合には、例えば図7中
に示すように4×1014個/cm3 以下であることを要
するが、ソース領域への不純物ドーズ量を減らすと逆に
ソース電極の取り出しに対して必要とするコンタクト濃
度が得られない状態になる。すなわち、ソース電極とは
高抵抗の接触面を有することになってしまう。
型MOSFET等においては、プレーナ構造のMOSF
ETではゲート電極の幅を小さくしFETセルを高集積
化しようとするとオン抵抗が増大してしまう。またオン
抵抗が増大しないようトレンチ構造によりFETセルの
高集積化を図ったものでは、製造過程でソース領域から
不純物がゲート絶縁膜中に取り込まれ、絶縁膜としての
機能を果たさずゲート耐量の低下、さらにはゲート破壊
へと至ることになり、ゲート絶縁膜への不純物の取り込
まれ量を低減するようソース領域の不純物濃度を減らす
と、ソース電極とは高抵抗の接触面を有し取り出しに要
するコンタクト濃度が得られないことになってしまう。
もので、その目的とするところはソース電極の取り出し
に対しては必要とするコンタクト濃度を有するようにす
ると共に、ゲート絶縁膜への不純物の取り込まれ量を抑
えるようにソース領域を構成し、ゲート絶縁膜が絶縁膜
としての機能を果たすようにして高集積化が実現できる
ようにした半導体装置を提供することにある。
半導体基板と、この半導体基板上に形成された第1導電
型の半導体層と、この半導体層上に形成された第2導電
型のベース領域と、この第2導電型のベース領域内に選
択的に形成された第1導電型のソース領域と、この第1
導電型のソース領域内に表面より厚さ方向に第2導電型
のベース領域を貫通するよう刻設された溝と、この溝の
内面及び第1導電型のソース領域の上表面に形成された
ゲート絶縁膜と、このゲート絶縁膜上に溝を埋め込むよ
うにして形成したゲート電極と、第1導電型のソース領
域及び第2導電型のベース領域の上表面に設けられたソ
ース電極を有する半導体装置において、第1導電型のソ
ース領域は、不純物濃度が低い低濃度領域部とこの低濃
度領域部より不純物濃度が高い高濃度領域部から形成さ
れており、溝は低濃度領域部の上表面から刻設され、か
つゲート絶縁膜は低濃度領域部と高濃度領域部のうち低
濃度領域部上のみに形成されていることを特徴とするも
のである。
トレンチ構造を持った縦型MOSFETを図1乃至図4
を参照して説明する。図1は部分断面図であり、図2は
第1の製造工程における断面図であり、図3は第2の製
造工程における断面図であり、図4は第3の製造工程に
おける断面図である。
度シリコン基板であり、22はN+型高濃度シリコン基
板21上に成層されたN−型低濃度シリコンエピタキシ
ャル層であり、N+型高濃度シリコン基板21及びN−
型低濃度シリコンエピタキシャル層22によってドレイ
ン領域が形成される。そして、23はN+型高濃度シリ
コン基板21の下面に形成されたドレイン電極である。
ル層22の上部に形成されたP型不純物拡散領域でなる
P型ベース領域であり、25はP型ベース領域24の上
部に形成されたN型不純物拡散領域でなるN型ソース領
域であり、同じく26はP型ベース領域24の上部にN
型ソース領域25に隣接して形成されたN+型不純物拡
散領域でなるN+型ソース領域である。
ス領域24を貫通しN−型低濃度シリコンエピタキシャ
ル層22の上部に底部を有するようにトレンチ27が形
成されている。そしてトレンチ27内の底部及び側壁
部、N型ソース領域25上面のトレンチ27の開口周縁
部に延在するようゲート絶縁膜28が設けられ、さら
に、トレンチ27部分を埋め込むと共にN型ソース領域
25上にゲート電極29が形成されている。
9を覆うように設けられており、31はソース電極で、
層間絶縁膜30を覆う共にP型ベース領域24及びN+
型ソース領域26に導通するよう設けられ、N+型高濃
度シリコン基板21上に形成された複数の単位FETセ
ル32間を接続している。そして、33はソース電極3
1に導通するよう直接接続されたソース引き出し用ボン
ディングワイヤである。なお、複数の単位FETセル3
2のゲート電極29は図示しない配線によって接続さ
れ、配線には図示しないゲート引き出し用ボンディング
ワイヤが接続されている。
SFETの製造工程は次のようになる。
に、シラン化合物とりん化合物を高温で分解反応させ、
鏡面研磨されたN+型高濃度シリコン基板21の表面
に、所定厚さを有するN−型低濃度シリコンエピタキシ
ャル層22をエピタキシャル成長(気相成長)させる。
続いてN−型低濃度シリコンエピタキシャル層22の上
面からほう素を所定深さまで熱拡散して上部にP型ベー
ス領域24を形成する。
の所定のパターニングを行い、形成された開孔部分か
ら、例えばひ素を40keVの加速電圧でドーズ量が2
×1014個/cm2 となるようイオン注入し、さらに熱
拡散を行うことでP型ベース領域24の上部にN型ソー
ス領域25を形成する。
に、第1の製造工程におけると同様に写真蝕刻法を用い
て所定のパターニングを行うと共に、例えばひ素を40
keVの加速電圧でドーズ量が5×1015個/cm2 と
なるようイオン注入し、さらに熱拡散してN型ソース領
域25に隣接してN+型ソース領域26を形成する。
に、N型ソース領域25の中央部分にN型ソース領域2
5及びP型ベース領域24を貫通し、N−型低濃度シリ
コンエピタキシャル層22の上部に底部を有するようエ
ッチングによってトレンチ27を削設する。その後、酸
化雰囲気中にさらして表面に二酸化シリコン(Si
O2 )の薄い酸化膜を形成し、さらにその上にトレンチ
27内を埋め込むようにしながらCVD法(化学反応に
よる気相成長)によりポリシリコン膜を成長形成する。
ングを行い、トレンチ27部分及びN型ソース領域25
上面のトレンチ27の開口周縁部分以外のポリシリコン
膜と酸化膜をエッチングにより除去する。これによって
P型ベース領域24及びN+型ソース領域26の上面
と、N型ソース領域25上面の一部が露出した状態にな
る。
8がトレンチ27内の底部及び側壁部、N型ソース領域
25上面のトレンチ27の開口周縁部に延在するように
設けられ、また、トレンチ27内を埋め込無ように設け
られたポリシリコン膜によってゲート電極29が、ゲー
ト絶縁膜28上に形成される。
た後、CVD法によりシリコン窒化膜(Si3 N4 )を
成長形成する。続いて写真蝕刻法を用いて所定のパター
ニングを行い、P型ベース領域24及びN+型ソース領
域26の上面の一部が露出するようにシリコン窒化膜を
エッチングにより除去する。これによって層間絶縁膜3
0がシリコン窒化膜により形成され、層間絶縁膜30に
よってゲート電極29と共にN型ソース領域25、ゲー
ト絶縁膜28が露出しないよう覆われる。
N+型ソース領域26と、層間絶縁膜30上にソース電
極31をアルミニウムの蒸着によって被着し、所定のパ
ターニングを行なう。そして、ソース引き出し用ボンデ
ィングワイヤ33をソース電極31に導通するよう直接
ボンディングし、図1に示す断面図の構成を得る。な
お、ゲート電極29には図示しないがゲート引き出し用
ボンディングワイヤが接続してある。
がトレンチ27の側壁に沿って縦方向に形成され、オン
抵抗成分は図1に示すようにチャネル抵抗(Rch)と
エピ部抵抗(Repi)の2つの大きな成分で構成され
るので、大幅にオン抵抗が低減したものとなる。そし
て、オン抵抗に関係なくゲート電極29の幅を大幅に縮
小するとことができ、これによりFETセルの集積度を
高くすることができ、単位面積当たりのチャネル幅を増
すことができる。
て形成された薄い酸化膜をエッチングしてトレンチ27
内の底部から側壁部、N型ソース領域25上面に設けら
れるが、このゲート絶縁膜28となる酸化膜の形成時に
N型ソース領域25からN型不純物が酸化膜中に熱拡散
によって取り込まれることになる。しかし、この時にN
型ソース領域25から酸化膜中に取り込まれるN型不純
物の取り込まれ量は、N型ソース領域25の不純物ドー
ズ量が少ないために少なく、酸化膜が絶縁膜としての機
能を果たさなくなるものではない。このような酸化膜に
よって形成されたゲート絶縁膜28では、十分なゲート
耐量を有し、ゲート破壊へと至るものとはならない。
ス領域25よりも不純物ドーズ量が多いN+型ソース領
域26が接続されるため、取り出しに対して必要とする
コンタクト濃度が十分に得られる状態での接触面を有す
ることになる。
ける実施形態について説明したが、Pチャネル型の縦型
MOSFETにも反対導電型となるように構成すること
によて適用でき、さらにP+型高濃度シリコン基板上に
N−型低濃度シリコンエピタキシャル層を成層して構成
されたIGBTにも同様に適用できる。
は上記のように構成したことにより、ソース電極の取り
出しに対しては必要とするコンタクト濃度を有し、また
ゲート絶縁膜への不純物の取り込まれ量が抑制されてゲ
ート絶縁膜が絶縁膜としての十分な機能を果たすものと
なると共に装置の高集積化が実現できる等の効果が得ら
れる。
ける断面図である。
ける断面図である。
ける断面図である。
Tの部分断面図である。
Tの部分断面図である。
の関係を示す特性図である。
Claims (6)
- 【請求項1】 半導体基板と、この半導体基板上に形成
された第1導電型の半導体層と、この半導体層上に形成
された第2導電型のベース領域と、この第2導電型のベ
ース領域内に選択的に形成された第1導電型のソース領
域と、この第1導電型のソース領域内に表面より厚さ方
向に前記第2導電型のベース領域を貫通するよう刻設さ
れた溝と、この溝の内面及び前記第1導電型のソース領
域の上表面に形成されたゲート絶縁膜と、このゲート絶
縁膜上に前記溝を埋め込むようにして形成したゲート電
極と、前記第1導電型のソース領域及び前記第2導電型
のベース領域の上表面に設けられたソース電極を有する
半導体装置において、前記第1導電型のソース領域は、
不純物濃度が低い低濃度領域部とこの低濃度領域部より
不純物濃度が高い高濃度領域部から形成されており、前
記溝は前記低濃度領域部の上表面から刻設され、かつ前
記ゲート絶縁膜は前記低濃度領域部と前記高濃度領域部
のうち前記低濃度領域部上のみに形成されていることを
特徴とする半導体装置。 - 【請求項2】 前記半導体基板がN型シリコン基板でな
り、前記半導体層が前記半導体基板よりも低濃度のN型
シリコンエピタキシャル層でなることを特徴とする請求
項1記載の半導体装置。 - 【請求項3】 前記半導体基板がP型シリコン基板でな
り、前記半導体層が前記半導体基板よりも低濃度のP型
シリコンエピタキシャル層でなることを特徴とする請求
項1記載の半導体装置。 - 【請求項4】 前記半導体基板がP型シリコン基板でな
り、前記半導体層がN型シリコンエピタキシャル層でな
ることを特徴とする請求項1記載の半導体装置。 - 【請求項5】 P型シリコン基板と、このP型シリコン
基板上に形成されたN型シリコンエピタキシャル層と、
このN型シリコンエピタキシャル層上に形成されたP型
のベース領域と、このP型のベース領域内に選択的に形
成されたN型のソース領域と、このN型のソース領域内
に表面より厚さ方向に前記P型のベース領域を貫通する
よう刻設された溝と、この溝の内面及び前記N型のソー
ス領域の上表面に形成されたゲート絶縁膜と、このゲー
ト絶縁膜が設けられた前記溝に形成したゲート電極と、
前記N型のソース領域及び前記P型のベース領域の上表
面に設けられたソース電極を有する半導体装置におい
て、前記N型のソース領域は、不純物濃度が低い低濃度
領域部とこの低濃度領域部より不純物濃度が高い高濃度
領域部から形成されており、前記溝は前記低濃度領域部
の上表面から刻設され、かつ前記ゲート絶縁膜は前記低
濃度領域部と前記高濃度領域部のうち前記低濃度領域部
上のみに形成されていることを特徴とする半導体装置。 - 【請求項6】 前記ソース電極が、前記ソース領域の高
濃度領域部と前記ベース領域に接続されていることを特
徴とする請求項1、請求項2、請求項3、請求項4、請
求項5のいずれか1つに記載の半導体装置。
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---|---|---|---|
JP07242296A JP3517514B2 (ja) | 1996-03-27 | 1996-03-27 | 半導体装置 |
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JP07242296A Expired - Fee Related JP3517514B2 (ja) | 1996-03-27 | 1996-03-27 | 半導体装置 |
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