JP3517514B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3517514B2 JP3517514B2 JP07242296A JP7242296A JP3517514B2 JP 3517514 B2 JP3517514 B2 JP 3517514B2 JP 07242296 A JP07242296 A JP 07242296A JP 7242296 A JP7242296 A JP 7242296A JP 3517514 B2 JP3517514 B2 JP 3517514B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- region
- concentration
- insulating film
- source region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、縦型ＭＯＳＦＥＴ
やＩＧＢＴ等の半導体装置に関する。
やＩＧＢＴ等の半導体装置に関する。
【０００２】
【従来の技術】従来、縦型ＭＯＳＦＥＴは図５に部分断
面図を示すように、一般にプレーナ構造を取るように構
成されている。
面図を示すように、一般にプレーナ構造を取るように構
成されている。
【０００３】図５において、１はＮ＋型高濃度シリコン
基板であり、２はＮ＋型高濃度シリコン基板１上に成層
されたＮ−型低濃度シリコンエピタキシャル層であり、
Ｎ＋型高濃度シリコン基板１及びＮ−型低濃度シリコン
エピタキシャル層２によってドレイン領域が形成され
る。そして、３はＮ＋型高濃度シリコン基板１の下面に
形成されたドレイン電極である。
基板であり、２はＮ＋型高濃度シリコン基板１上に成層
されたＮ−型低濃度シリコンエピタキシャル層であり、
Ｎ＋型高濃度シリコン基板１及びＮ−型低濃度シリコン
エピタキシャル層２によってドレイン領域が形成され
る。そして、３はＮ＋型高濃度シリコン基板１の下面に
形成されたドレイン電極である。
【０００４】また、４はＮ−型低濃度シリコンエピタキ
シャル層２の上部に形成されたＰ型不純物拡散領域でな
るＰ型ベース領域であり、５はＰ型ベース領域４の上部
に形成されたＮ＋型不純物拡散領域でなるＮ＋型ソース
領域である。
シャル層２の上部に形成されたＰ型不純物拡散領域でな
るＰ型ベース領域であり、５はＰ型ベース領域４の上部
に形成されたＮ＋型不純物拡散領域でなるＮ＋型ソース
領域である。
【０００５】さらに、６はゲート絶縁膜で、Ｎ−型低濃
度シリコンエピタキシャル層２及びＰ型ベース領域４の
各表面に設けられると共に、Ｎ＋型ソース領域５の表面
の一部にまで延在する。そして、７はゲート絶縁膜６の
上面に形成されたゲート電極である。
度シリコンエピタキシャル層２及びＰ型ベース領域４の
各表面に設けられると共に、Ｎ＋型ソース領域５の表面
の一部にまで延在する。そして、７はゲート絶縁膜６の
上面に形成されたゲート電極である。
【０００６】またさらに、８は層間絶縁膜で、ゲート絶
縁膜６及びゲート電極７を覆うように設けられており、
９はソース電極で、層間絶縁膜８を覆う共にＰ型ベース
領域４及びＮ＋型ソース領域５に導通するよう設けら
れ、Ｎ＋型高濃度シリコン基板１上に形成された複数の
単位ＦＥＴセル１０間を接続している。そして、１１は
ソース電極９に導通するよう直接接続されたソース引き
出し用ボンディングワイヤである。なお、複数の単位Ｆ
ＥＴセル１０のゲート電極７は図示しない配線によって
接続され、配線には図示しないゲート引き出し用ボンデ
ィングワイヤが接続されている。
縁膜６及びゲート電極７を覆うように設けられており、
９はソース電極で、層間絶縁膜８を覆う共にＰ型ベース
領域４及びＮ＋型ソース領域５に導通するよう設けら
れ、Ｎ＋型高濃度シリコン基板１上に形成された複数の
単位ＦＥＴセル１０間を接続している。そして、１１は
ソース電極９に導通するよう直接接続されたソース引き
出し用ボンディングワイヤである。なお、複数の単位Ｆ
ＥＴセル１０のゲート電極７は図示しない配線によって
接続され、配線には図示しないゲート引き出し用ボンデ
ィングワイヤが接続されている。
【０００７】このようなプレーナ構造のＮｃｈ二重拡散
型ＭＯＳＦＥＴでは、オン抵抗成分が図５に示すように
チャネル抵抗（Ｒｃｈ）、蓄積層抵抗（Ｒａｃ）、ジャ
ンクションＦＥＴ抵抗（ＲＪ）、エピ部抵抗
（Ｒｅｐｉ）の４つに大きく分けられる。そして、ＦＥ
Ｔセルの集積度を高くするためにゲート電極７の幅を小
さくすると、これによってジャンクションＦＥＴ抵抗
（ＲＪ）の成分が急激に増大しオン抵抗成分が高くなっ
てしまう。その結果、ＦＥＴセルの高集積化やオン抵抗
の低減に自ずから限界が生じる。
型ＭＯＳＦＥＴでは、オン抵抗成分が図５に示すように
チャネル抵抗（Ｒｃｈ）、蓄積層抵抗（Ｒａｃ）、ジャ
ンクションＦＥＴ抵抗（ＲＪ）、エピ部抵抗
（Ｒｅｐｉ）の４つに大きく分けられる。そして、ＦＥ
Ｔセルの集積度を高くするためにゲート電極７の幅を小
さくすると、これによってジャンクションＦＥＴ抵抗
（ＲＪ）の成分が急激に増大しオン抵抗成分が高くなっ
てしまう。その結果、ＦＥＴセルの高集積化やオン抵抗
の低減に自ずから限界が生じる。
【０００８】このような状況に対し、図６に部分断面図
を示すようなトレンチ構造を持った縦型ＭＯＳＦＥＴが
提案されている。
を示すようなトレンチ構造を持った縦型ＭＯＳＦＥＴが
提案されている。
【０００９】図６において、１２はＮ−型低濃度シリコ
ンエピタキシャル層２の上部に形成されたＰ型不純物拡
散領域でなるＰ型ベース領域であり、１３はＰ型ベース
領域１２の上部に形成されたＮ＋型不純物拡散領域でな
るＮ＋型ソース領域である。
ンエピタキシャル層２の上部に形成されたＰ型不純物拡
散領域でなるＰ型ベース領域であり、１３はＰ型ベース
領域１２の上部に形成されたＮ＋型不純物拡散領域でな
るＮ＋型ソース領域である。
【００１０】Ｎ＋型ソース領域１３には、下層のＰ型ベ
ース領域１２を貫通しＮ−型低濃度シリコンエピタキシ
ャル層２の上部に底部を有するようにトレンチ１４が形
成されている。そしてトレンチ１４内の底部及び側壁
部、Ｎ＋型ソース領域１３上面のトレンチ１４の開口周
縁部に延在するようゲート絶縁膜１５が設けられ、さら
に、トレンチ１４部分を埋め込むと共にＮ＋型ソース領
域１３上にゲート電極１６が形成されている。
ース領域１２を貫通しＮ−型低濃度シリコンエピタキシ
ャル層２の上部に底部を有するようにトレンチ１４が形
成されている。そしてトレンチ１４内の底部及び側壁
部、Ｎ＋型ソース領域１３上面のトレンチ１４の開口周
縁部に延在するようゲート絶縁膜１５が設けられ、さら
に、トレンチ１４部分を埋め込むと共にＮ＋型ソース領
域１３上にゲート電極１６が形成されている。
【００１１】また、１７は層間絶縁膜で、ゲート電極１
６を覆うように設けられており、１８はソース電極で、
層間絶縁膜１７を覆う共にＰ型ベース領域１２及びＮ＋
型ソース領域１３に導通するよう設けられ、Ｎ＋型高濃
度シリコン基板１上に形成された複数の単位ＦＥＴセル
１９間を接続している。なお、上記のプレーナ構造のも
のと同様に複数の単位ＦＥＴセル１９のゲート電極１６
は図示しない配線によって接続され、配線には図示しな
いゲート引き出し用ボンディングワイヤが接続されてい
る。
６を覆うように設けられており、１８はソース電極で、
層間絶縁膜１７を覆う共にＰ型ベース領域１２及びＮ＋
型ソース領域１３に導通するよう設けられ、Ｎ＋型高濃
度シリコン基板１上に形成された複数の単位ＦＥＴセル
１９間を接続している。なお、上記のプレーナ構造のも
のと同様に複数の単位ＦＥＴセル１９のゲート電極１６
は図示しない配線によって接続され、配線には図示しな
いゲート引き出し用ボンディングワイヤが接続されてい
る。
【００１２】このようなトレンチ構造の縦型ＭＯＳＦＥ
Ｔでは、チャネルがトレンチ１４の側壁に沿って縦方向
に形成されており、オン抵抗成分は図６に示すようにチ
ャネル抵抗（Ｒｃｈ）とエピ部抵抗（Ｒｅｐｉ）の２つ
の大きな成分で構成される。このため、上記のプレーナ
構造におけるオン抵抗成分の蓄積層抵抗（Ｒａｃ）及び
ジャンクションＦＥＴ抵抗（ＲＪ）が無くなり、大幅に
オン抵抗が低減したものとなる。
Ｔでは、チャネルがトレンチ１４の側壁に沿って縦方向
に形成されており、オン抵抗成分は図６に示すようにチ
ャネル抵抗（Ｒｃｈ）とエピ部抵抗（Ｒｅｐｉ）の２つ
の大きな成分で構成される。このため、上記のプレーナ
構造におけるオン抵抗成分の蓄積層抵抗（Ｒａｃ）及び
ジャンクションＦＥＴ抵抗（ＲＪ）が無くなり、大幅に
オン抵抗が低減したものとなる。
【００１３】また、オン抵抗に関係なくゲート電極１６
の幅を大幅に縮小するとことができるため、ＦＥＴセル
の集積度を高くすることができ、単位面積当たりのチャ
ネル幅を増すことができる。その結果、ＦＥＴセルの高
集積化やオン抵抗の低減が可能となる。
の幅を大幅に縮小するとことができるため、ＦＥＴセル
の集積度を高くすることができ、単位面積当たりのチャ
ネル幅を増すことができる。その結果、ＦＥＴセルの高
集積化やオン抵抗の低減が可能となる。
【００１４】しかしながら、ゲート絶縁膜１５は、Ｐ型
ベース領域１２及びＮ＋型ソース領域１３が形成された
後に両領域を貫くようにトレンチ１４を形成し、その後
の熱処理によってトレンチ１４内の底部から側壁部、Ｎ
＋型ソース領域１３上面に形成されるため、ゲート絶縁
膜１５の形成時にＮ＋型ソース領域１３からＮ型不純物
がゲート絶縁膜１５中に熱拡散によって取り込まれるこ
とになる。
ベース領域１２及びＮ＋型ソース領域１３が形成された
後に両領域を貫くようにトレンチ１４を形成し、その後
の熱処理によってトレンチ１４内の底部から側壁部、Ｎ
＋型ソース領域１３上面に形成されるため、ゲート絶縁
膜１５の形成時にＮ＋型ソース領域１３からＮ型不純物
がゲート絶縁膜１５中に熱拡散によって取り込まれるこ
とになる。
【００１５】その結果、取り込まれたＮ型不純物の量に
よってゲート絶縁膜１５が絶縁膜としての機能を果たさ
なくなり、ゲート耐量の低下、ひいてはゲート破壊へと
至ることになる。
よってゲート絶縁膜１５が絶縁膜としての機能を果たさ
なくなり、ゲート耐量の低下、ひいてはゲート破壊へと
至ることになる。
【００１６】また、熱拡散によってＮ＋型ソース領域１
３からゲート絶縁膜１５中に取り込まれるＮ型不純物の
取り込まれ量は、Ｎ＋型ソース領域１３形成時のＮ型不
純物のドーズ量に比例したものとなっており、例えばＮ
型不純物としてひ素を用い、加速電圧を４０ｋｅＶでイ
オン注入したときの不純物ドーズ量と取り込まれ量は図
７に示す特性図のようになる。
３からゲート絶縁膜１５中に取り込まれるＮ型不純物の
取り込まれ量は、Ｎ＋型ソース領域１３形成時のＮ型不
純物のドーズ量に比例したものとなっており、例えばＮ
型不純物としてひ素を用い、加速電圧を４０ｋｅＶでイ
オン注入したときの不純物ドーズ量と取り込まれ量は図
７に示す特性図のようになる。
【００１７】そして絶縁膜としての機能を果たすよう十
分なゲート耐量を得ようとした場合には、例えば図７中
に示すように４×１０14個／ｃｍ3 以下であることを要
するが、ソース領域への不純物ドーズ量を減らすと逆に
ソース電極の取り出しに対して必要とするコンタクト濃
度が得られない状態になる。すなわち、ソース電極とは
高抵抗の接触面を有することになってしまう。
分なゲート耐量を得ようとした場合には、例えば図７中
に示すように４×１０14個／ｃｍ3 以下であることを要
するが、ソース領域への不純物ドーズ量を減らすと逆に
ソース電極の取り出しに対して必要とするコンタクト濃
度が得られない状態になる。すなわち、ソース電極とは
高抵抗の接触面を有することになってしまう。
【００１８】
【発明が解決しようとする課題】上記のように従来の縦
型ＭＯＳＦＥＴ等においては、プレーナ構造のＭＯＳＦ
ＥＴではゲート電極の幅を小さくしＦＥＴセルを高集積
化しようとするとオン抵抗が増大してしまう。またオン
抵抗が増大しないようトレンチ構造によりＦＥＴセルの
高集積化を図ったものでは、製造過程でソース領域から
不純物がゲート絶縁膜中に取り込まれ、絶縁膜としての
機能を果たさずゲート耐量の低下、さらにはゲート破壊
へと至ることになり、ゲート絶縁膜への不純物の取り込
まれ量を低減するようソース領域の不純物濃度を減らす
と、ソース電極とは高抵抗の接触面を有し取り出しに要
するコンタクト濃度が得られないことになってしまう。
型ＭＯＳＦＥＴ等においては、プレーナ構造のＭＯＳＦ
ＥＴではゲート電極の幅を小さくしＦＥＴセルを高集積
化しようとするとオン抵抗が増大してしまう。またオン
抵抗が増大しないようトレンチ構造によりＦＥＴセルの
高集積化を図ったものでは、製造過程でソース領域から
不純物がゲート絶縁膜中に取り込まれ、絶縁膜としての
機能を果たさずゲート耐量の低下、さらにはゲート破壊
へと至ることになり、ゲート絶縁膜への不純物の取り込
まれ量を低減するようソース領域の不純物濃度を減らす
と、ソース電極とは高抵抗の接触面を有し取り出しに要
するコンタクト濃度が得られないことになってしまう。
【００１９】このような状況に鑑みて本発明はなされた
もので、その目的とするところはソース電極の取り出し
に対しては必要とするコンタクト濃度を有するようにす
ると共に、ゲート絶縁膜への不純物の取り込まれ量を抑
えるようにソース領域を構成し、ゲート絶縁膜が絶縁膜
としての機能を果たすようにして高集積化が実現できる
ようにした半導体装置を提供することにある。
もので、その目的とするところはソース電極の取り出し
に対しては必要とするコンタクト濃度を有するようにす
ると共に、ゲート絶縁膜への不純物の取り込まれ量を抑
えるようにソース領域を構成し、ゲート絶縁膜が絶縁膜
としての機能を果たすようにして高集積化が実現できる
ようにした半導体装置を提供することにある。
【００２０】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、この半導体基板上に形成された第１導電
型の半導体層と、この半導体層上に形成された第２導電
型のベース領域と、この第２導電型のベース領域内に選
択的に形成された第１導電型のソース領域と、この第１
導電型のソース領域内に表面より厚さ方向に第２導電型
のベース領域を貫通するよう刻設された溝と、この溝の
内面及び第１導電型のソース領域の上表面に形成された
ゲート絶縁膜と、このゲート絶縁膜上に溝を埋め込むよ
うにして形成したゲート電極と、第１導電型のソース領
域及び第２導電型のベース領域の上表面に設けられたソ
ース電極を有する半導体装置において、第１導電型のソ
ース領域は、不純物濃度が低い低濃度領域部とこの低濃
度領域部より不純物濃度が高い高濃度領域部から形成さ
れており、溝は低濃度領域部の上表面から刻設され、か
つゲート絶縁膜は低濃度領域部と高濃度領域部のうち低
濃度領域部上のみに形成されていることを特徴とするも
のである。
半導体基板と、この半導体基板上に形成された第１導電
型の半導体層と、この半導体層上に形成された第２導電
型のベース領域と、この第２導電型のベース領域内に選
択的に形成された第１導電型のソース領域と、この第１
導電型のソース領域内に表面より厚さ方向に第２導電型
のベース領域を貫通するよう刻設された溝と、この溝の
内面及び第１導電型のソース領域の上表面に形成された
ゲート絶縁膜と、このゲート絶縁膜上に溝を埋め込むよ
うにして形成したゲート電極と、第１導電型のソース領
域及び第２導電型のベース領域の上表面に設けられたソ
ース電極を有する半導体装置において、第１導電型のソ
ース領域は、不純物濃度が低い低濃度領域部とこの低濃
度領域部より不純物濃度が高い高濃度領域部から形成さ
れており、溝は低濃度領域部の上表面から刻設され、か
つゲート絶縁膜は低濃度領域部と高濃度領域部のうち低
濃度領域部上のみに形成されていることを特徴とするも
のである。
【００２１】
【発明の実施の形態】以下、本発明の一実施形態である
トレンチ構造を持った縦型ＭＯＳＦＥＴを図１乃至図４
を参照して説明する。図１は部分断面図であり、図２は
第１の製造工程における断面図であり、図３は第２の製
造工程における断面図であり、図４は第３の製造工程に
おける断面図である。
トレンチ構造を持った縦型ＭＯＳＦＥＴを図１乃至図４
を参照して説明する。図１は部分断面図であり、図２は
第１の製造工程における断面図であり、図３は第２の製
造工程における断面図であり、図４は第３の製造工程に
おける断面図である。
【００２２】図１乃至図４において、２１はＮ＋型高濃
度シリコン基板であり、２２はＮ＋型高濃度シリコン基
板２１上に成層されたＮ−型低濃度シリコンエピタキシ
ャル層であり、Ｎ＋型高濃度シリコン基板２１及びＮ−
型低濃度シリコンエピタキシャル層２２によってドレイ
ン領域が形成される。そして、２３はＮ＋型高濃度シリ
コン基板２１の下面に形成されたドレイン電極である。
度シリコン基板であり、２２はＮ＋型高濃度シリコン基
板２１上に成層されたＮ−型低濃度シリコンエピタキシ
ャル層であり、Ｎ＋型高濃度シリコン基板２１及びＮ−
型低濃度シリコンエピタキシャル層２２によってドレイ
ン領域が形成される。そして、２３はＮ＋型高濃度シリ
コン基板２１の下面に形成されたドレイン電極である。
【００２３】２４はＮ−型低濃度シリコンエピタキシャ
ル層２２の上部に形成されたＰ型不純物拡散領域でなる
Ｐ型ベース領域であり、２５はＰ型ベース領域２４の上
部に形成されたＮ型不純物拡散領域でなるＮ型ソース領
域であり、同じく２６はＰ型ベース領域２４の上部にＮ
型ソース領域２５に隣接して形成されたＮ＋型不純物拡
散領域でなるＮ＋型ソース領域である。
ル層２２の上部に形成されたＰ型不純物拡散領域でなる
Ｐ型ベース領域であり、２５はＰ型ベース領域２４の上
部に形成されたＮ型不純物拡散領域でなるＮ型ソース領
域であり、同じく２６はＰ型ベース領域２４の上部にＮ
型ソース領域２５に隣接して形成されたＮ＋型不純物拡
散領域でなるＮ＋型ソース領域である。
【００２４】Ｎ型ソース領域２５には、下層のＰ型ベー
ス領域２４を貫通しＮ−型低濃度シリコンエピタキシャ
ル層２２の上部に底部を有するようにトレンチ２７が形
成されている。そしてトレンチ２７内の底部及び側壁
部、Ｎ型ソース領域２５上面のトレンチ２７の開口周縁
部に延在するようゲート絶縁膜２８が設けられ、さら
に、トレンチ２７部分を埋め込むと共にＮ型ソース領域
２５上にゲート電極２９が形成されている。
ス領域２４を貫通しＮ−型低濃度シリコンエピタキシャ
ル層２２の上部に底部を有するようにトレンチ２７が形
成されている。そしてトレンチ２７内の底部及び側壁
部、Ｎ型ソース領域２５上面のトレンチ２７の開口周縁
部に延在するようゲート絶縁膜２８が設けられ、さら
に、トレンチ２７部分を埋め込むと共にＮ型ソース領域
２５上にゲート電極２９が形成されている。
【００２５】また、３０は層間絶縁膜で、ゲート電極２
９を覆うように設けられており、３１はソース電極で、
層間絶縁膜３０を覆う共にＰ型ベース領域２４及びＮ＋
型ソース領域２６に導通するよう設けられ、Ｎ＋型高濃
度シリコン基板２１上に形成された複数の単位ＦＥＴセ
ル３２間を接続している。そして、３３はソース電極３
１に導通するよう直接接続されたソース引き出し用ボン
ディングワイヤである。なお、複数の単位ＦＥＴセル３
２のゲート電極２９は図示しない配線によって接続さ
れ、配線には図示しないゲート引き出し用ボンディング
ワイヤが接続されている。
９を覆うように設けられており、３１はソース電極で、
層間絶縁膜３０を覆う共にＰ型ベース領域２４及びＮ＋
型ソース領域２６に導通するよう設けられ、Ｎ＋型高濃
度シリコン基板２１上に形成された複数の単位ＦＥＴセ
ル３２間を接続している。そして、３３はソース電極３
１に導通するよう直接接続されたソース引き出し用ボン
ディングワイヤである。なお、複数の単位ＦＥＴセル３
２のゲート電極２９は図示しない配線によって接続さ
れ、配線には図示しないゲート引き出し用ボンディング
ワイヤが接続されている。
【００２６】このような構成のトレンチ構造の縦型ＭＯ
ＳＦＥＴの製造工程は次のようになる。
ＳＦＥＴの製造工程は次のようになる。
【００２７】先ず、第１の製造工程では図２に示すよう
に、シラン化合物とりん化合物を高温で分解反応させ、
鏡面研磨されたＮ＋型高濃度シリコン基板２１の表面
に、所定厚さを有するＮ−型低濃度シリコンエピタキシ
ャル層２２をエピタキシャル成長（気相成長）させる。
続いてＮ−型低濃度シリコンエピタキシャル層２２の上
面からほう素を所定深さまで熱拡散して上部にＰ型ベー
ス領域２４を形成する。
に、シラン化合物とりん化合物を高温で分解反応させ、
鏡面研磨されたＮ＋型高濃度シリコン基板２１の表面
に、所定厚さを有するＮ−型低濃度シリコンエピタキシ
ャル層２２をエピタキシャル成長（気相成長）させる。
続いてＮ−型低濃度シリコンエピタキシャル層２２の上
面からほう素を所定深さまで熱拡散して上部にＰ型ベー
ス領域２４を形成する。
【００２８】次に、写真蝕刻法を用いてフォトレジスト
の所定のパターニングを行い、形成された開孔部分か
ら、例えばひ素を４０ｋｅＶの加速電圧でドーズ量が２
×１０14個／ｃｍ2 となるようイオン注入し、さらに熱
拡散を行うことでＰ型ベース領域２４の上部にＮ型ソー
ス領域２５を形成する。
の所定のパターニングを行い、形成された開孔部分か
ら、例えばひ素を４０ｋｅＶの加速電圧でドーズ量が２
×１０14個／ｃｍ2 となるようイオン注入し、さらに熱
拡散を行うことでＰ型ベース領域２４の上部にＮ型ソー
ス領域２５を形成する。
【００２９】続く第２の製造工程では図３に示すよう
に、第１の製造工程におけると同様に写真蝕刻法を用い
て所定のパターニングを行うと共に、例えばひ素を４０
ｋｅＶの加速電圧でドーズ量が５×１０15個／ｃｍ2 と
なるようイオン注入し、さらに熱拡散してＮ型ソース領
域２５に隣接してＮ＋型ソース領域２６を形成する。
に、第１の製造工程におけると同様に写真蝕刻法を用い
て所定のパターニングを行うと共に、例えばひ素を４０
ｋｅＶの加速電圧でドーズ量が５×１０15個／ｃｍ2 と
なるようイオン注入し、さらに熱拡散してＮ型ソース領
域２５に隣接してＮ＋型ソース領域２６を形成する。
【００３０】次に、第３の製造工程では図４に示すよう
に、Ｎ型ソース領域２５の中央部分にＮ型ソース領域２
５及びＰ型ベース領域２４を貫通し、Ｎ−型低濃度シリ
コンエピタキシャル層２２の上部に底部を有するようエ
ッチングによってトレンチ２７を削設する。その後、酸
化雰囲気中にさらして表面に二酸化シリコン（Ｓｉ
Ｏ2 ）の薄い酸化膜を形成し、さらにその上にトレンチ
２７内を埋め込むようにしながらＣＶＤ法（化学反応に
よる気相成長）によりポリシリコン膜を成長形成する。
に、Ｎ型ソース領域２５の中央部分にＮ型ソース領域２
５及びＰ型ベース領域２４を貫通し、Ｎ−型低濃度シリ
コンエピタキシャル層２２の上部に底部を有するようエ
ッチングによってトレンチ２７を削設する。その後、酸
化雰囲気中にさらして表面に二酸化シリコン（Ｓｉ
Ｏ2 ）の薄い酸化膜を形成し、さらにその上にトレンチ
２７内を埋め込むようにしながらＣＶＤ法（化学反応に
よる気相成長）によりポリシリコン膜を成長形成する。
【００３１】続いて写真蝕刻法を用いて所定のパターニ
ングを行い、トレンチ２７部分及びＮ型ソース領域２５
上面のトレンチ２７の開口周縁部分以外のポリシリコン
膜と酸化膜をエッチングにより除去する。これによって
Ｐ型ベース領域２４及びＮ＋型ソース領域２６の上面
と、Ｎ型ソース領域２５上面の一部が露出した状態にな
る。
ングを行い、トレンチ２７部分及びＮ型ソース領域２５
上面のトレンチ２７の開口周縁部分以外のポリシリコン
膜と酸化膜をエッチングにより除去する。これによって
Ｐ型ベース領域２４及びＮ＋型ソース領域２６の上面
と、Ｎ型ソース領域２５上面の一部が露出した状態にな
る。
【００３２】そして、薄い酸化膜によるゲート絶縁膜２
８がトレンチ２７内の底部及び側壁部、Ｎ型ソース領域
２５上面のトレンチ２７の開口周縁部に延在するように
設けられ、また、トレンチ２７内を埋め込無ように設け
られたポリシリコン膜によってゲート電極２９が、ゲー
ト絶縁膜２８上に形成される。
８がトレンチ２７内の底部及び側壁部、Ｎ型ソース領域
２５上面のトレンチ２７の開口周縁部に延在するように
設けられ、また、トレンチ２７内を埋め込無ように設け
られたポリシリコン膜によってゲート電極２９が、ゲー
ト絶縁膜２８上に形成される。
【００３３】この様に第３の製造工程での加工が行われ
た後、ＣＶＤ法によりシリコン窒化膜（Ｓｉ3 Ｎ4 ）を
成長形成する。続いて写真蝕刻法を用いて所定のパター
ニングを行い、Ｐ型ベース領域２４及びＮ＋型ソース領
域２６の上面の一部が露出するようにシリコン窒化膜を
エッチングにより除去する。これによって層間絶縁膜３
０がシリコン窒化膜により形成され、層間絶縁膜３０に
よってゲート電極２９と共にＮ型ソース領域２５、ゲー
ト絶縁膜２８が露出しないよう覆われる。
た後、ＣＶＤ法によりシリコン窒化膜（Ｓｉ3 Ｎ4 ）を
成長形成する。続いて写真蝕刻法を用いて所定のパター
ニングを行い、Ｐ型ベース領域２４及びＮ＋型ソース領
域２６の上面の一部が露出するようにシリコン窒化膜を
エッチングにより除去する。これによって層間絶縁膜３
０がシリコン窒化膜により形成され、層間絶縁膜３０に
よってゲート電極２９と共にＮ型ソース領域２５、ゲー
ト絶縁膜２８が露出しないよう覆われる。
【００３４】この後、露出したＰ型ベース領域２４及び
Ｎ＋型ソース領域２６と、層間絶縁膜３０上にソース電
極３１をアルミニウムの蒸着によって被着し、所定のパ
ターニングを行なう。そして、ソース引き出し用ボンデ
ィングワイヤ３３をソース電極３１に導通するよう直接
ボンディングし、図１に示す断面図の構成を得る。な
お、ゲート電極２９には図示しないがゲート引き出し用
ボンディングワイヤが接続してある。
Ｎ＋型ソース領域２６と、層間絶縁膜３０上にソース電
極３１をアルミニウムの蒸着によって被着し、所定のパ
ターニングを行なう。そして、ソース引き出し用ボンデ
ィングワイヤ３３をソース電極３１に導通するよう直接
ボンディングし、図１に示す断面図の構成を得る。な
お、ゲート電極２９には図示しないがゲート引き出し用
ボンディングワイヤが接続してある。
【００３５】このように構成されたものでは、チャネル
がトレンチ２７の側壁に沿って縦方向に形成され、オン
抵抗成分は図１に示すようにチャネル抵抗（Ｒｃｈ）と
エピ部抵抗（Ｒｅｐｉ）の２つの大きな成分で構成され
るので、大幅にオン抵抗が低減したものとなる。そし
て、オン抵抗に関係なくゲート電極２９の幅を大幅に縮
小するとことができ、これによりＦＥＴセルの集積度を
高くすることができ、単位面積当たりのチャネル幅を増
すことができる。
がトレンチ２７の側壁に沿って縦方向に形成され、オン
抵抗成分は図１に示すようにチャネル抵抗（Ｒｃｈ）と
エピ部抵抗（Ｒｅｐｉ）の２つの大きな成分で構成され
るので、大幅にオン抵抗が低減したものとなる。そし
て、オン抵抗に関係なくゲート電極２９の幅を大幅に縮
小するとことができ、これによりＦＥＴセルの集積度を
高くすることができ、単位面積当たりのチャネル幅を増
すことができる。
【００３６】また、ゲート絶縁膜２８は、熱酸化によっ
て形成された薄い酸化膜をエッチングしてトレンチ２７
内の底部から側壁部、Ｎ型ソース領域２５上面に設けら
れるが、このゲート絶縁膜２８となる酸化膜の形成時に
Ｎ型ソース領域２５からＮ型不純物が酸化膜中に熱拡散
によって取り込まれることになる。しかし、この時にＮ
型ソース領域２５から酸化膜中に取り込まれるＮ型不純
物の取り込まれ量は、Ｎ型ソース領域２５の不純物ドー
ズ量が少ないために少なく、酸化膜が絶縁膜としての機
能を果たさなくなるものではない。このような酸化膜に
よって形成されたゲート絶縁膜２８では、十分なゲート
耐量を有し、ゲート破壊へと至るものとはならない。
て形成された薄い酸化膜をエッチングしてトレンチ２７
内の底部から側壁部、Ｎ型ソース領域２５上面に設けら
れるが、このゲート絶縁膜２８となる酸化膜の形成時に
Ｎ型ソース領域２５からＮ型不純物が酸化膜中に熱拡散
によって取り込まれることになる。しかし、この時にＮ
型ソース領域２５から酸化膜中に取り込まれるＮ型不純
物の取り込まれ量は、Ｎ型ソース領域２５の不純物ドー
ズ量が少ないために少なく、酸化膜が絶縁膜としての機
能を果たさなくなるものではない。このような酸化膜に
よって形成されたゲート絶縁膜２８では、十分なゲート
耐量を有し、ゲート破壊へと至るものとはならない。
【００３７】一方、ソース電極３１に対してはＮ型ソー
ス領域２５よりも不純物ドーズ量が多いＮ＋型ソース領
域２６が接続されるため、取り出しに対して必要とする
コンタクト濃度が十分に得られる状態での接触面を有す
ることになる。
ス領域２５よりも不純物ドーズ量が多いＮ＋型ソース領
域２６が接続されるため、取り出しに対して必要とする
コンタクト濃度が十分に得られる状態での接触面を有す
ることになる。
【００３８】尚、Ｎチャネル型の縦型ＭＯＳＦＥＴにお
ける実施形態について説明したが、Ｐチャネル型の縦型
ＭＯＳＦＥＴにも反対導電型となるように構成すること
によて適用でき、さらにＰ＋型高濃度シリコン基板上に
Ｎ−型低濃度シリコンエピタキシャル層を成層して構成
されたＩＧＢＴにも同様に適用できる。
ける実施形態について説明したが、Ｐチャネル型の縦型
ＭＯＳＦＥＴにも反対導電型となるように構成すること
によて適用でき、さらにＰ＋型高濃度シリコン基板上に
Ｎ−型低濃度シリコンエピタキシャル層を成層して構成
されたＩＧＢＴにも同様に適用できる。
【００３９】
【発明の効果】以上の説明から明らかなように、本発明
は上記のように構成したことにより、ソース電極の取り
出しに対しては必要とするコンタクト濃度を有し、また
ゲート絶縁膜への不純物の取り込まれ量が抑制されてゲ
ート絶縁膜が絶縁膜としての十分な機能を果たすものと
なると共に装置の高集積化が実現できる等の効果が得ら
れる。
は上記のように構成したことにより、ソース電極の取り
出しに対しては必要とするコンタクト濃度を有し、また
ゲート絶縁膜への不純物の取り込まれ量が抑制されてゲ
ート絶縁膜が絶縁膜としての十分な機能を果たすものと
なると共に装置の高集積化が実現できる等の効果が得ら
れる。
【図１】本発明の一実施形態を示す部分断面図である。
【図２】本発明の一実施形態に係る第１の製造工程にお
ける断面図である。
ける断面図である。
【図３】本発明の一実施形態に係る第２の製造工程にお
ける断面図である。
ける断面図である。
【図４】本発明の一実施形態に係る第３の製造工程にお
ける断面図である。
ける断面図である。
【図５】従来技術に係るプレーナ構造の縦型ＭＯＳＦＥ
Ｔの部分断面図である。
Ｔの部分断面図である。
【図６】従来技術に係るトレンチ構造の縦型ＭＯＳＦＥ
Ｔの部分断面図である。
Ｔの部分断面図である。
【図７】不純物ドーズ量に対する不純物の取り込まれ量
の関係を示す特性図である。
の関係を示す特性図である。
２１…Ｎ＋型高濃度シリコン基板
２２…Ｎ−型低濃度シリコンエピタキシャル層
２４…Ｐ型ベース領域
２５…Ｎ型ソース領域
２６…Ｎ＋型ソース領域
２７…トレンチ
２８…ゲート絶縁膜
２９…ゲート電極
３１…ソース電極
Claims (6)
- 【請求項１】 半導体基板と、この半導体基板上に形成
された第１導電型の半導体層と、この半導体層上に形成
された第２導電型のベース領域と、この第２導電型のベ
ース領域内に選択的に形成された第１導電型のソース領
域と、この第１導電型のソース領域内に表面より厚さ方
向に前記第２導電型のベース領域を貫通するよう刻設さ
れた溝と、この溝の内面及び前記第１導電型のソース領
域の上表面に形成されたゲート絶縁膜と、このゲート絶
縁膜上に前記溝を埋め込むようにして形成したゲート電
極と、前記第１導電型のソース領域及び前記第２導電型
のベース領域の上表面に設けられたソース電極を有する
半導体装置において、前記第１導電型のソース領域は、
不純物濃度が低い低濃度領域部とこの低濃度領域部より
不純物濃度が高い高濃度領域部から形成されており、前
記溝は前記低濃度領域部の上表面から刻設され、かつ前
記ゲート絶縁膜は前記低濃度領域部と前記高濃度領域部
のうち前記低濃度領域部上のみに形成されていることを
特徴とする半導体装置。 - 【請求項２】 前記半導体基板がＮ型シリコン基板でな
り、前記半導体層が前記半導体基板よりも低濃度のＮ型
シリコンエピタキシャル層でなることを特徴とする請求
項１記載の半導体装置。 - 【請求項３】 前記半導体基板がＰ型シリコン基板でな
り、前記半導体層が前記半導体基板よりも低濃度のＰ型
シリコンエピタキシャル層でなることを特徴とする請求
項１記載の半導体装置。 - 【請求項４】 前記半導体基板がＰ型シリコン基板でな
り、前記半導体層がＮ型シリコンエピタキシャル層でな
ることを特徴とする請求項１記載の半導体装置。 - 【請求項５】 Ｐ型シリコン基板と、このＰ型シリコン
基板上に形成されたＮ型シリコンエピタキシャル層と、
このＮ型シリコンエピタキシャル層上に形成されたＰ型
のベース領域と、このＰ型のベース領域内に選択的に形
成されたＮ型のソース領域と、このＮ型のソース領域内
に表面より厚さ方向に前記Ｐ型のベース領域を貫通する
よう刻設された溝と、この溝の内面及び前記Ｎ型のソー
ス領域の上表面に形成されたゲート絶縁膜と、このゲー
ト絶縁膜が設けられた前記溝に形成したゲート電極と、
前記Ｎ型のソース領域及び前記Ｐ型のベース領域の上表
面に設けられたソース電極を有する半導体装置におい
て、前記Ｎ型のソース領域は、不純物濃度が低い低濃度
領域部とこの低濃度領域部より不純物濃度が高い高濃度
領域部から形成されており、前記溝は前記低濃度領域部
の上表面から刻設され、かつ前記ゲート絶縁膜は前記低
濃度領域部と前記高濃度領域部のうち前記低濃度領域部
上のみに形成されていることを特徴とする半導体装置。 - 【請求項６】 前記ソース電極が、前記ソース領域の高
濃度領域部と前記ベース領域に接続されていることを特
徴とする請求項１、請求項２、請求項３、請求項４、請
求項５のいずれか１つに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07242296A JP3517514B2 (ja) | 1996-03-27 | 1996-03-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07242296A JP3517514B2 (ja) | 1996-03-27 | 1996-03-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09260663A JPH09260663A (ja) | 1997-10-03 |
| JP3517514B2 true JP3517514B2 (ja) | 2004-04-12 |
Family
ID=13488845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07242296A Expired - Fee Related JP3517514B2 (ja) | 1996-03-27 | 1996-03-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3517514B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| JP2001326273A (ja) | 2000-05-16 | 2001-11-22 | Denso Corp | 半導体装置の製造方法 |
| JP2001351895A (ja) | 2000-06-09 | 2001-12-21 | Denso Corp | 半導体装置の製造方法 |
| JP2002190595A (ja) * | 2000-12-21 | 2002-07-05 | Denso Corp | 半導体装置及びその製造方法 |
| JP4570806B2 (ja) * | 2001-04-11 | 2010-10-27 | セイコーインスツル株式会社 | 半導体集積回路装置の製造方法 |
| JP4024503B2 (ja) | 2001-09-19 | 2007-12-19 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP4761942B2 (ja) * | 2004-11-16 | 2011-08-31 | 株式会社東芝 | 半導体装置 |
| WO2010125639A1 (ja) | 2009-04-28 | 2010-11-04 | 三菱電機株式会社 | 電力用半導体装置 |
| JP5243671B1 (ja) * | 2011-11-21 | 2013-07-24 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| JP6064977B2 (ja) * | 2014-11-06 | 2017-01-25 | 三菱電機株式会社 | 炭化珪素半導体装置 |
| JP7319496B2 (ja) * | 2020-03-17 | 2023-08-02 | 株式会社東芝 | 半導体装置 |
-
1996
- 1996-03-27 JP JP07242296A patent/JP3517514B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09260663A (ja) | 1997-10-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4829473B2 (ja) | 絶縁ゲート型半導体装置およびその製造方法 | |
| US6501129B2 (en) | Semiconductor device | |
| US7224022B2 (en) | Vertical type semiconductor device and method of manufacturing the same | |
| US20050170587A1 (en) | Power MOSFET semiconductor device and method of manufacturing the same | |
| EP0189208A2 (en) | Mos transistor with higher withstand voltage | |
| JP2004064063A (ja) | 高電圧縦型ｄｍｏｓトランジスタ及びその製造方法 | |
| US20020195655A1 (en) | Symmetric trench MOSFET device and method of making same | |
| JP3517514B2 (ja) | 半導体装置 | |
| US8022475B2 (en) | Semiconductor device optimized to increase withstand voltage and reduce on resistance | |
| JP3307112B2 (ja) | 半導体装置の製造方法 | |
| JPH11238877A (ja) | 縦型ｍｉｓｆｅｔ及びその製造方法 | |
| US20020060339A1 (en) | Semiconductor device having field effect transistor with buried gate electrode surely overlapped with source region and process for fabrication thereof | |
| JP2002016080A (ja) | トレンチゲート型ｍｏｓｆｅｔの製造方法 | |
| US11164797B2 (en) | Method of manufacturing semiconductor integrated circuit | |
| JP2003224277A (ja) | 炭化珪素半導体装置とその製造方法 | |
| CN110875246B (zh) | 半导体装置的制造方法及半导体装置 | |
| JPH11330091A (ja) | 炭化珪素半導体装置及びその製造方法 | |
| EP0647968A2 (en) | Semiconductor device comprising a plurality of element separating trenches and method of manufacturing same | |
| JP5135920B2 (ja) | 半導体装置の製造方法 | |
| JP2003273354A (ja) | 半導体装置およびその製造方法 | |
| US7723784B2 (en) | Insulated gate semiconductor device and method for manufacturing the same | |
| JP2001135817A (ja) | 絶縁ゲート型半導体装置およびその製造方法 | |
| JPH09260659A (ja) | 半導体素子およびその製造方法 | |
| JP2005072356A (ja) | 絶縁ゲート型電界効果半導体装置およびその製造方法 | |
| JPH0745824A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040120 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040126 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080130 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090130 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100130 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110130 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120130 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130130 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |