KR20230150663A - 전력 반도체 소자, 이를 포함하는 전력 반도체 칩 및 이의 제조 방법 - Google Patents

전력 반도체 소자, 이를 포함하는 전력 반도체 칩 및 이의 제조 방법 Download PDF

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이주환
강민기
윤성환
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Abstract

본 발명의 일 실시예에 따른 전력 반도체 소자는, 반도체 기판의 제1 면으로부터 상기 제1 면에 대향하는 제2 면을 향해 리세스(recess) 되도록 배치되는 게이트 전극, 상기 게이트 전극이 배치되는 트렌치 및 상기 제1 면 각각에 접하도록 배치되고, 제1 도전형의 불순물을 포함하는 이미터 영역, 상기 제2 면에 접하도록 배치되고, 상기 제1 도전형의 반대 도전형인 제2 도전형의 불순물을 포함하는 콜렉터 영역, 상기 트렌치의 바닥면을 감싸면서 상기 트렌치의 신장 방향을 따라 상기 제2 면을 향해 신장되고, 상기 제2 도전형의 불순물을 포함하는 플로팅 영역, 및 상기 트렌치 내에서 상기 게이트 전극 아래에 배치되는 트렌치 이미터 영역을 포함할 수 있다.

Description

전력 반도체 소자, 이를 포함하는 전력 반도체 칩 및 이의 제조 방법{Power semiconductor device, power semiconductor chip including the same, and method for manufacturing the same}
본 발명은 스위칭 동작을 수행하는 전력 반도체 소자, 이를 포함하는 전력 반도체 칩 및 이의 제조 방법에 관한 것이다.
전력 반도체 소자는 고전압과 고전류 환경에서 스위칭 동작을 수행할 수 있는 반도체 소자를 의미할 수 있다. 전력 반도체 소자는 고전력 스위칭(즉, 고전압과 고전류 환경에서의 스위칭 동작)이 필요한 분야(예컨대, 인버터 소자)에 주로 이용되고 있다. 전력 반도체 소자의 예로는 절연 게이트 양극성 트랜지스터(IGBT, insulated gate bipolar transistor), 전력 모스펫(Power MOSFET) 등을 들 수 있다. 이러한 전력 반도체 소자에 대해 고전압에 대한 내압 특성이 기본적으로 요구되며, 최근에는 추가적으로 고속 스위칭 동작이 요구되고 있다.
대한민국 공개공보 제20140057630호(2014.05.13. 공개)
본 발명은 고전압에 대한 내압 특성을 확보하면서, 동작 안정성을 높일 수 있는 전력 반도체 소자, 이를 포함하는 전력 반도체 칩 및 이의 제조 방법을 제공하는 것을 목적으로 한다.
그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 의한 전력 반도체 소자는, 반도체 기판의 제1 면으로부터 상기 제1 면에 대향하는 제2 면을 향해 리세스(recess) 되도록 배치되는 게이트 전극, 상기 게이트 전극이 배치되는 트렌치 및 상기 제1 면 각각에 접하도록 배치되고, 제1 도전형의 불순물을 포함하는 이미터 영역, 상기 제2 면에 접하도록 배치되고, 상기 제1 도전형의 반대 도전형인 제2 도전형의 불순물을 포함하는 콜렉터 영역, 상기 트렌치의 바닥면을 감싸면서 상기 트렌치의 신장 방향을 따라 상기 제2 면을 향해 신장되고, 상기 제2 도전형의 불순물을 포함하는 플로팅 영역, 및 상기 트렌치 내에서 상기 게이트 전극 아래에 배치되는 트렌치 이미터 영역을 포함할 수 있다.
본 발명의 일 실시예에 따른 전력 반도체 소자의 제조 방법은, 제1 도전형의 불순물을 포함하는 제1 드리프트 영역을 에피택셜 성장(epitaxial growth)을 통해 형성하는 단계, 상기 제1 드리프트 영역의 상부로부터 상기 제1 도전형의 반대 도전형인 제2 도전형의 불순물을 주입하여 플로팅 영역을 형성하는 단계, 상기 제1 드리프트 영역의 상부에 상기 제1 도전형의 불순물을 포함하는 제2 드리프트 영역을 에피택셜 성장을 통해 형성하는 단계, 상기 제2 드리프트 영역의 상부로부터 상기 제1 도전형의 불순물을 주입하여 이미터 영역을 형성하는 단계, 상기 이미터 영역을 관통하여 상기 플로팅 영역의 적어도 일부가 식각되도록 에칭(etching)을 통해 트렌치를 형성하는 단계, 상기 트렌치의 표면과 이격되도록 전도성 물질을 증착하여 트렌치 이미터 영역을 형성하는 단계, 및 상기 트렌치 이미터 영역의 상부에 상기 트렌치 이미터 영역과 이격되도록 전도성 물질을 증착하여 게이트 전극을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 의한 전력 반도체 소자, 이를 포함하는 전력 반도체 칩 및 이의 제조 방법에 따르면, 내압 특성을 유지하면서도 동작 안정성을 향상시킬 수 있다.
이러한 효과는 예시적인 것이고, 본 발명의 실시예들이 이에 제한받는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 칩을 보여주는 개략적인 평면도이다.
도 2는 도 1의 전력 반도체 소자를 포함하는 전력 반도체 칩을 간략히 나타낸 도면이다.
도 3은 도 2에 도시된 셀 영역의 일부의 일 예를 나타낸 도면이다.
도 4는 도 2에 도시된 셀 영역의 일부의 다른 예를 나타낸 도면이다.
도 5a는 도 3 또는 도 4의 셀 영역의 단면을 나타낸 도면이다.
도 5b는 도 5a의 일부 영역을 확대하여 나타낸 도면이다.
도 5c는 도 5a에 도시된 구조에서의 전기장 분포를 나타낸 그래프이다.
도 5d는 IGBT에서 발생하는 변위 전류(displacement current)를 설명하기 위한 도면이다.
도 5e는 도 5a에 도시된 구조에서 쇼트 서킷 상황에서 나타나는 파형을 나타낸 그래프이다.
도 6a 내지 도 6n 각각은 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조 방법을 설명하기 위한 도면이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.
다르게 정의되지 않는 한, 여기에 사용된 모든 용어들은 해당기술 분야에서 통상의 지식을 가진 자에 의해서 통상적으로 이해되는 것과 같은 의미로 사용된다. 도면에서, 층 및 영역의 크기는 설명을 위해 과장되었고, 따라서 본 발명의 일반적인 구조들을 설명하기 위해 제공된다.
동일한 참조 부호들은 동일한 구성 요소를 나타낸다. 층, 영역, 또는 기판과 같은 한 구성이 다른 구성 상(on)에 있다고 지칭할 때, 그것은 다른 구성의 바로 상부 트렌치에 있거나 또는 그 사이에 다른 개재된 구성이 또한 존재할 수 있는 것으로 이해될 것이다. 반면에, 한 구성이 다른 구성의 “바로 위에(directly on)” 있다라고 지칭할 때는 중간 개재 구성들이 존재하지 않는다고 이해된다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자의 일 예를 나타낸 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 전력 반도체 소자(10)는 고전압과 고전류의 환경에서 스위치로 동작 가능한 소자로서, 예를 들어 인버터(inverter)에 이용될 수 있다.
도 1에 도시된 바와 같이, 전력 반도체 소자(10)는 절연 게이트 바이폴라 트랜지스터(IGBT, insulated gate bipolar transistor)를 포함할 수 있다. 다른 실시예에 따라, 전력 반도체 소자(10)는 다른 종류의 전력 트랜지스터(예컨대, 실리콘 카바이드 기반의 MOSFET(metal oxide semiconductor field effect transistor))로 구현될 수 있으나, 본 개시에서는 전력 반도체 소자(10)가 IGBT 로 구현됨을 전제로 본 발명의 기술적 사상에 대해 설명하기로 한다.
IGBT는 바이폴라 트랜지스터의 이미터(emitter)와 콜렉터(collector)에 MOSFET의 게이트(gate)가 결합된 구조를 가질 수 있다. 따라서, 전력 반도체 소자(10)는 바이폴라 트랜지스터의 내압 특성과 MOSFET의 상대적으로 빠른 스위칭 속도를 함께 가질 수 있다.
IGBT는 게이트로 인가되는 구동 전압에 따라 게이트-이미터 간 전압(Vge)이 변화되어 온(on) 또는 오프(off)되는 자기 소호형 소자일 수 있다. 여기서, 자기 소호형 소자는 외부에 의존하지 않고 입력 신호를 수신하여 자신 제어 능력으로 두 단자(즉, 이미터 및 콜렉터) 사이에 전류를 흐르게 하거나, 흐르지 않게 할 수 있는 소자를 의미할 수 있다.
IGBT는 게이트에 연결되는 게이트 단자(G), 이미터에 연결되는 이미터 단자(E) 및 콜렉터에 연결되는 콜렉터 단자(C)를 포함할 수 있다. IGBT는 게이트 단자(G)로 입력되는 구동 전압에 따라 온 또는 오프됨으로써, 이미터 단자(E)와 콜렉터 단자(C) 사이에 전류를 흐르게 하거나 흐르지 않게 할 수 있다. 게이트 단자(G)는 구동 전압을 전달하는 드라이버 회로(미도시)에 연결될 수 있고, 이미터 단자(E)와 콜렉터 단자(C)는 부하(미도시)에 연결되어 스위칭 기능을 제공할 수 있다.
일 실시예에 따라, 전력 반도체 소자(10)는 이미터 단자(E)와 콜렉터 단자(C) 사이에 연결되는 환류 다이오드(Df)를 더 포함할 수 있다. 환류 다이오드(Df)는 IGBT의 온 동작으로 인해 이미터 또는 콜렉터에 축적된 캐리어(정공 또는 전자)가 IGBT의 오프 동작에서 다시 방출될 수 있도록 하는 루프(loop)를 제공할 수 있다. 환류 다이오드(Df)는 이러한 루프를 제공함으로써 임펄스 전압을 방지할 수 있어 IGBT 또는 전력 반도체 소자(10)에 연결된 부하의 손상을 예방할 수 있다.
도 2는 도 1의 전력 반도체 소자를 포함하는 전력 반도체 칩을 간략히 나타낸 도면이다.
도 2를 참조하면, 전력 반도체 칩(20)은 도 1의 전력 반도체 소자(10)를 포함하는 반도체 칩일 수 있다. 전력 반도체 칩(20)은 일체로 형성되는 하나의 전력 반도체 소자(10)를 포함할 수도 있고, 다른 실시예에 따라 복수의 전력 반도체 소자들(10)을 포함할 수도 있다.
전력 반도체 칩(20)은 셀 영역(cell region, 100) 및 주변 영역(peripheral region, 200)을 포함할 수 있다.
셀 영역(100)은 적어도 하나의 전력 반도체 소자(10)를 포함할 수 있다. 예를 들어, 전력 반도체 소자(10)의 배치 형태는 도 3의 스트라이프 타입(stripe type) 또는 도 4의 클로즈드 타입(closed type)에 해당할 수 있다. 이러한 배치 형태에 대해서는 도 3과 도 4를 참조하여 후술하기로 한다.
셀 영역(100)은 적어도 하나의 전력 반도체 소자(10)의 상태를 모니터링하기 위한 소자를 더 포함할 수 있다.
일 실시예에 따라, 셀 영역(100)은 전력 반도체 소자(10)와 실질적으로 동일하면서 소정의 비로 축소된 구조를 갖는 전류 센싱 트랜지스터를 더 포함할 수 있다. 일 예로, 전류 센싱 트랜지스터는 전력 반도체 소자(10)의 IGBT와 병렬로 연결될 수 있다. 여기서, 병렬로 연결시 전류 센싱 트랜지스터의 일 단자와 IGBT의 일 단자 사이에는 소정의 저항이 연결될 수 있다. 전류 센싱 트랜지스터의 출력 전류(예컨대, 이미터 단자 또는 콜렉터 단자의 출력 전류)는 전력 반도체 소자(10)의 출력 전류와 소정의 비에 연관된 비율을 가지며, 이러한 비율을 통해 전류 센싱 트랜지스터의 출력 전류는 전력 반도체 소자(10)의 상태를 간접적으로 모니터링하는데 이용될 수 있다.
다른 실시예에 따라, 셀 영역(100)은 전력 반도체 소자(10)에 인접하게 배치되어 전력 반도체 소자(10)의 온도를 감지하는 온도 센서를 더 포함할 수 있다. 일 예로, 온도 센서는 온도에 따라 달라지는 전류를 출력하는 정션 다이오드(junction diode)를 포함할 수 있다. 이러한 정션 다이오드의 전류는 전력 반도체 소자(10)의 온도를 모니터링하는데 이용될 수 있다.
주변 영역(200)은 셀 영역(100)을 둘러싸면서 셀 영역(100)의 외곽에 배치될 수 있다. 주변 영역(200)은 외부 회로(예를 들어, 구동 회로, 부하, 테스트 회로 등)와 셀 영역(100) 간의 전기적인 연결을 위한 복수의 단자들을 포함할 수 있다. 복수의 단자들은 IGBT의 게이트 단자(G), 이미터 단자(E) 및 콜렉터 단자(C)를 포함할 수 있다. 또한, 복수의 단자들은 셀 영역(100)에 포함될 수 있는 전류 센싱 트랜지스터 및/또는 온도 센서의 각 단자를 포함할 수 있다.
도 3은 도 2에 도시된 셀 영역의 일부의 일 예를 나타낸 도면이다.
도 3을 참조하면, 도 2의 셀 영역(100)의 일부(300)가 도시되어 있다. 셀 영역(100)은 셀 영역(100)의 일부(300)를 단위로 셀 영역(100)의 일부(300)가 상하좌우 각각의 방향으로 반복적으로 배열되는 형태를 가질 수 있으나, 본 발명의 범위는 이에 한정되지 않는다.
셀 영역(100)의 일부(300)는 게이트 전극(120), 게이트 절연막(122), 이미터 영역(130) 및 이미터 전극(132)을 포함할 수 있다.
게이트 전극(120)은 도 1의 IGBT의 게이트에 해당하고, 게이트 절연막(122)은 게이트 전극(120)을 다른 구성으로부터 전기적으로 분리할 수 있다. 이미터 영역(130)과 이미터 전극(132)은 도 1의 IGBT의 이미터에 해당할 수 있다.
셀 영역(100)의 일부(300)는 셀 영역(100)의 수직 단면에서 특정 높이에 대응하는 평면을 나타낸 것으로서, 도 1의 IGBT의 콜렉터에 해당하는 구성은 셀 영역(100)의 일부(300)와는 다른 높이에 위치할 수 있다.
한편, 게이트 전극(120), 게이트 절연막(122), 이미터 영역(130) 및 이미터 전극(132) 각각의 구체적인 구조, 기능 및 재질에 대해서는 도 5a를 참조하여 후술하기로 한다. 도 3에서는 게이트 전극(120), 게이트 절연막(122), 이미터 영역(130) 및 이미터 전극(132)의 평면 상에서의 배치 형태에 대해 설명하기로 한다.
게이트 전극(120)은 일 방향(도 3에서 상하 방향)을 따라 신장될 수 있다. 게이트 절연막(122)은 게이트 전극(120)의 좌우 양측에 접하면서 일 방향을 따라 게이트 전극(120)과 나란하게 신장될 수 있다.
이미터 영역(130)은 게이트 전극(120)의 좌측에 배치된 게이트 절연막(122) 또는 게이트 전극(120)의 우측에 배치된 게이트 절연막(122)에 접하면서 일 방향을 따라 게이트 전극(120)과 나란하게 신장될 수 있다. 즉, 게이트 전극(120)과 이미터 영역(130)의 사이에는 게이트 절연막(122)이 배치되며, 게이트 전극(120)과 이미터 영역(130)은 게이트 절연막(122)에 의해 전기적으로 분리될 수 있다.
게이트 전극(120), 게이트 전극(120)의 좌우로 배치된 게이트 절연막(122)과 이미터 영역(130)으로 구성된 단위 셀은 일 방향에 수직하는 타 방향(도 3에서 좌우 방향)을 따라 소정 거리 이격되어 배치될 수 있다. 도 3에서 좌측에 배치된 단위 셀의 좌우로 단위 셀에 접하도록 이미터 전극(132)이 배치될 수 있다. 또한, 도 3에서 우측에 배치된 단위 셀의 좌우로 단위 셀에 접하도록 이미터 전극(132)이 배치될 수 있다. 따라서, 타 방향을 따라 이격되어 배치되는 단위 셀들 사이에는 이미터 전극(132)이 배치될 수 있다.
도 3에서 단위 셀이 줄무늬 형태를 가진다는 점에서, 전력 반도체 소자(10)의 배치 형태는 스트라이프 타입으로 정의될 수 있다.
도 4는 도 2에 도시된 셀 영역의 일부의 다른 예를 나타낸 도면이다.
도 4를 참조하면, 도 2의 셀 영역(100)의 일부(400)가 도시되어 있다. 셀 영역(100)은 셀 영역(100)의 일부(400)를 단위로 셀 영역(100)의 일부(400)가 상하좌우 각각의 방향으로 반복적으로 배열되는 형태를 가질 수 있으나, 본 발명의 범위는 이에 한정되지 않는다.
셀 영역(100)의 일부(400)는 배치 형태를 제외하고는 도 3에서 설명된 셀 영역(100)의 일부(300)와 실질적으로 동일한 바 중복되는 설명은 생략하기로 한다.
게이트 전극(120)은 사각형의 링(ring) 형상을 가질 수 있다. 게이트 절연막(122)은 게이트 전극(120)의 좌우 양측에 접하면서 게이트 전극(120)과 나란하게 신장될 수 있다.
이미터 영역(130)은 게이트 전극(120)의 일측에 배치된 게이트 절연막(122) 또는 게이트 전극(120)의 타측에 배치된 게이트 절연막(122)에 접하면서 게이트 전극(120)과 나란하게 신장될 수 있다. 즉, 게이트 전극(120)과 이미터 영역(130)의 사이에는 게이트 절연막(122)이 배치되며, 게이트 전극(120)과 이미터 영역(130)은 게이트 절연막(122)에 의해 전기적으로 분리될 수 있다.
게이트 전극(120), 게이트 전극(120)의 양측으로 배치된 게이트 절연막(122)과 이미터 영역(130)으로 구성된 단위 셀은 전체적으로 사각형의 링 형상을 가질 수 있다.
도 4에서 단위 셀의 내측과 외측 각각에는 단위 셀에 접하도록 이미터 전극(132)이 배치될 수 있다.
도 4에서 단위 셀이 링 형태를 가진다는 점에서, 전력 반도체 소자(10)의 배치 형태는 클로즈드 타입으로 정의될 수 있다.
도 3에 도시된 스트라이프 타입은 상대적으로 높은 채널 밀도(이미터-콜렉터 간 채널의 밀도)를 구현할 수 있어 IGBT의 정특성 측면에서 유리하며, 도 4에 도시된 클로즈드 타입은 기생 캐패시턴스의 크기 및 비율을 보다 용이하게 조절할 수 있어 IGBT의 스위칭 안정성 측면에서 유리할 수 있다. IGBT의 용도 및 요구 사양에 따라 스트라이프 타입 또는 클로즈드 타입이 선택될 수 있다.
다른 실시예에 따라, 셀 영역(100)은 스트라이프 타입과 클로즈드 타입이 합쳐진 형태인 레더(ladder) 타입으로 구현될 수도 있다. 레더 타입은 게이트 전극(120) 등이 스트라이프 타입과 같이 일 방향을 따라 소정 거리 이격되어 신장되되, 게이트 전극(120) 등이 일 방향에 수직한 방향으로 신장되어 스트라이프 타입에 해당하는 게이트 전극(120) 등을 서로 잇는 형태를 의미할 수 있다. 레더 타입은 스트라이프 타입과 클로즈드 타입의 장점을 함께 가질 수 있다.
도 5a는 도 3 또는 도 4의 셀 영역의 단면을 나타낸 도면이다. 도 5b는 도 5a의 일부 영역을 확대하여 나타낸 도면이다. 도 5c는 도 5a에 도시된 구조에서의 전기장 분포를 나타낸 그래프이다. 도 5d는 IGBT에서 발생하는 변위 전류(displacement current)를 설명하기 위한 도면이다. 도 5e는 도 5a에 도시된 구조에서 쇼트 서킷 상황에서 나타나는 파형을 나타낸 그래프이다.
도 5a를 참조하면, 도 3의 제1 라인(A-A') 또는 도 4의 제2 라인(B-B')을 따라 셀 영역(100)을 절단한 단면(500)이 도시되어 있으며, 제1 라인(A-A') 또는 제2 라인(B-B')은 도 5a에서 제3 라인(C-C')에 해당할 수 있다.
단면(500)은 반도체 기판(110), 반도체 기판(110)의 하부에 배치되는 콜렉터 전극(112), 적어도 일부가 반도체 기판(110)의 상부로부터 돌출되는 게이트 절연막(122)과 이미터 전극(132)을 포함할 수 있다.
반도체 기판(110)은 적어도 하나의 반도체 물질층(예컨대, 에피택셜층(epitaxial layer))을 의미할 수 있다. 예를 들어, 반도체 기판(110)은 실리콘, 게르마늄, 실리콘-게르마늄 등의 반도체 물질을 포함할 수 있다. 반도체 기판(110)은 제3 라인(C-C')으로부터 콜렉터 전극(112)의 하단에 이르는 영역을 의미할 수 있다.
반도체 기판(110)은 콜렉터 영역(collector region, 114), 드리프트 영역(drift region, 116), 웰 영역(well region, 118), 게이트 전극(gate electrode, 120), 게이트 절연막(gate insulating film, 122)의 일부, 이미터 영역(emitter region, 130), 이미터 전극(emitter electrode, 132)의 일부, 트렌치 이미터 영역(trench emitter region, 135) 및 플로팅 영역(floating region, 150)을 포함할 수 있다. 반도체 기판(110)은 상면(또는 제1 면) 및 상면에 대향하는 하면(또는 제2 면)을 포함할 수 있다.
콜렉터 영역(114)은 제2 도전형을 갖는 불순물을 포함할 수 있다. 제2 도전형은 P형 또는 N형 일 수 있고, 제2 도전형은 제1 도전형의 반대 도전형일 수 있다. 콜렉터 영역(114)은 반도체 기판(110)의 하면에 접하면서 소정의 두께를 갖도록 형성될 수 있다. 콜렉터 영역(114)은 하부의 콜렉터 전극(112)과 접하도록 배치될 수 있다. 콜렉터 전극(112)은 도 1의 콜렉터 단자(C)와 전기적으로 연결될 수 있고, 폴리실리콘(polysilicon), 금속(metal), 금속 질화물, 금속 실리사이드 중 적어도 하나를 포함할 수 있다.
콜렉터 영역(114)과 콜렉터 전극(112)은 도 1의 IGBT의 콜렉터에 해당할 수 있다.
드리프트 영역(116)은 제1 도전형을 갖는 불순물을 포함할 수 있다. 제1 도전형은 P형 또는 N형 일 수 있고, 제1 도전형은 제2 도전형의 반대 도전형일 수 있다. 드리프트 영역(116)은 콜렉터 영역(114)과 이미터 영역(130) 간의 전하(정공 및 전자)의 수직 이동 경로를 제공할 수 있다. 드리프트 영역(116)은 콜렉터 영역(114)의 상부에 배치되고, 플로팅 영역(150) 및 트렌치(TH) 각각의 측면에 접하면서 트렌치(TH)의 신장 방향(도 5a의 상하 방향)을 따라 연장될 수 있다.
웰 영역(118)은 제2 도전형을 갖는 불순물을 포함할 수 있다. 웰 영역(118)은 드리프트 영역(116)과 이미터 영역(130)의 사이 및 드리프트 영역(116)과 이미터 전극(132)의 사이에 배치될 수 있다. 또한, 웰 영역(118)은 내부에 각각 게이트 전극(120)과 게이트 절연막(122)이 배치되는 서로 인접하는 트렌치들(trench, TH)의 사이에 위치할 수 있다. 웰 영역(118)은 드리프트 영역(107), 게이트 절연막(122), 이미터 영역(130) 및 이미터 전극(132)에 각각 접하도록 배치될 수 있다. 트렌치(TH)는 반도체 기판(110)의 일 면으로부터 반도체 기판(110)의 타 면을 향해 소정의 깊이로 리세스(recess)된 구조를 의미할 수 있다.
반도체 기판(110)의 상면으로부터 웰 영역(118)의 하면까지의 깊이는 반도체 기판(110)의 상면으로부터 트렌치(TH)의 바닥면까지의 깊이보다 얕을 수 있다.
게이트 전극(120)은 전도성을 갖는 물질, 예를 들어 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 중 적어도 하나를 포함할 수 있다. 게이트 전극(120)은 트렌치(TH) 내부에서 게이트 절연막(122)과 접하면서 트렌치(TH) 내부를 충진하도록 배치될 수 있다. 따라서, 게이트 전극(120)은 반도체 기판(110)의 상면으로부터 반도체 기판(110)의 하면을 향해 소정의 깊이로 리세스된 형태를 가질 수 있다. 여기서, 소정의 깊이는 반도체 기판(110)의 상면으로부터 웰 영역(118)의 하면까지의 깊이와 실질적으로 동일할 수 있으나, 본 발명의 범위는 이에 한정되지 않는다.
게이트 전극(120)은 도 1의 IGBT의 게이트에 해당할 수 있고, 도 1의 게이트 단자(G)와 전기적으로 연결될 수 있다.
게이트 절연막(122)은 절연 물질, 예를 들어 실리콘 산화물, 실리콘 질화물, 게르마늄 산화물, 게르마늄 질화물, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물 중 적어도 하나를 포함할 수 있다. 게이트 절연막(122)은 트렌치(TH)의 측면을 따라 트렌치(TH)의 내부에 게이트 전극(120)과 접하도록 배치될 수 있다. 또한, 게이트 절연막(122)은 반도체 기판(110)의 외부로 연장되어 게이트 전극(120) 및 이미터 영역(130)의 상부에 배치될 수 있다. 반도체 기판(110)의 외부로 연장되는 게이트 절연막(122)은 층간 절연막으로 불릴 수 있다.
트렌치(TH)의 내부에 위치하는 게이트 절연막(122)은 트렌치(TH)의 표면과 게이트 전극(120) 사이, 트렌치(TH)의 표면과 트렌치 이미터 영역(135) 사이, 그리고 게이트 전극(120)과 트렌치 이미터 영역(135) 의 사이에 배치될 수 있다.
게이트 절연막(122)은 게이트 전극(120) 또는 및 트렌치 이미터 영역(135)을 드리프트 영역(116), 웰 영역(118), 이미터 영역(130), 이미터 전극(132) 및 플로팅 영역(150) 각각으로부터 전기적으로 분리할 수 있다. 또한, 게이트 절연막(122)은 게이트 전극(120) 및 트렌치 이미터 영역(135) 각각을 서로 전기적으로 분리시킬 수 있다.
트렌치(TH)의 측면과 게이트 전극(120) 사이에 위치하는 게이트 절연막(122)의 두께는 트렌치(TH)의 바닥면과 게이트 전극(120) 사이에 위치하는 게이트 절연막(122)의 두께보다 얇을 수 있다.
이미터 영역(130)은 제1 도전형을 갖는 불순물을 포함할 수 있다. 이미터 영역(130)에서의 제1 도전형의 불순물 도핑 농도는 드리프트 영역(116)에서의 제1 도전형의 불순물 도핑 농도보다 높을 수 있다. 이미터 영역(130)은 반도체 기판(110)의 상면에 접하면서 트렌치(TH)의 게이트 절연막(122)과 이미터 전극(132)의 사이에 게이트 절연막(122)(또는 트렌치(TH))과 이미터 전극(132) 각각에 접하도록 배치될 수 있다. 또한, 이미터 영역(130)의 하면은 웰 영역(118)과 접하도록 배치될 수 있다. 이미터 영역(130)은 트렌치(TH)의 일측 및 타측(또는 좌우 양측)에 각각 배치될 수 있다.
이미터 전극(132)은 전도성을 갖는 물질, 예를 들어 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 중 적어도 하나를 포함할 수 있다. 이미터 전극(132)은 반도체 기판(110)의 외부로 돌출된 게이트 절연막(122), 웰 영역(118) 및 이미터 영역(130)에 접하면서 반도체 기판(110)의 상부를 덮도록 배치될 수 있다.
이미터 전극(132)은 웰 영역(118)에 대해서는 콘택(contact)으로 작용하여 웰 영역(118)에 IGBT의 콜렉터 측의 전압보다 낮은 저전압(low voltage)을 인가하고, 이미터 영역(130)에 대해서는 이미터 영역(130)과 도 1의 이미터 단자(E)를 전기적으로 연결하는 전극으로 기능할 수 있다. 이미터 영역(130)과 이미터 전극(132)은 도 1의 IGBT의 이미터에 해당할 수 있다.
트렌치 이미터 영역(135)은 전도성을 갖는 물질, 예를 들어 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 중 적어도 하나를 포함할 수 있다. 트렌치 이미터 영역(135)은 게이트 전극(120) 아래에 배치될 수 있다. 또한, 트렌치 이미터 영역(135)은 게이트 절연막(122)과 접하도록 배치되어 게이트 전극들(120) 및 트렌치(TH)의 표면으로부터 전기적으로 분리될 수 있다.
트렌치 이미터 영역(135)은 반도체 기판(110)의 상면으로부터 반도체 기판(110)의 하면을 향하는 방향(도 5a의 상하 방향)을 따라 연장될 수 있다. 트렌치 이미터 영역(135)의 폭(도 5a에서 좌우 방향의 폭)은 게이트 전극(120)의 폭보다 작을 수 있으나, 본 발명의 범위는 이에 한정되지 않는다. 트렌치 이미터 영역(135)의 폭이 게이트 전극(120)의 폭보다 작음에 따라, 트렌치(TH)의 바닥면과 게이트 전극(120) 사이에 배치되는 게이트 절연막(122)의 두께를 보다 두껍게 형성할 수 있다. 또한, 트렌치 이미터 영역(135)의 폭은 요구되는 게이트-이미터 간 기생캐패시턴스가 구현될 수 있도록 미리 정해질 수 있다.
트렌치 이미터 영역(135)은 이미터 전극(132)과 전기적으로 연결될 수 있고, 이미터 전극(132)에 전기적으로 연결된 이미터 영역(130)과 함께 도 1의 IGBT의 이미터에 해당할 수 있다. 일 예로, 셀 영역(100) 또는 주변 영역(200) 중 임의의 위치(미도시)에서 트렌치 이미터 영역(135) 상부의 게이트 전극(120) 및 게이트 절연막(122)의 적어도 일부가 생략된 콘택 홀(contact hole)이 형성되어, 트렌치 이미터 영역(135)은 콘택 홀을 통해 이미터 전극(132)과 전기적으로 연결될 수 있으나, 본 발명의 범위는 이에 한정되지 않는다.
플로팅 영역(150)은 제2 도전형을 갖는 불순물을 포함할 수 있다. 플로팅 영역(150)은 외부로부터 바이어스 전압이 인가되지 않는 전기적으로 플로팅된 영역일 수 있다.
플로팅 영역(150)은 트렌치(TH)의 바닥면을 감싸면서 트렌치(TH)의 신장 방향(도 5a에서 상하 방향)을 따라 콜렉터 영역(114)을 향해 신장될 수 있다.
플로팅 영역(150)은 트렌치(TH)의 바닥면을 전체적으로 둘러쌀 수 있도록 트렌치(TH)의 폭(W')보다 넓은 폭(W)을 가질 수 있다. 만일 플로팅 영역(150)이 포함되지 않을 경우, IGBT의 동작시 트렌치(TH)의 바닥면에 전계가 집중되어 최대 전기장이 트렌치(TH)의 바닥면에 형성될 수 있다. 게이트 절연막(122)의 두께는 약 수백 nm에 불과하므로, 트렌치(TH)의 바닥면에 전계가 집중됨에 따라 IGBT의 항복 전압이 낮아질 수 있다. 이러한 항복 전압의 저하는 IGBT의 정상적인 스위칭 동작을 불가능하게 할 수 있다. 그러나, 본 개시와 같이 플로팅 영역(150)이 트렌치(TH)의 바닥면을 전체적으로 감싸게 되면, 전하 공유(charge sharing) 현상을 통해 트렌치(TH)의 바닥면에 전계가 집중되지 않고 플로팅 영역(150)으로 전계가 분산되고 최대 전기장이 플로팅 영역(150)의 바닥면에 형성될 수 있다. 따라서, IGBT의 항복 전압의 저하는 발생하지 않고 IGBT의 스위칭 성능이 확보될 수 있다. 즉, 플로팅 영역(150)으로 인해 IGBT는 고전압 환경에서도 스위칭 동작을 수행할 수 있어 내압 특성이 향상될 수 있다. 또한, 게이트 전극(120)의 아래에 위치한 게이트 절연막(122)은 게이트 전극(120)의 측면에 위치한 게이트 절연막(122)에 비해 두꺼운 두께를 가지므로, 트렌치(TH)의 바닥면으로 전계가 집중되는 현상이 더욱 방지될 수 있다.
플로팅 영역(150) 및 트렌치(TH) 내부 구조로 인해 최대 전기장의 위치가 이동됨에 따라 IGBT의 항복 전압에 대한 마진이 확보될 수 있으므로, IGBT의 턴온 시 캐리어(예컨대, 정공)의 밀도를 높여 스위칭 성능을 향상시킬 수 있도록 드리프트 영역(116)의 제1 도전형을 갖는 불순물의 도핑 농도가 더 높게 설정될 수 있다. 이로 인해 서로 인접하는 트렌치들(TH) 사이의 간격을 좁혀 채널 밀도를 높이는 것과 실질적으로 동일한 효과를 얻을 수 있다.
도 5c를 참조하면, 도 5a에 표시된 직선(D-D')을 따라 분포된 전기장의 일 예가 도시되어 있다. 제1 전기장(EF_P)은 도 5a에 표시된 직선(D-D')에 따라 분포된 전기장의 일 예를 나타내고, 제2 전기장(EF_C)은 도 5a의 구조로부터 트렌치 이미터 영역(135)과 플로팅 영역(150)이 생략된 구조(즉, 본 발명의 비교예로서 트렌치 이미터 영역(135) 없이 단일의 게이트 전극으로 트렌치(TH)가 채워지고, 플로팅 영역(150)이 생략된 구조)에서 직선(D-D')에 상응하는 위치에서의 전기장의 일 예를 나타낼 수 있다.
플로팅 영역(150)에 의한 전하 공유 현상 및 트렌치(TH)의 바닥면에 인접하게 위치한 게이트 절연막(122)의 상대적으로 큰 두께로 인해 전계가 분산됨으로써, 제1 전기장(EF_P)은 제2 전기장(EF_C)에 비해 전체적으로 높은 전기장 세기를 가질 수 있다. 따라서, 제1 전기장(EF_P)의 면적은 제2 전기장(EF_C)의 면적보다 클 수 있다. 여기서, 제1 전기장(EF_P) 또는 제2 전기장(EF_C)의 면적은 직선(D-D')을 따라 전기장의 세기를 적분한 값을 의미할 수 있다. 또한, 제1 전기장(EF_P) 또는 제2 전기장(EF_C)의 면적은 IGBT의 항복 전압(또는 내압)의 크기를 나타낼 수 있으며, 본 발명의 일 실시예에 따른 도 5a의 구조를 갖는 IGBT의 항복 전압은 본 발명의 비교예에 따른 구조를 갖는 IGBT의 항복 전압보다 클 수 있다.
다시 도 5a를 참조하면, 트렌치(TH)의 바닥면으로부터 트렌치(TH)의 측면으로 이어지는 부분에 각진 영역이 존재하지 않도록, 트렌치(TH)의 바닥면은 전체적으로 라운드(rounded)된 형상을 가질 수 있다. 만일 트렌치(TH)의 하부에 각진 영역이 존재할 경우, 각진 영역에 전계가 집중됨에 따라 IGBT의 항복 전압이 낮아질 수 있다. 따라서, 본 개시에 따른 트렌치(TH)는 내압 특성의 향상을 위해 전체적으로 라운드된 형상의 바닥면을 가질 수 있다.
플로팅 영역(150)의 폭(W)은 트렌치(TH)의 폭(W')보다는 크나, 트렌치(TH)의 바닥면을 전체적으로 둘러쌀 수 있는 정도의 차이만을 갖도록 결정될 수 있다. 즉, 플로팅 영역(150)의 폭(W)은 트렌치(TH)의 폭(W')과 매우 근사한 값을 가질 수 있다. 이에 따라, 트렌치(TH)와 트렌치(TH)의 하부를 감싸는 플로팅 영역(150)으로 구성된 하나의 단위는 상대적으로 좁은 폭(W)을 가질 수 있고, 서로 인접하는 게이트 전극들(120) 간의 간격(pitch)을 줄일 수 있어 셀 영역(100)의 소자 밀도(element density)를 높일 수 있다.
IGBT의 동작시 서로 인접하는 게이트 전극들(120) 사이 및 서로 인접하는 플로팅 영역들(150) 사이의 드리프트 영역(116)에는 콜렉터 및 이미터 간의 전하 이동 경로가 형성되는데, 서로 인접하는 게이트 전극들(120) 사이 및 서로 인접하는 플로팅 영역들(150) 사이의 간격을 좁히게 되면 콜렉터-이미터 간 채널의 밀도가 높아져 IGBT의 게인(gain)이 커지고, 콜렉터-이미터 간 캐리어 이동이 쉬워져 JFET 저항이 줄어들 수 있어, 스위칭 성능이 향상될 수 있다. 그러나 서로 인접하는 게이트 전극들(120) 사이 및 서로 인접하는 플로팅 영역들(150) 사이의 간격을 과도하게 좁히게 되면 전하 이동 경로의 면적도 좁아지게 되어 IGBT의 턴온(turn on) 저항이 증가할 수 있다. 특히, 서로 인접하는 플로팅 영역들(150) 사이의 간격을 과도하게 좁히게 되면, 플로팅 영역(150)과 드리프트 영역(116) 간의 접합으로 형성되는 공핍 영역으로 인해 전하 이동 경로의 면적은 더욱 좁아질 수 있다. IGBT의 턴온 저항(IGBT가 턴온된 상태에서의 이미터와 콜렉터 간의 전압(Vce) 및 전류(Ice)의 비율)의 증가는 IGBT의 스위칭 속도를 저하시킬 수 있으므로, 서로 인접하는 게이트 전극들(120) 사이 및 서로 인접하는 플로팅 영역들(150) 사이의 드리프트 영역(116)(즉, 플로팅 영역(150)의 하단을 지나면서 반도체 기판(150)의 일면에 평행한 가상의 직선의 상측의 드리프트 영역)에서의 제1 도전형의 불순물 도핑 농도를 플로팅 영역들(150) 하부의 드리프트 영역(116) (즉, 플로팅 영역(150)의 하단을 지나면서 반도체 기판(150)의 일면에 평행한 가상의 직선의 하측의 드리프트 영역)에서의 제1 도전형의 불순물 도핑 농도보다 상대적으로 높임으로써 IGBT의 턴온 저항을 낮출 수 있다.
플로팅 영역(150)은 트렌치(TH)의 신장 방향을 따라 플로팅 영역(150)의 상단로부터 플로팅 영역(150)의 하단에 이르는 길이(L)를 가질 수 있다. 플로팅 영역(150)의 상단은 반도체 기판(110)의 상면으로부터의 깊이가 트렌치(TH)의 하단보다 얕고 웰 영역(118)의 하단보다 깊을 수 있다. 또한, 플로팅 영역(150)의 하단은 반도체 기판(110)의 하면으로부터의 깊이가 콜렉터 영역(114)의 상단보다 깊을 수 있다. 즉, 플로팅 영역(150)의 하단과 콜렉터 영역(114)의 상단은 소정 거리만큼 서로 이격될 수 있다.
플로팅 영역(150)의 길이(L)는 플로팅 영역(150)의 폭(W)보다 클 수 있고, 가능한 큰 값을 갖도록 결정될 수 있다. 플로팅 영역(150)을 가능한 길게 형성함으로써, 최대 전기장의 위치를 도 5a에서 콜렉터 영역(114)에 가능한 가깝게 조절할 수 있고, 이로 인해 항복 전압이 높아져 내압 특성이 향상될 수 있다.
도 5b를 참조하면, 도 5a의 일부 영역(550)을 확대한 도면이 도시되어 있다. 게이트 전극(120)과 게이트 전극(120)의 일 측(좌측 또는 우측)에 배치된 웰 영역(118) 사이의 계면에서 게이트-이미터 간 제1 기생 캐패시턴스(Cge1)가 발생할 수 있다. 또한, 게이트 전극(120)과 트렌치 이미터 영역(135) 사이의 계면에서 게이트-이미터 간 제2 기생 캐패시턴스(Cge2)가 발생할 수 있다. 아울러, 게이트 전극(120)과 게이트 전극(120)의 좌우로 배치된 드리프트 영역(116) 사이의 계면에서 게이트-콜렉터 간 기생 캐패시턴스(Cgc)가 발생할 수 있다.
IGBT의 전체 게이트-이미터 간 기생 캐패시턴스(Cge)는 게이트 전극(120)과 이미터 영역(130) 사이에서 발생하는 제1 기생 캐패시턴스(Cge1)와, 게이트 전극(120)과 트렌치 이미터 영역(135) 사이에서 발생하는 제2 기생 캐패시턴스(Cge2)의 합일 수 있다. 즉, 트렌치(TH) 내부에도 트렌치 이미터 영역(135)이 존재하므로, 이미터 영역(130)만이 존재할 경우에 비해 상대적으로 매우 높은(약 2배) 게이트-이미터 간 기생 캐패시턴스(Cge)가 발생할 수 있다.
게이트-이미터 간 기생 캐패시턴스(Cge)가 높아질수록 스위칭 동작 안정성은 높아질 수 있으나, 스위칭 속도는 저하될 우려가 있으므로 게이트-이미터 간 기생 캐패시턴스(Cge)가 적정한 값을 갖도록 게이트 절연막(122)의 두께, 웰 영역(118) 및 이미터 영역(130)의 도핑 농도, 트렌치 이미터 영역(135)의 형상/재질 등이 조절될 수 있다.
도 5a에서와 같이, 게이트 전극(120)과 웰 영역(118) 사이, 그리고 게이트 전극(120)과 트렌치 이미터 영역(135) 사이에 위치하는 게이트 절연막(122)은 상대적으로 얇은 두께를 가짐으로써, 게이트-이미터 간 기생 캐패시턴스(Cge)가 상대적으로 큰 값을 가질 수 있다.
IGBT의 전체 게이트-콜렉터 간 기생 캐패시턴스(Cgc)는 게이트 전극(120)과 좌우측의 드리프트 영역(116) 사이의 계면에서 발생하는 기생 캐패시턴스와, 플로팅 영역(150)의 바닥면과 드리프트 영역(116) 사이의 계면에서 발생하는 기생 캐패시턴스의 합일 수 있다. 물론 다른 영역에서도 기생 캐패시턴스는 발생할 수 있으나, 주된 기생 캐패시턴스를 중심으로 설명하기로 한다. 여기서, 플로팅 영역(150)의 바닥면과 드리프트 영역(116) 사이의 계면에서 발생하는 기생 캐패시턴스의 크기는 게이트 전극(120)의 바닥면으로부터 플로팅 영역(150)의 바닥면의 거리가 증가할수록 작아질 수 있다. 즉, 플로팅 영역(150)의 상단 깊이가 고정되어 있다고 가정하면, 플로팅 영역(150)의 길이(L)가 증가할수록 IGBT의 게이트-콜렉터 간 기생 캐패시턴스(Cgc)는 작아질 수 있다.
또한, 게이트 전극(120)과 좌우측의 드리프트 영역(116) 사이의 계면에서 발생하는 기생 캐패시턴스의 크기는 게이트 전극(120)의 하부에 배치된 게이트 절연막(122)의 두께가 증가할수록 작아질 수 있다. 달리 표현하면, 게이트 전극(120)이 반도체 기판(110)의 상면으로부터 반도체 기판(110)의 하면을 향해 연장되는 길이가 짧아질수록, 게이트 전극(120)과 좌우측의 드리프트 영역(116) 사이의 계면에서 발생하는 기생 캐패시턴스의 크기가 작아질 수 있다. 예를 들어, 플로팅 영역(150)의 상단과 인접한 드리프트 영역(116)의 임의의 지점과 게이트 전극(120) 간의 거리는, 게이트 전극(120)이 반도체 기판(110)의 상면으로부터 반도체 기판(110)의 하면을 향해 연장되는 길이가 짧을수록 증가하여 기생 캐패시턴스의 크기가 작아질 수 있다.
따라서, 플로팅 영역(150)이 형성되는 깊이, 게이트 전극(120)의 형상, 또는 게이트 절연막의 두께 중 적어도 하나를 조절함으로써, 게이트-콜렉터 간 기생 캐패시턴스(Cgc)를 조절할 수 있다.
도 5a와 같은 트렌치 타입의 게이트 구조를 갖는 전력 반도체 소자에서, 트렌치(TH)의 계면에 캐리어(예컨대, 정공)가 과다 축적될 경우 NGC(negative gate capacitance) 현상이 발생하면서 변위 전류(displacement current)가 발생할 수 있다. 이러한 변위 전류는 IGBT의 스위칭 동작 안정성을 저해할 수 있으며, 게이트-콜렉터 간 기생 캐패시턴스(Cgc)의 크기에 비례하는 특성을 가진다.
도 5d를 참조하면, 도 1에 도시된 IGBT에 도 5b에서 설명된 게이트-콜렉터 간 기생 캐패시턴스(Cgc) 및 게이트-이미터 간 기생 캐패시턴스(Cge)가 추가된 전력 반도체 소자(10)가 도시되어 있다. 즉, IGBT의 게이트와 콜렉터 사이에는 게이트-콜렉터 간 기생 캐패시턴스(Cgc)를 갖는 기생 캐패시터가 연결되는 것으로 모델링될 수 있고, IGBT의 게이트와 이미터 사이에는 게이트-이미터 간 기생 캐패시턴스(Cge)를 갖는 기생 캐패시터가 연결되는 것으로 모델링될 수 있다.
트렌치(TH)의 계면에 캐리어(예컨대, 정공)가 과다 축적될 경우, 게이트에 인가되는 양전하(정공)가 밀려나게 되면서 음전하(전자)를 유도하는 NGC 현상이 발생할 수 있으며, 이로 인해 네거티브 캡(negative cap)이 형성되어 전위가 역전됨에 따라 콜렉터로부터 게이트 단자(G) 및 게이트-이미터 간 기생 캐패시터로 변위 전류(INGC)가 발생할 수 있다.
변위 전류(INGC)는 게이트-콜렉터 간 기생 캐패시턴스(Cgc)와 콜렉터-이미터 간 전압 변화율(dVce/dt)의 곱에 해당하는 값을 가질 수 있으며, 이는 게이트-콜렉터 간 기생 캐패시턴스(Cgc)에 비례함을 의미할 수 있다. 또한, 변위 전류(INGC)는 게이트-이미터 간 기생 캐패시터를 충전시킴으로써, 게이트의 전위를 변화시켜 게이트-이미터 간 전압(Vge)을 불안정하게 할 수 있어 IGBT의 스위칭 동작 안정성을 저해할 수 있다. 즉, 게이트-콜렉터 간 기생 캐패시턴스(Cgc)가 클수록 변위 전류(INGC)가 증가할 수 있으며, 증가된 변위 전류(INGC)는 게이트-이미터 간 전압(Vge)을 불안정하게 함으로써 IGBT의 스위칭 동작 안정성을 저해할 수 있다.
본 개시에 따르면, 플로팅 영역(150)이 형성되는 깊이, 게이트 전극(120)의 형상, 또는 게이트 절연막의 두께 중 적어도 하나를 조절함으로써, 게이트-콜렉터 간 기생 캐패시턴스(Cgc)를 조절하여 필요한 스위칭 동작 안정성을 만족시킬 수 있다.
IGBT의 스위칭 손실 및 스위칭 동작 안정성은 게이트-이미터 간 기생 캐패시턴스(Cge)와 게이트-콜렉터 간 기생 캐패시턴스(Cgc) 간의 커패시턴스 비율(Cge/Cgc)에 의존할 수 있으며, 커패시턴스 비율(Cge/Cgc)이 높을수록 스위칭 손실이 감소하고 스위칭 동작 안정성은 증가할 수 있다.
IGBT의 턴온(turn on) 시 콜렉터-이미터 간 전압(Vce)과 콜렉터-이미터 간 전류(Ice)의 비율인 턴온 저항은 IGBT의 스위칭 손실의 크기를 나타낼 수 있다. 즉, 턴온 저항이 낮을수록 IGBT의 스위칭 손실이 줄어들 수 있다. 또한, 턴온 저항은 커패시턴스 비율(Cge/Cgc)에 의존할 수 있으며, 도 5a의 구조와 같이 커패시턴스 비율(Cge/Cgc)을 상대적으로 높이는 구조에 의하면, 턴온 저항은 낮아질 수 있으며, 이에 따라 IGBT의 스위칭 손실이 줄어들 수 있다.
도 5e를 참조하면, IGBT의 쇼트 서킷(short circuit) 상태에서의 특성 중 IGBT의 턴온 시 게이트-이미터 간 전압(Vge)의 오실레이션(oscillation)과 콜렉터-이미터 간 전류(Ice)의 오버슈팅(overshooting)이 발생하는 정도는 IGBT의 스위칭 동작 안정성을 나타낼 수 있다. 즉, 게이트-이미터 간 전압(Vge)의 오실레이션과 콜렉터-이미터 간 전류(Ice)의 오버슈팅이 발생하는 정도가 낮을수록 스위칭 동작 안정성이 높아질 수 있다. 도 5e는 동일한 조건(예컨대, Vge(게이트-이미터 간 전압)=15V) 하에서, 본 발명의 일 실시예에 따른 구조(도 5a)에서의 게이트-이미터 간 전압(Vge_P)과 쇼트 서킷 전류(Isc_P), 그리고 본 발명의 비교예에 따른 구조(도 5a의 구조로부터 트렌치 이미터 영역(135)과 플로팅 영역(150)이 생략된 구조)에서의 게이트-이미터 간 전압(Vge_C)와 쇼트 서킷 전류(Isc_C)의 시간에 따른 시뮬레이션 결과를 나타내고 있다.
게이트-이미터 간 전압의 오실레이션(IGBT가 동작하는 IGBT ON 구간에서 Vge가 흔들리는 정도)과 쇼트 서킷 전류 각각의 오버슈팅(IGBT ON 구간 시작시 Isc의 피크 값과 안정화된 전류 간의 차이)이 발생하는 정도는 본 발명의 일 실시예에 따른 구조가 본 발명의 비교예에 따른 구조에 비해 현저하게 작을 수 있다. 이는 본 발명의 일 실시예에 따른 구조(도 5a)에 의하면, 게이트-콜렉터 간 기생 캐패시턴스(Cgc)를 상대적으로 줄여 변위 전류(INGC)를 최소화함과 동시에, 게이트-이미터 간 기생 캐패시턴스(Cge)를 상대적으로 높여 게이트-이미터 간 전압(Vge_P)에 대한 변위 전류(INGC)의 영향을 최소화할 수 있다. 이로 인해, 게이트-이미터 간 전압(Vge_P)이 안정될 수 있고 이에 따라 쇼트 서킷 전류(Isc_P) 역시 안정될 수 있다.
게이트-이미터 간 전압(Vge)의 오실레이션과 쇼트 서킷 전류(Isc)의 오버슈팅이 발생하는 정도는 커패시턴스 비율(Cge/Cgc)에 의존할 수 있으며, 도 5a의 구조와 같이 커패시턴스 비율(Cge/Cgc)을 상대적으로 높이는 구조에 의하면, 게이트-이미터 간 전압(Vge)의 오실레이션과 쇼트 서킷 전류(Isc)의 오버슈팅이 발생하는 정도가 낮아질 수 있으며, 이에 따라 IGBT의 스위칭 동작 안정성이 높아질 수 있다.
도 6a 내지 도 6n 각각은 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조 방법을 설명하기 위한 도면이다.
도 6a 내지 도 6n을 참조하면, S10 단계에서 콜렉터 전극(112) 및 콜렉터 영역(114)의 상부에 드리프트 영역(116')이 적층된 구조가 제공될 수 있다. 여기서, 드리프트 영역(116')은 도 5a에 도시된 드리프트 영역(116)보다 낮은 높이를 가질 수 있다. 드리프트 영역(116')은 에피택셜 성장(epitaxial growth)을 통해 형성될 수 있다. 본 개시에서는 S10 단계에서 드리프트 영역(116')의 하부에 콜렉터 전극(112) 및 콜렉터 영역(114)이 이미 형성되어 있는 것을 가정하고 설명되나, 콜렉터 전극(112) 및 콜렉터 영역(114) 중 적어도 하나는 S10 단계의 이후에 형성될 수도 있다.
S20 단계에서, 드리프트 영역(116')의 상부에 플로팅 영역(150)을 정의하는 포토 레지스트 패턴(photoresist pattern)을 배치하고, 드리프트 영역(116')의 상부로부터 제2 도전형을 갖는 불순물을 주입하여 플로팅 영역(150)을 형성할 수 있다. 제2 도전형을 갖는 불순물을 주입하는 에너지는 플로팅 영역(150)의 길이(L)가 미리 정해진 커패시턴스 비율(Cge/Cgc)을 만족하도록 결정될 수 있다.
S30 단계에서, 드리프트 영역(116')의 상부(즉, 경계(BD)의 상측)에 에피택셜 성장을 통해 제1 도전형을 갖는 에피택셜층이 추가됨으로써 드리프트 영역(116)이 형성될 수 있다. 즉, 드리프트 영역(116)은 플로팅 영역(150)의 형성 전에 형성되는 드리프트 영역(116')(또는 경계(BD)의 하측에 위치하는 제1 드리프트 영역)과, 플로팅 영역(150)의 형성 후에 형성되는 드리프트 영역(또는 경계(BD)의 상측에 위치하는 제2 드리프트 영역)을 포함할 수 있다. 본 개시에서는 드리프트 영역(116)을 전체적으로 먼저 형성한 후 에칭, 포토 레지스트, 연마 등의 공정을 통해 드리프트 영역(116)의 내부에 위치하는 플로팅 영역(150)을 형성하지 않고, 드리프트 영역(116)을 위한 에피택셜 성장의 중간에 플로팅 영역(150)의 주입 공정을 삽입함으로써, 일반적인 주입 장비로는 형성할 수 없는 깊이까지 플로팅 영역(150)을 형성할 수 있다.
S40 단계에서, 드리프트 영역(116)의 상부에 전체적으로 제2 도전형을 갖는 불순물을 주입하여 웰 영역(118)을 형성한 뒤, 드리프트 영역(116)의 상부에 이미터 영역(130)을 정의하는 포토 레지스트 패턴을 배치하고, 드리프트 영역(116)의 상부로부터 제1 도전형을 갖는 불순물을 주입하여 이미터 영역(130)을 형성할 수 있다.
S50 단계에서, 웰 영역(118) 및 이미터 영역(130)의 상부에 트렌치(TH)를 정의하는 에칭 마스크(etching mask)를 배치하고, 에칭을 통해 웰 영역(118) 및 이미터 영역(130)을 관통하는 트렌치(TH)를 형성할 수 있다. 트렌치(TH)는 플로팅 영역(150)에 대응하는 위치에서 플로팅 영역(150)의 적어도 일부를 식각할 수 있는 깊이와 플로팅 영역(150)의 폭(W)보다 좁은 폭(W')으로 형성될 수 있다.
S60 단계에서, 트렌치(TH), 웰 영역(118) 및 이미터 영역(130)의 표면에 전체적으로 절연 물질(예컨대, 실리콘 옥사이드)을 등방성(isotropic) 증착하여 표면 절연층(123)을 형성할 수 있다.
S70 단계에서, 트렌치(TH)의 내부에 절연 물질(예컨대, 실리콘 니트라이드)을 등방성 증착한 뒤 이방성 식각을 진행하여 보호막(125)을 형성할 수 있다. 보호막(125)은 이후의 식각 공정에서 트렌치(TH) 내부의 표면 절연층(123)을 보호하고 식각되는 위치를 가이드하는 마스크로 작용할 수 있다.
S80 단계에서, 보호막(125)을 마스크로 하여 표면 절연층(123)을 소정의 깊이로 식각하여 식각된 표면 절연층(123')이 형성될 수 있다. 표면 절연층(123)이 식각되는 깊이는 트렌치 이미터 영역(135)의 수직 길이와 동일할 수 있다. 표면 절연층(123)이 식각된 영역에 도전 물질(예컨대, 폴리실리콘)을 갭필(gap-fill)하여 트렌치 이미터 영역(135)을 형성할 수 있다.
S90 단계에서, 보호막(125)을 제거한 뒤 트렌치(TH)의 내부에 절연 물질(예컨대, 실리콘 옥사이드 또는 실리콘 니트라이드)을 이방성(anisotropic) 증착하여 중간 절연층(124)을 형성할 수 있다.
S100 단계에서, 트렌치(TH) 내부의 트렌치 이미터 영역(135) 상부에 도전 물질(예컨대, 폴리실리콘)을 갭필(gap-fill)하여 게이트 전극(120)을 형성할 수 있다.
S110 단계에서, 이미터 영역(130)의 상단에 해당하는 높이보다 높은 위치의 구성들은 연마 공정을 통해 제거되어 반도체 기판(110)의 상부가 평탄화될 수 있다. 이에 따라, 이미터 영역(130) 및 게이트 전극(120) 각각의 상부는 노출될 수 있다. 다른 실시예에 따라, 이미터 영역(130)은 S40 단계에서 형성되는 것이 아니라 S110 단계에서 반도체 기판(110)의 상부가 평탄화된 이후 형성될 수 있다. 연마 공정을 마친 상태의 표면 절연층(123')과 중간 절연층(124)은 하나의 게이트 절연막(122')으로 표시될 수 있다.
S120 단계에서, 반도체 기판(110)의 상부에 상부 절연층(128)을 도포할 수 있다. 상부 절연층(128)은 앞서 설명된 게이트 절연막(122')과 동일한 재질을 가질 수 있다.
S130 단계에서, 상부 절연층(128)의 상부에 에칭 마스크를 배치하고, 에칭을 통해 빈 공간인 중공(vacancy, VC)을 형성할 수 있다. 에칭 마스크의 위치 및 에칭 깊이는 에칭에 의해 이미터 영역(130)이 노출될 수 있도록 미리 결정될 수 있다. 에칭을 통해 이미터 영역(130) 및 웰 영역(118)의 적어도 일부가 노출될 수 있다. 또한, 게이트 절연막(122')과 에칭된 상부 절연층(128)은 일체로 도 5a에 도시된 게이트 절연막(122)의 형상을 가질 수 있다.
S140 단계에서, 게이트 절연막(122)의 상부 및 중공(VC)에 전도성을 갖는 물질이 갭필 및 도포되어 이미터 전극(132)이 형성됨으로써, 도 5a에 도시된 전력 반도체 소자(10)의 구조가 형성될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (16)

  1. 반도체 기판의 제1 면으로부터 상기 제1 면에 대향하는 제2 면을 향해 리세스(recess) 되도록 배치되는 게이트 전극;
    상기 게이트 전극이 배치되는 트렌치 및 상기 제1 면 각각에 접하도록 배치되고, 제1 도전형의 불순물을 포함하는 이미터 영역;
    상기 제2 면에 접하도록 배치되고, 상기 제1 도전형의 반대 도전형인 제2 도전형의 불순물을 포함하는 콜렉터 영역;
    상기 트렌치의 바닥면을 감싸면서 상기 트렌치의 신장 방향을 따라 상기 제2 면을 향해 신장되고, 상기 제2 도전형의 불순물을 포함하는 플로팅 영역; 및
    상기 트렌치 내에서 상기 게이트 전극 아래에 배치되는 트렌치 이미터 영역을 포함하는 전력 반도체 소자.
  2. 제1항에 있어서,
    상기 게이트 전극과 상기 트렌치 이미터 영역의 사이, 상기 게이트 전극과 상기 트렌치의 표면의 사이, 및 상기 트렌치 플로팅 영역과 상기 트렌치의 표면의 사이에 배치되는 게이트 절연막을 더 포함하는 전력 반도체 소자.
  3. 제2항에 있어서,
    상기 트렌치의 측면과 상기 게이트 전극 사이에 배치되는 게이트 절연막의 두께는 상기 트렌치의 바닥면과 상기 게이트 전극 사이에 배치되는 게이트 절연막의 두께보다 얇은 전력 반도체 소자.
  4. 제1항에 있어서,
    상기 트렌치 이미터 영역의 폭은 상기 게이트 전극의 폭보다 작은 전력 반도체 소자.
  5. 제1항에 있어서,
    상기 트렌치 이미터 영역은 이미터 전극을 통해 상기 이미터 영역과 전기적으로 연결되는 전력 반도체 소자.
  6. 제1항에 있어서,
    상기 트렌치 이미터 영역은 폴리실리콘을 포함하는 반도체 소자.
  7. 제1항에 있어서,
    상기 신장 방향에 따른 상기 플로팅 영역의 길이는 상기 플로팅 영역의 폭보다 더 큰 전력 반도체 소자.
  8. 제1항에 있어서,
    상기 플로팅 영역의 폭은 상기 트렌치의 폭보다 더 큰 전력 반도체 소자.
  9. 제1항에 있어서,
    상기 제1 면으로부터 상기 플로팅 영역의 상단의 깊이는 상기 제1 면으로부터 상기 트렌치의 하단의 깊이보다 얕은 전력 반도체 소자.
  10. 제1항에 있어서,
    상기 플로팅 영역의 하단과 상기 콜렉터 영역의 상단은 소정 거리만큼 서로 이격되는 전력 반도체 소자.
  11. 제1항에 있어서,
    상기 이미터 영역은 상기 트렌치의 일측 및 타측에 각각 배치되는 전력 반도체 소자.
  12. 제1항에 있어서,
    상기 콜렉터 영역의 상부에 배치되고, 상기 플로팅 영역 및 상기 트렌치 각각의 측면에 접하면서 상기 신장 방향을 따라 연장되고, 상기 제1 도전형의 불순물을 포함하는 드리프트 영역을 더 포함하는 전력 반도체 소자.
  13. 제12항에 있어서,
    상기 이미터 영역에서의 상기 제1 도전형의 불순물 도핑 농도는 상기 드리프트 영역에서의 상기 제1 도전형의 불순물 도핑 농도보다 높은 전력 반도체 소자.
  14. 제1항에 있어서,
    평면 상에서 상기 게이트 전극은 줄무늬 형태 또는 링 형태로 배치되는 전력 반도체 소자.
  15. 제1항의 전력 반도체 소자를 포함하는 셀 영역; 및
    상기 게이트 전극, 상기 이미터 영역 및 상기 콜렉터 영역 각각에 전기적으로 연결되는 게이트 단자, 이미터 단자 및 콜렉터 단자를 포함하는 주변 영역을 포함하는 전력 반도체 칩.
  16. 제1 도전형의 불순물을 포함하는 제1 드리프트 영역을 에피택셜 성장(epitaxial growth)을 통해 형성하는 단계;
    상기 제1 드리프트 영역의 상부로부터 상기 제1 도전형의 반대 도전형인 제2 도전형의 불순물을 주입하여 플로팅 영역을 형성하는 단계;
    상기 제1 드리프트 영역의 상부에 상기 제1 도전형의 불순물을 포함하는 제2 드리프트 영역을 에피택셜 성장을 통해 형성하는 단계;
    상기 제2 드리프트 영역의 상부로부터 상기 제1 도전형의 불순물을 주입하여 이미터 영역을 형성하는 단계;
    상기 이미터 영역을 관통하여 상기 플로팅 영역의 적어도 일부가 식각되도록 에칭(etching)을 통해 트렌치를 형성하는 단계;
    상기 트렌치의 표면과 이격되도록 전도성 물질을 증착하여 트렌치 이미터 영역을 형성하는 단계; 및
    상기 트렌치 이미터 영역의 상부에 상기 트렌치 이미터 영역과 이격되도록 전도성 물질을 증착하여 게이트 전극을 형성하는 단계를 포함하는 전력 반도체 소자의 제조 방법.
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