JP5061675B2 - 半導体装置およびそれに用いられる半導体チップ - Google Patents

Description

本発明は、電源電圧から負荷に印加するためのスイッチング電圧を生成する半導体装置およびそれに用いられる半導体チップに関する。

従来より、パワーＭＯＳＦＥＴをスイッチングするに際し、当該パワーＭＯＳＦＥＴのスイッチング損失およびスイッチングノイズの両方を低減することができる電源装置が、例えば特許文献１で提案されている。具体的に、特許文献１では、パワーＭＯＳＦＥＴのゲートに直列に接続された第１の抵抗と、第１の抵抗に対して並列に接続された第１のコンデンサおよび第２の抵抗の直列回路と、パワーＭＯＳＦＥＴのゲート−ソース間に接続された第１のダイオードおよび第２のコンデンサとを有する電源装置が提案されている。

このような電源装置では、駆動信号が第１の抵抗を介してパワーＭＯＳＦＥＴのゲートに入力すると、パワーＭＯＳＦＥＴのゲート−ソース間電圧は、第１のコンデンサおよび第２の抵抗により決まる時定数により第１のコンデンサの動作が制限され、当該時定数に従って上昇する。その結果、ゲート−ソース間電圧が閾値を超える際の傾きが小さくなる。一方、パワーＭＯＳＦＥＴのゲート−ソース間電圧が閾値を超えてパワーＭＯＳＦＥＴがオンした後では、第１のコンデンサがスピードアップコンデンサとして働き、ゲート−ソース間電圧の傾きが大きくなる。このように、ゲート−ソース間電圧の傾きが大きくなることで、スイッチング損失とスイッチングノイズの両方を低減することができる。
特開平１０−１６３８３８号公報

しかしながら、上記従来の技術では、第１のコンデンサを電源装置におけるスピードアップコンデンサとして機能させているものの、パワーＭＯＳＦＥＴそのものの性能で決まるオンオフ切り替わりのスピードは変化していない。このため、従来のように、電気回路においてパワーＭＯＳＦＥＴのスイッチング損失を低減できても、パワーＭＯＳＦＥＴそのもののスイッチング損失を低減することに限界があった。

また、電源回路において第１の抵抗や第１のコンデンサ等に適切な抵抗値、容量値を決定したとしても、電源回路にて負荷をスイッチング駆動する際に、パワーＭＯＳＦＥＴに入力されるゲート信号に依存して過渡現象が起こり、パワーＭＯＳＦＥＴの性能の限界によってリンギングノイズが発生してしまう。

本発明は、上記点に鑑み、負荷をスイッチング駆動するためのトランジスタのスイッチング損失を低減することを第１の目的とし、リンギングノイズを低減することを目的とする。

上記目的を達成するため、本発明の第１の特徴では、電源（３００）から印加される電圧に基づいて、スイッチング信号を生成するプリドライバ回路（１２０）と、ドリフト領域としての第１導電型コラム領域（２ａ〜２ｃ）および第２導電型コラム領域（３ａ〜３ｃ）が第１導電型基板（１）上に形成され、第１導電型コラム領域（２ａ〜２ｃ）および第２導電型コラム領域（３ａ〜３ｃ）が第１導電型基板（１）の面方向に繰り返し配置された繰り返し構造上に形成されたスイッチング素子（Ｔｒ１〜Ｔｒ３）において各コラム領域（２ａ〜２ｃ、３ａ〜３ｃ）の幅が異なるものを複数有し、プリドライバ回路（１２０）から入力されるスイッチング信号で複数のスイッチング素子（Ｔｒ１〜Ｔｒ３）をスイッチング駆動することにより、スイッチング電流を出力するドライバ回路（１３０）とを備えたことを特徴とする。

このように、繰り返し構造、すなわちスーパージャンクション構造上に形成されたスイッチング素子（Ｔｒ１〜Ｔｒ３）を用いることで、当該半導体装置におけるスイッチング速度の向上およびスイッチング損失の低減を図ることができる。

この場合、複数のスイッチング素子（Ｔｒ１〜Ｔｒ３）が１つの半導体チップ（２０）に形成されたものを用いることができる。

上記半導体チップ（２０）として、複数のスイッチング素子（Ｔｒ１〜Ｔｒ３）のゲート電極（７ａ〜７ｃ）の一端にそれぞれ接続されたゲート端子（１２ａ〜１２ｃ）と、複数のスイッチング素子（Ｔｒ１〜Ｔｒ３）のゲート電極（７ａ〜７ｃ）のうちゲート端子（１２ａ〜１２ｃ）が接続される側とは反対側とグランドとの間に接続される抵抗（Ｒ１）とを備えることができる。

これにより、各スイッチング素子（Ｔｒ１〜Ｔｒ３）の各ゲート電極（７ａ〜７ｃ）において電圧勾配を設けることができ、各スイッチング素子（Ｔｒ１〜Ｔｒ３）がオン／オフするタイミングに時間差を設けることができる。このようにして、スイッチング素子（Ｔｒ１〜Ｔｒ３）すべてが同時にオン／オフすることを防止することができ、ひいてはリンギングノイズを低減することができる。

また、ドライバ回路（１３０）から外部に出力される電流の大きさを検出して、当該電流に対応した大きさの電流が流れる複数のスイッチング素子（Ｔｒ１〜Ｔｒ３）のうちのいずれかを駆動するかを選択し、ドライバ回路（１３０）に判定結果を出力する負荷電流検出回路（２００）を備えており、ドライバ回路（１３０）は、複数のスイッチング素子（Ｔｒ１〜Ｔｒ３）のうちいずれかを駆動するかを負荷電流検出回路（２００）で選択された判定結果に応じて複数のスイッチング素子（Ｔｒ１〜Ｔｒ３）をオン／オフすることもできる。

本発明の第２の特徴では、ドリフト領域としての第１導電型コラム領域（２ａ〜２ｃ）および第２導電型コラム領域（３ａ〜３ｃ）が第１導電型基板（１）上に形成され、第１導電型コラム領域（２ａ〜２ｃ）および第２導電型コラム領域（３ａ〜３ｃ）が第１導電型基板（１）の面方向に繰り返し配置された繰り返し構造上に形成されたスイッチング素子（Ｔｒ１〜Ｔｒ３）を複数備えた半導体チップであって、複数のスイッチング素子（Ｔｒ１〜Ｔｒ３）の各コラム領域（２ａ〜２ｃ、３ａ〜３ｃ）の幅が異なっていることを特徴とする。

このような繰り返し構造、すなわちスーパージャンクション構造を有するスイッチング素子（Ｔｒ１〜Ｔｒ３）を形成することで、各スイッチング素子（Ｔｒ１〜Ｔｒ３）のスイッチング速度を向上させることができ、ひいてはスイッチング損失を低減することができる。

また、複数のスイッチング素子（Ｔｒ１〜Ｔｒ３）それぞれは、複数のスイッチング素子（Ｔｒ１〜Ｔｒ３）のゲート電極（７ａ〜７ｃ）の一端に接続されたゲート端子（１２ａ〜１２ｃ）と、複数のスイッチング素子（Ｔｒ１〜Ｔｒ３）のゲート電極（７ａ〜７ｃ）のうちゲート端子（１２ａ〜１２ｃ）が接続される側とは反対側とグランドとの間に接続される抵抗（Ｒ１）とを有することを特徴とする。

これにより、各スイッチング素子（Ｔｒ１〜Ｔｒ３）の各ゲート電極（７ａ〜７ｃ）がオン／オフするタイミングに時間差を設けることができ、すべてが同時にオン／オフすることを防止してリンギングノイズを低減することができる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示される半導体装置は、例えば主電源の電圧を一定電圧に降圧してスイッチング電圧として出力するスイッチング電源回路に適用される。また、本実施形態で示される半導体チップは、スイッチング電源回路に適用される駆動回路の半導体スイッチング素子として用いられるものである。半導体スイッチング素子としては、ＩＧＢＴやパワーＭＯＳトランジスタ等が採用される。以下では、半導体スイッチング素子としてＤＭＯＳトランジスタを例に説明する。なお、以下に示すＮ型、Ｎ＋型は本発明の第１導電型に対応し、Ｐ型は本発明の第２導電型に対応する。

図１は、本発明の第１実施形態に係る半導体装置に採用されるＮｃｈ型ＤＭＯＳトランジスタを示した図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図である。図１（ｂ）に示されるように、ＤＭＯＳトランジスタは、Ｎ＋型基板１に形成される。Ｎ＋型基板１の表面側には、ドリフト領域としてＮ型領域２およびＰ型領域３がエピタキシャル成長によって形成されていると共に、これらＮ型領域２およびＰ型領域３がＮ＋型基板１の面方向に交互に配置されたスーパージャンクション構造をなしている。また、当該スーパージャンクション構造上にＰ型ベース層４が形成されている。

そして、このＰ型ベース層４を貫通してＮ型領域２に達するトレンチ５が形成されている。このトレンチ５にはゲート酸化膜６を介してゲート電極７が形成されており、さらに、トレンチ５の側面にはＮ＋型ソース領域８が形成されている。また、Ｎ＋型ソース領域８の一部およびトレンチ５の上部を覆うように絶縁膜９が形成され、この絶縁膜９に形成されたコンタクトホール１０を介してＮ＋型ソース領域８およびＰ型ベース層４に接続されるソース電極１１が形成されている。当該ソース電極１１は例えばＡｌ（アルミニウム）で形成された配線である。そして、Ｎ＋型基板１の裏面側にドレイン電極１２が形成されている。

このようなＤＭＯＳトランジスタにおいては、ゲート電極７に電圧を印加すると、トレンチ５の側面におけるＰ型ベース層４にチャネルが形成され、このチャネルを通じてソース−ドレイン間に電流が流れるように作動する。すなわち、ゲート電極７に閾値より高い電圧を印加した場合、Ｐ型ベース層４にチャネルが形成され、ドレイン−ソース間が導通する。他方、ゲート電極７に閾値より低い電圧を印加した場合、ゲート電極７にチャネルが形成されず、ドレイン−ソース間は導通しない。

このように動作するＤＭＯＳトランジスタを、図１（ａ）に示すように、ゲート電極７、絶縁膜９に形成されたコンタクトホール１０（すなわちソース電極１１のコンタクト部）等の上面形状が六角形をなすように構成している。そして、六角形状の一辺の面方位を｛１００｝とし、他の辺を｛１００｝面よりも高次の面方位として構成している。図１（ａ）に示される六角形の形状をなすハッチング部分がトレンチ５の領域を示し、六角形の中心部分のハッチング部分がソース電極１１のコンタクト領域を示している。

また、図２では、Ｎ＋型基板１上にスーパージャンクション構造を構成するＮ型領域２ａおよびＰ型領域３ａがストライプ状のコラムとしてレイアウトされたＤＭＯＳトランジスタＴｒ１が示されており、ストライプ状のスーパージャンクション構造上にトランジスタセルが六角形セル状に構成されたものになっている。

なお、スーパージャンクション構造のコラムとトランジスタセルとの組み合わせを六角形同士、あるいはストライプ状同士とした場合、Ｐ型ベース層４のチャネルの両端、すなわちＮ＋型ソース領域８とＮ＋型基板１とがすべて電気的に繋がり、オン抵抗を小さくすることができる。また、六角形状とストライプ状との組み合わせでは、オン抵抗が少し大きくなるが、耐圧面で有利な場合もある。

図２〜図４は、スーパージャンクション構造のコラムの幅がそれぞれ異なるＤＭＯＳトランジスタＴｒ１〜Ｔｒ３の平面図および断面図である。図２〜図４に示される断面図は、図１に示されるＡ−Ａ断面に相当する図である。なお、ＤＭＯＳトランジスタＴｒ１〜Ｔｒ３は、本発明のスイッチング素子に相当する。

図２〜図４に示される各Ｎｃｈ型ＤＭＯＳトランジスタＴｒ１〜Ｔｒ３の平面図および断面図は、図１に示される平面図および断面図にそれぞれ対応している。これらの図に示されるように、スーパージャンクション構造を構成するＮ型領域２ａ〜２ｃおよびＰ型領域３ａ〜３ｃはそれぞれストライプ状にレイアウトされ、スーパージャンクション構造の各コラムの幅がそれぞれ異なっている。本実施形態では、各コラムの幅が異なる３種類のスーパージャンクション構造が示されている。

具体的には、図３に示されるＤＭＯＳトランジスタＴｒ２は、Ｎ型領域２ｂおよびＰ型領域３ｃのコラムの幅を図２に示されるＮ型領域２ａおよびＰ型領域３ａのコラムの幅の半分にした場合である。また、図４に示されるＤＭＯＳトランジスタＴｒ３は、Ｎ型領域２ｃおよびＰ型領域３ｃのコラムの幅を図３に示されるコラムの幅を更に半分にした場合である。なお、Ｎ型領域２ａ〜２ｃ、Ｐ型領域３ａ〜３ｃは、本発明のコラム領域に相当する。

このようにスーパージャンクション構造のＮ型領域２ａ〜２ｃおよびＰ型領域３ａ〜３ｃの幅を変化させると、空乏層の延びの限界（完全空乏化）を変化させることができる。これは、Ｎ型領域２ａ〜２ｃすべてのコラムに空乏層の延びが到達するときのドレイン−ソース間電圧がＮ型領域２ａ〜２ｃおよびＰ型領域３ａ〜３ｃのコラムの幅により異なるからである。

また、スーパージャンクション構造を構成するＮ型領域２ａ〜２ｃおよびＰ型領域３ａ〜３ｃの幅が異なる３種類のＤＭＯＳトランジスタＴｒ１〜Ｔｒ３が１つの半導体チップに形成されて構成されている。本実施形態では、図２に示されるスーパージャンクション構造のコラムの幅が「粗」、図３に示されるスーパージャンクション構造のコラムの幅が「中」、図４に示されるスーパージャンクション構造のコラムの幅が「細」とする。このようにＤＭＯＳトランジスタＴｒ１〜Ｔｒ３においてコラムの幅が異なることは、各ＤＭＯＳトランジスタＴｒ１〜Ｔｒ３の耐圧が異なることを意味している。

図５は、３種類のスーパージャンクション構造のＤＭＯＳトランジスタＴｒ１〜Ｔｒ３を形成した半導体チップ２０の平面図である。図示しないが、紙面垂直方向のうち表面側にソース電極１１が形成され、裏面側にドレイン電極１２が形成されている。また、各ＤＭＯＳトランジスタＴｒ１〜Ｔｒ３の各ゲート電極７ａ〜７ｃはＧ１〜Ｇ３で示される各ゲート端子１２ａ〜１２ｃに接続されている。

図６は、各ＤＭＯＳトランジスタＴｒ１〜Ｔｒ３の各ゲート電極７ａ〜７ｃに抵抗Ｒ１をそれぞれ接続した模式図である。この図に示されるように、各ＤＭＯＳトランジスタＴｒ１〜Ｔｒ３の各ゲート電極７ａ〜７ｃの一端に各ゲート端子１２ａ〜１２ｃにそれぞれ接続されており、ゲート電極７ａ〜７ｃのうちゲート端子１２ａ〜１２ｃが接続される側とは反対側は抵抗Ｒ１を介してグランドにそれぞれ接続されている。

すなわち、各ＤＭＯＳトランジスタＴｒ１〜Ｔｒ３の各ゲート端子１２ａ〜１２ｃそれぞれは、グランドに達するまでにゲート電極７ａ〜７ｃの配線抵抗に相当する抵抗Ａおよび抵抗Ｂを介し、さらに抵抗Ｒ１を介してグランドに接続される形態となる。なお、抵抗Ａおよび抵抗Ｂは、おおまかなゲート電極７ａ〜７ｃの抵抗分布をそれぞれ示すものである。

図７は、各ＤＭＯＳトランジスタＴｒ１〜Ｔｒ３の各ゲート端子１２ａ〜１２ｃに入力される入力電圧Ｖｉｎに基づくゲート電圧Ｖｇおよびドレイン電圧Ｖｄの各波形を示したものである。この図に示されるように、ゲート端子１２ａ〜１２ｃに入力電圧Ｖｉｎが入力されると、ゲート電圧Ｖｇは抵抗Ａと抵抗Ｂとで位相差が生じるため、抵抗Ａ近傍のトランジスタと抵抗Ｂ近傍のトランジスタとでゲート電圧Ｖｇの立ち上がり電圧に差が生じる。これに伴い、抵抗Ａ近傍のトランジスタと抵抗Ｂ近傍のトランジスタとでゲート電圧Ｖｇが閾値Ｖｔを超えるタイミングがずれ、トランジスタがオン／オフするタイミングがずれる。これにより、すべてのトランジスタにおける同時オン／オフを防止することができ、リンギングノイズを低減することができる。

このリンギングノイズの低減は、ＤＭＯＳトランジスタＴｒ１〜Ｔｒ３における各ドレイン電圧Ｖｄの立ち上がり立下りが抵抗Ａ近傍のトランジスタと抵抗Ｂ近傍のトランジスタとでそれぞれずれることにもよる。

例えば、ゲート電極７ａ〜７ｃのシート抵抗は例えば１〜５０Ωであり、抵抗Ｒ１は例えば１００倍〜１０００倍の値として１００ｋΩ〜１ＭΩを選択することが好ましい。また、各トランジスタをオン／オフするタイミングをずらす方法として、チャネル部インプラ条件、ゲート酸化膜厚、ウェル濃度、バックゲート電圧をチップ平面内で分布を持たせること等が採用される。

図８は、上記半導体チップ２０を用いたスイッチング電源回路を示した図である。当該スイッチング電源回路は、例えば車両に搭載され、バッテリから印加される電圧を６Ｖのスイッチング電圧に降圧し、当該６Ｖのスイッチング電圧を例えば５Ｖの電圧を出力するシリーズ電源に印加する機能を有するものであり、当該スイッチング電源回路に上記半導体チップ２０を適用することができる。

スイッチング電源回路は、集積回路１００と、負荷電流検出回路２００とを備えて構成されている。集積回路１００は、バッテリ（ＶＢ）３００の電圧をダイオード３１０を介して第１入力端子１１０から入力し、一定の大きさのスイッチング電圧に変換して出力する機能を有するものであり、プリドライバ回路１２０とドライバ回路１３０とを有している。バッテリ３００の入力電圧は例えば１４Ｖであり、ダイオード３１０はバッテリ３００から流れる電流の逆流防止用として用いられる。また、プリドライバ回路１２０は集積回路１００内で生成された一定電圧ＶＡ（例えば３Ｖ）によって駆動し、ドライバ回路１３０はバッテリ３００から入力される電圧によって駆動する。

プリドライバ回路１２０とドライバ回路１３０は、バッテリ３００から入力される電圧を降圧する機能を有するものである。このようなプリドライバ回路１２０では、第１入力端子１１０にｎｐｎ型のトランジスタ１２１のコレクタが接続されており、当該トランジスタ１２１のベース−コレクタ間に抵抗１２２が接続されている。

トランジスタ１２１のベースは、ｎｐｎ型のトランジスタ１２３のコレクタに接続されている。当該トランジスタ１２３のベースにＮｃｈ型ＭＯＳトランジスタ１２４のドレイン、トランジスタ１２３のエミッタにトランジスタ１２４のソースが接続されており、当該トランジスタ１２４のソースはグランドＧＮＤに接続されている。

トランジスタ１２４のゲートには、集積回路１００に備えられた図示しない駆動回路からスイッチング信号が入力されるようになっている。これに伴って、トランジスタ１２４がスイッチング駆動されるようになっている。

また、トランジスタ１２３のコレクタおよびトランジスタ１２４のドレインには、ダイオード１２５ａ、１２５ｂを介して定電流回路１２６が接続されており、各トランジスタ１２３のコレクタ、トランジスタ１２４のドレインに一定電流が流れる構成となっている。

定電流回路１２６は、プリドライバ回路１２０内で生成された一定電圧ＶＡに基づいて一定電流を生成するものである。定電流回路１２６で生成された一定電流は、ダイオード１２５ａ、１２５ｂに流れるようになっている。

また、トランジスタ１２１のエミッタは、ｐｎｐ型のトランジスタ１２７のエミッタに接続され、当該トランジスタ１２７のベースがトランジスタ１２３のコレクタに接続されている。さらに、トランジスタ１２７のエミッタにｎｐｎ型のトランジスタ１２８のコレクタに接続され、当該トランジスタ１２８のベースが上記トランジスタ１２７のコレクタに接続されており、当該トランジスタ１２８のエミッタは集積回路１００の出力端子１４０に接続されている。そして、トランジスタ１２８のベース−エミッタ間に抵抗１２９が接続されている。

このようなプリドライバ回路１２０においては、トランジスタ１２１とトランジスタ１２７との接続点の電位がプリドライバ回路１２０の出力としてドライバ回路１３０に入力される。

ドライバ回路１３０は、プリドライバ回路１２０から入力されるスイッチング信号に基づいて、スイッチング電流を出力するものである。このようなドライバ回路１３０には、図６に示される半導体チップ２０が備えられている。当該半導体チップ２０や周辺部品は、例えばディスクリート部品として用意されたものである。

当該半導体チップ２０には、スーパージャンクション構造におけるコラムの幅が「粗」、「中」、「細」の３種類のＤＭＯＳトランジスタＴｒ１〜Ｔｒ３が形成されている。各ＤＭＯＳトランジスタＴｒ１〜Ｔｒ３の各ゲート端子１２ａ〜１２ｃとグランドとの間には、上述のように抵抗Ｒ１が接続されているが、図８では省略してある。

また、これら各ＤＭＯＳトランジスタＴｒ１〜Ｔｒ３の各ゲート端子１２ａ〜１２ｃには、各々に対応したスイッチ１３１ａ〜１３１ｃが抵抗１３２ａ〜１３２ｃを介してプリドライバ回路１２０にそれぞれ接続されている。各ＤＭＯＳトランジスタＴｒ１〜Ｔｒ３の各ソースは、出力端子１４０にそれぞれ接続され、各ドレインには集積回路１００の第２入力端子１５０およびコイル３２０を介してバッテリ３００の電圧が印加される。また、第２入力端子１５０と出力端子１４０との間にはコンデンサ３３０が接続されている。

各スイッチ１３１ａ〜１３１ｃは周知のトランジスタで構成されており、集積回路１００の切替端子１５０に入力される切替信号に応じてオン／オフするようになっている。これにより、スイッチ１３１ａ〜１３１ｃのいずれかがオンした場合、オンしたスイッチ１３１ａ〜１３１ｃに対応したＤＭＯＳトランジスタＴｒ１〜Ｔｒ３にプリドライバ回路１２０からスイッチング信号が入力されることとなる。

また、各ＤＭＯＳトランジスタＴｒ１〜Ｔｒ３の各ゲート端子１２ａ〜１２ｃには、各ゲートに蓄積された電荷を外部に抜き出すための抵抗１３３ａ〜１３３ｃがそれぞれ接続されている。

さらに、各ＤＭＯＳトランジスタＴｒ１〜Ｔｒ３の各ドレイン電極１２と出力端子１４０との間にダイオード１３４とコンデンサ１３５との直列回路が接続されている。これらダイオード１３４およびコンデンサ１３５は、リンギング電圧が所定電圧（ダイオード１３４のツェナー電圧）以上になると動作してリンギング電圧をなまらせる効果を発揮する。これにより、ドレイン電圧Ｖｄが急峻な突出波形となることを防止することができる。

負荷電流検出回路２００は、コイル３２０に流れる電流の大きさを検出する周知の回路である。また、負荷電流検出回路２００は、図８に示されるスイッチング電源回路に接続される負荷の数等が変化することによってコイル３２０に流れる電流の大きさが変化したとき、どのＤＭＯＳトランジスタＴｒ１〜Ｔｒ３をオンさせて所望の大きさの電流を流すか否かを判定し、当該判定に基づいて切替信号を出力する。以上が、スイッチング電源回路の構成である。

このようなスイッチング電源回路においては、本実施形態では、負荷電流検出回路２００にてすべてのスイッチ１３１ａ〜１３１ｃをオンさせている。なお、必要に応じて、いずれかのスイッチ１３１ａ〜１３１ｃをオンさせても良い。

以上のように、スーパージャンクション構造上に形成されたＤＭＯＳトランジスタＴｒ１〜Ｔｒ３を備える半導体チップ２０をスイッチング電源回路に適用することで、当該スイッチング電源回路におけるスイッチング速度の向上およびスイッチング損失の低減を図ることができ、さらにリンギングノイズを低減させることができる。

以上説明したように、本実施形態では、スーパージャンクション構造においてコラムの幅が異なるＤＭＯＳトランジスタＴｒ１〜Ｔｒ３を半導体チップ２０に備えたことが特徴となっている。このように、スーパージャンクション構造上に各ＤＭＯＳトランジスタＴｒ１〜Ｔｒ３を形成することで、各ＤＭＯＳトランジスタＴｒ１〜Ｔｒ３のスイッチング速度を向上させることができ、ひいてはスイッチング損失を低減することができる。

また、高速スイッチングによってリンギングノイズが発生するが、抵抗Ｒ１を介して各ＤＭＯＳトランジスタＴｒ１〜Ｔｒ３の各ゲート端子１２ａ〜１２ｃをグランドに接続することで、各ＤＭＯＳトランジスタＴｒ１〜Ｔｒ３内の各ゲートにおいて電圧勾配を設けることができる。これにより、各トランジスタがオンするタイミングに時間差を設けることができ、トランジスタすべてが同時にオン／オフすることを防止することで、リンギングノイズを低減することができる。

（他の実施形態）
上記実施形態では、ゲート電極７が形成されたトレンチ５が六角形状にレイアウトされていたが、当該トレンチ５を正方形にレイアウトしてメッシュ状にすることもできる。

スーパージャンクション構造のコラムを六角形状にレイアウトしてトランジスタセルを六角形セル状にすることができる。また、スーパージャンクション構造のコラムをストライプ状にレイアウトしてトランジスタセルをストライプ状にレイアウトすることもできる。

上記実施形態において、図６に示される抵抗Ａ部分ではゲート酸化膜６を厚くし、抵抗Ｂに向かって少しずつ膜厚を薄くしていくこともできる。これにより、半導体チップ２０の平面内で閾値Ｖｔの分布を設けることができる。したがって、各トランジスタの同時オン／オフを防止することができ、リンギングノイズを低減することもできる。

本発明の第１実施形態に係る半導体装置に採用されるＮｃｈ型ＤＭＯＳトランジスタを示した図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図である。 図１に示されるＤＭＯＳトランジスタにおけるスーパージャンクション構造の平面構造を示した図である。 図２に示されるスーパージャンクション構造のコラムの幅を半分にした場合におけるＤＭＯＳトランジスタの平面図および断面図である。 図３に示されるスーパージャンクション構造のコラムの幅を半分にした場合におけるＤＭＯＳトランジスタの平面図および断面図である。 ３種類のスーパージャンクション構造のＤＭＯＳトランジスタを形成した半導体チップの平面図である。 各ＤＭＯＳトランジスタの各ゲート電極に抵抗をそれぞれ接続した模式図である。 各ＤＭＯＳトランジスタの各ゲート端子に入力される入力電圧Ｖｉｎに基づくゲート電圧Ｖｇおよびドレイン電圧Ｖｄの各波形を示した図である。 半導体チップを用いたスイッチング電源回路を示した図である。

符号の説明

Ｔｒ１〜Ｔｒ３…スイッチング素子、１…Ｎ＋型基板、２ａ〜２ｃ…Ｎ型領域、３ａ〜３ｃ…Ｐ型領域、７ａ〜７ｃ…ゲート電極、１２ａ〜１２ｃ…ゲート端子、２０…半導体チップ、１２０…プリドライバ回路、１３０…ドライバ回路、２００…負荷電流検出回路、３００…電源。

Claims (6)

1. 電源（３００）から印加される電圧に基づいて、スイッチング信号を生成するプリドライバ回路（１２０）と、
   ドリフト領域としての第１導電型コラム領域（２ａ〜２ｃ）および第２導電型コラム領域（３ａ〜３ｃ）が第１導電型基板（１）上に形成され、前記第１導電型コラム領域（２ａ〜２ｃ）および前記第２導電型コラム領域（３ａ〜３ｃ）が前記第１導電型基板（１）の面方向に繰り返し配置された繰り返し構造上に形成されたスイッチング素子（Ｔｒ１〜Ｔｒ３）において前記各コラム領域（２ａ〜２ｃ、３ａ〜３ｃ）の幅が異なるものを複数有し、前記プリドライバ回路（１２０）から入力されるスイッチング信号で前記複数のスイッチング素子（Ｔｒ１〜Ｔｒ３）をスイッチング駆動することにより、スイッチング電流を出力するドライバ回路（１３０）とを備えたことを特徴とする半導体装置。
2. 前記複数のスイッチング素子（Ｔｒ１〜Ｔｒ３）は１つの半導体チップ（２０）に形成されていることを特徴とする請求項１に記載の半導体装置。
3. 前記半導体チップ（２０）には、
   前記複数のスイッチング素子（Ｔｒ１〜Ｔｒ３）のゲート電極（７ａ〜７ｃ）の一端にそれぞれ接続されたゲート端子（１２ａ〜１２ｃ）と、
   前記複数のスイッチング素子（Ｔｒ１〜Ｔｒ３）のゲート電極（７ａ〜７ｃ）のうち前記ゲート端子（１２ａ〜１２ｃ）が接続される側とは反対側とグランドとの間に接続される抵抗（Ｒ１）とが設けられていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記ドライバ回路（１３０）から外部に出力される電流の大きさを検出して、当該電流に対応した大きさの電流が流れる前記複数のスイッチング素子（Ｔｒ１〜Ｔｒ３）のうちのいずれかを駆動するかを選択し、前記ドライバ回路（１３０）に判定結果を出力する負荷電流検出回路（２００）を備えており、
   前記ドライバ回路（１３０）は、前記複数のスイッチング素子（Ｔｒ１〜Ｔｒ３）のうちいずれかを駆動するかを前記負荷電流検出回路（２００）で選択された前記判定結果に応じて前記複数のスイッチング素子（Ｔｒ１〜Ｔｒ３）をオン／オフすることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
5. ドリフト領域としての第１導電型コラム領域（２ａ〜２ｃ）および第２導電型コラム領域（３ａ〜３ｃ）が第１導電型基板（１）上に形成され、前記第１導電型コラム領域（２ａ〜２ｃ）および前記第２導電型コラム領域（３ａ〜３ｃ）が前記第１導電型基板（１）の面方向に繰り返し配置された繰り返し構造上に形成されたスイッチング素子（Ｔｒ１〜Ｔｒ３）を複数備えた半導体チップであって、
   前記複数のスイッチング素子（Ｔｒ１〜Ｔｒ３）の各コラム領域（２ａ〜２ｃ、３ａ〜３ｃ）の幅が異なっていることを特徴とする半導体チップ。
6. 前記複数のスイッチング素子（Ｔｒ１〜Ｔｒ３）それぞれは、
   前記複数のスイッチング素子（Ｔｒ１〜Ｔｒ３）のゲート電極（７ａ〜７ｃ）の一端に接続されたゲート端子（１２ａ〜１２ｃ）と、
   前記複数のスイッチング素子（Ｔｒ１〜Ｔｒ３）のゲート電極（７ａ〜７ｃ）のうち前記ゲート端子（１２ａ〜１２ｃ）が接続される側とは反対側とグランドとの間に接続される抵抗（Ｒ１）とを有していることを特徴とする請求項５に記載の半導体チップ。

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