JP2021145046A - 半導体装置 - Google Patents

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Abstract

【課題】耐圧を向上できる半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第１電極、第１導電形の第１半導体領域、第２導電形の第２半導体領域、第１導電形の第３半導体領域、構造体、ゲート電極、及び第２電極を備える。第１半導体領域は、第１電極の上に設けられる。第２半導体領域は、第１半導体領域の上に設けられる。第３半導体領域は、第２半導体領域の上に設けられる。構造体の絶縁部は、第１半導体領域の一部、第２半導体領域、及び第３半導体領域と並ぶ。構造体の導電部は、絶縁部中に設けられ、第１半導体領域と対向する部分を有する。ゲート電極は、第２半導体領域と対向する。第２電極は、第２半導体領域、第３半導体領域、及び導電部と電気的に接続される。構造体は、第２方向及び第３方向に沿って複数設けられる。絶縁部の厚さ［μｍ］の、半導体装置の製品耐圧［Ｖ］に対する比［μｍ／Ｖ］は、０．００５５以下である。【選択図】図５

Description

本発明の実施形態は、半導体装置に関する。
Metal Oxide Semiconductor Field Effect Transistor（ＭＯＳＦＥＴ）などの半導体装置は、電力変換等の用途に用いられる。半導体装置について、耐圧の向上が求められている。
特開２０１５-２２５９７６号公報
本発明が解決しようとする課題は、耐圧を向上できる半導体装置を提供することである。
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、構造体と、ゲート電極と、第２電極と、を備える。前記第１半導体領域は、前記第１電極の上に設けられる。前記第２半導体領域は、前記第１半導体領域の上に設けられる。前記第３半導体領域は、前記第２半導体領域の上に選択的に設けられる。前記構造体は、絶縁部及び導電部を有する。前記絶縁部は、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向と、前記第１方向に垂直であり前記第２方向に交差する第３方向と、において、前記第１半導体領域の一部、前記第２半導体領域、及び前記第３半導体領域と並ぶ。前記導電部は、前記絶縁部中に設けられ、前記第２方向及び前記第３方向において前記第１半導体領域と対向する部分を有する。前記ゲート電極は、前記第２方向及び前記第３方向において前記第２半導体領域と対向する。前記第２電極は、前記第２半導体領域、前記第３半導体領域、及び前記構造体の上に設けられ、前記第２半導体領域、前記第３半導体領域、及び前記導電部と電気的に接続される。前記構造体は、前記第２方向及び前記第３方向に沿って複数設けられる。前記第１方向に垂直な方向における前記絶縁部の厚さ［μｍ］の、前記半導体装置の製品耐圧［Ｖ］に対する比［μｍ／Ｖ］は、０．００５５以下である。
第１実施形態に係る半導体装置を表す平面図である。 図１の部分IIを表す平面図である。 図２のIII−III断面図である。 図２のIV−IV断面図である。 図３及び図４のＶ−Ｖ断面図である。 参考例に係る半導体装置を表す平面図である。 第１実施形態に係る半導体装置及び参考例に係る半導体装置の特性を表すグラフである。 第１実施形態に係る半導体装置及び参考例に係る半導体装置の特性を模式的に表すグラフである。 第１実施形態に係る半導体装置及び参考例に係る半導体装置の特性を表すグラフである。 第１実施形態に係る半導体装置及び参考例に係る半導体装置の設計値を例示する表である。 第１実施形態の変形例に係る半導体装置を表す平面図である。 第１実施形態の変形例に係る半導体装置を表す平面図である。 第２実施形態に係る半導体装置を表す平面図である。 図１３のXIV-XIV断面図である。 図１４のXV-XV断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ−及びｐ＋、ｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
（第１実施形態）
図１は、第１実施形態に係る半導体装置を表す平面図である。
図２は、図１の部分IIを表す平面図である。図２では、ソース電極３２、絶縁層５１、絶縁層５２などが省略されている。
図３は、図２のIII−III断面図である。図４は、図２のIV−IV断面図である。
第１実施形態に係る半導体装置１００は、例えばＭＯＳＦＥＴである。図１〜図４に表したように、第１実施形態に係る半導体装置１００は、ｎ−形（第１導電形）ドリフト領域１（第１半導体領域）、ｐ形（第２導電形）ベース領域２（第２半導体領域）、ｎ＋形ソース領域３（第３半導体領域）、ｐ＋形コンタクト領域４、ｎ＋形ドレイン領域５、ゲート電極１０、ゲート配線１５、構造体２０、ドレイン電極３１（第１電極），ソース電極３２（第２電極）、ゲートパッド３３、接続部４１〜４３、絶縁層５１、及び絶縁層５２を有する。
以下の各実施形態の説明では、第１方向Ｄ１、第２方向Ｄ２、及び第３方向Ｄ３を用いる。ドレイン電極３１からｎ−形ドリフト領域１に向かう方向を第１方向Ｄ１とする。第１方向Ｄ１に垂直な一方向を、第２方向Ｄ２とする。第１方向Ｄ１に垂直であり、第２方向Ｄ２と交差する方向を、第３方向Ｄ３とする。また、説明のために、ドレイン電極３１からｎ−形ドリフト領域１に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、ドレイン電極３１とｎ−形ドリフト領域１との相対的な位置関係に基づき、重力の方向とは無関係である。
図１に表したように、半導体装置１００の上面には、ソース電極３２及びゲートパッド３３が設けられている。ソース電極３２とゲートパッド３３は、互いに電気的に分離されている。
図３及び図４に表したように、半導体装置１００の下面には、ドレイン電極３１が設けられている。ドレイン電極３１の上には、ｎ＋形ドレイン領域５を介してｎ−形ドリフト領域１が設けられている。ｎ−形ドリフト領域１は、ｎ＋形ドレイン領域５を介してドレイン電極３１と電気的に接続されている。ｐ形ベース領域２は、ｎ−形ドリフト領域１の上に設けられている。ｐ形ベース領域２の上には、ｎ＋形ソース領域３及びｐ＋形コンタクト領域４が選択的に設けられている。
構造体２０は、絶縁部２１及び導電部２２を有する。絶縁部２１は、第２方向Ｄ２及び第３方向Ｄ３において、ｎ−形ドリフト領域１の一部、ｐ形ベース領域２、及びｎ＋形ソース領域３と並んでいる。導電部２２は、絶縁部２１中に設けられている。導電部２２の少なくとも一部は、第２方向Ｄ２及び第３方向Ｄ３においてｎ−形ドリフト領域１の一部と並んでいる。
半導体装置１００では、ゲート電極１０も絶縁部２１中に設けられている。ゲート電極１０は、Ｘ−Ｙ面に沿って導電部２２上部の周りに設けられている。ゲート電極１０と導電部２２との間には、絶縁部２１の一部が設けられている。これにより、ゲート電極１０と導電部２２は、互いに電気的に分離されている。
ゲート電極１０は、第２方向Ｄ２及び第３方向Ｄ３において、ゲート絶縁層１１を介してｐ形ベース領域２と対向している。ゲート電極１０は、ゲート絶縁層１１を介して、ｎ−形ドリフト領域１及びｎ＋形ソース領域３とさらに対向しても良い。半導体装置１００では、絶縁部２１の一部が、ゲート絶縁層１１として機能する。
図２に表したように、ゲート電極１０及び構造体２０のそれぞれは、第２方向Ｄ２及び第３方向Ｄ３に沿って複数設けられている。例えば、複数のゲート電極１０のそれぞれの周りに、１つの連続したｐ形ベース領域２が設けられている。複数のゲート電極１０の周りに、複数のｎ＋形ソース領域３がそれぞれ設けられている。
図３及び図４に表したように、ｎ−形ドリフト領域１は、第１領域１ａ、第２領域１ｂ、及び第３領域１ｃを有しても良い。第１領域１ａは、ドレイン電極３１と複数の構造体２０との間、及び導電部２２の下端同士の間に位置する。各第２領域１ｂは、隣り合う構造体２０同士の間に位置する。第３領域１ｃは、第１方向Ｄ１において、第２領域１ｂとｐ形ベース領域２との間に位置する。第２領域１ｂにおけるｎ形不純物濃度は、第１領域１ａにおけるｎ形不純物濃度よりも低い。第３領域１ｃにおけるｎ形不純物濃度は、第２領域１ｂにおけるｎ形不純物濃度よりも低い。例えば、第２領域１ｂの第１方向Ｄ１における長さは、第３領域１ｃの第１方向Ｄ１における長さよりも長い。
絶縁層５１は、ｐ形ベース領域２、複数のｎ＋形ソース領域３、複数のゲート電極１０、及び複数の構造体２０の上に設けられている。ゲート配線１５は、絶縁層５１の上に設けられている。絶縁層５２は、ゲート配線１５及び絶縁層５１の上に設けられている。ソース電極３２及びゲートパッド３３は、絶縁層５２の上に設けられている。
ソース電極３２は、ｐ形ベース領域２、複数のｎ＋形ソース領域３、複数のゲート電極１０、及び複数の構造体２０の上に位置する。ｐ形ベース領域２及びｎ＋形ソース領域３は、接続部４１を介してソース電極３２と電気的に接続されている。例えば、ソース電極３２は、１つの接続部４１を介して、第２方向Ｄ２に沿って並ぶ複数のｎ＋形ソース領域３と電気的に接続されている。また、ソース電極３２は、接続部４２を介して導電部２２と電気的に接続されている。例えば、ソース電極３２は、複数の接続部４２を介して、複数の導電部２２とそれぞれ電気的に接続されている。
ｐ＋形コンタクト領域４は、ｐ形ベース領域２と接続部４１との間に設けられている。ｐ形ベース領域２は、ｐ＋形コンタクト領域４及び接続部４１を介してソース電極３２と電気的に接続されている。半導体装置１００では、接続部４１の下部は、ｎ＋形ソース領域３同士の間に設けられ、ｐ＋形コンタクト領域４はｎ＋形ソース領域３よりも下方に位置している。
ゲート電極１０は、ソース電極３２とは電気的に分離されている。ゲート電極１０は、接続部４３を介してゲート配線１５と電気的に接続されている。ゲート配線１５は、ゲートパッド３３と電気的に接続されている。図２に表したように、ゲート配線１５は、第３方向Ｄ３において複数設けられる。１つのゲート配線１５は、複数の接続部４３を介して、第２方向Ｄ２に並ぶ複数のゲート電極１０とそれぞれ電気的に接続される。
半導体装置１００の動作について説明する。
ソース電極３２に対してドレイン電極３１に正電圧が印加された状態で、ゲート電極１０に閾値以上の電圧を印加する。これにより、ｐ形ベース領域２にチャネル（反転層）が形成され、半導体装置１００がオン状態となる。電子は、チャネルを通ってソース電極３２からドレイン電極３１へ流れる。その後、ゲート電極１０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域２におけるチャネルが消滅し、半導体装置１００がオフ状態になる。
半導体装置１００がオフ状態に切り替わると、ソース電極３２に対してドレイン電極３１に印加される正電圧が増大する。すなわち、ｎ−形ドリフト領域１と導電部２２との間の電位差が増大する。電位差の増大により、絶縁部２１とｎ−形ドリフト領域１との界面からｎ−形ドリフト領域１に向けて、空乏層が広がる。すなわち、導電部２２は、フィールドプレート電極として機能する。この空乏層の広がりにより、半導体装置１００の耐圧を高めることができる。又は、半導体装置１００の耐圧を維持したまま、ｎ−形ドリフト領域１におけるｎ形不純物濃度を高め、半導体装置１００のオン抵抗を低減できる。
半導体装置１００の各構成要素の材料の一例を説明する。
ｎ−形ドリフト領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、及びｎ＋形ドレイン領域５は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ゲート電極１０及び導電部２２は、ポリシリコンなどの導電材料を含む。導電材料には、不純物が添加されていても良い。絶縁部２１、絶縁層５１、及び絶縁層５２は、絶縁材料を含む。例えば、絶縁部２１、絶縁層５１、及び絶縁層５２は、酸化シリコン又は窒化シリコンを含む。ドレイン電極３１、ソース電極３２、及びゲートパッド３３は、アルミニウム又は銅などの金属を含む。接続部４１〜４３は、タングステン、アルミニウム、又は銅などの金属を含む。
第１実施形態では、半導体装置１００の製品耐圧［Ｖ］に対する、第１方向Ｄ１に垂直な方向における少なくとも１つの絶縁部２１の厚さ［μｍ］の比［μｍ／Ｖ］は、０．００５５以下である。製品耐圧とは、半導体装置１００に対して最低限要求される耐圧であり、実際の使用時において半導体装置１００への印加が想定される電圧である。典型的には、製品耐圧は、半導体装置のカタログや仕様書等に記載される。当該比［μｍ／Ｖ］を０．００５５以下にすることで、半導体装置１００の実耐圧を向上できる。実耐圧とは、半導体装置１００の実際の耐圧であり、製品耐圧よりも大きい。一般的に、半導体装置の実耐圧は、製品耐圧の１．０倍よりも大きく１．２倍未満程度の値に設計される。
半導体装置の実耐圧は、電流電圧特性に基づいて決定される。具体的には、ゲート電極１０に電圧を印加していない状態において、ソース電極３２に対するドレイン電極３１の正電圧を漸増させながら、ドレイン電極３１とソース電極３２との間の電流を測定する。正電圧が実耐圧を超えると、ｎ−形ドリフト領域１において降伏が生じ、電流が急峻に増大する。降伏が生じた電圧が、その半導体装置の実耐圧である。
実耐圧のさらなる向上のためには、半導体装置１００の製品耐圧［Ｖ］に対する、前記垂直な方向におけるそれぞれの絶縁部２１の厚さ［μｍ］の比［μｍ／Ｖ］が、０．００５５以下であることが好ましい。以下で、好ましい形態について、具体的に説明する。
図５は、図３及び図４のＶ−Ｖ断面図である。
図５に表したように、第２方向Ｄ２及び第３方向Ｄ３に沿って並ぶ複数の構造体２０は、第１構造体２０ａ、第２構造体２０ｂ、及び第３構造体２０ｃを含む。第１構造体２０ａは、複数の構造体２０の１つである。第２構造体２０ｂは、第１構造体２０ａと第２方向Ｄ２において隣り合う。第３構造体２０ｃは、第１構造体２０ａと第３方向Ｄ３において隣り合う。
図５において、第１中心Ｃ１は、第１構造体２０ａの第２方向Ｄ２及び第３方向Ｄ３における中心を表す。第２中心Ｃ２は、第２構造体２０ｂの第２方向Ｄ２及び第３方向Ｄ３における中心を表す。第３中心Ｃ３は、第３構造体２０ｃの第２方向Ｄ２及び第３方向Ｄ３における中心を表す。ここで、第１中心Ｃ１、第２中心Ｃ２、及び第３中心Ｃ３を通る仮想円ＩＣを考える。半導体装置１００では、第１中心Ｃ１、第２中心Ｃ２、及び第３中心Ｃ３は、１つの仮想円ＩＣの周上に存在する。仮想円ＩＣの円心Ｃ０と第１中心Ｃ１との間の距離は、円心Ｃ０と第２中心Ｃ２との間の距離、及び円心Ｃ０と第３中心Ｃ３との間の距離とそれぞれ等しい。
円心Ｃ０と第１中心Ｃ１との間での第１線方向ＬＤ１における絶縁部２１の厚さをＴ１とする。第１線方向ＬＤ１は、円心Ｃ０と第１中心Ｃ１を結ぶ方向である。半導体装置１００の製品耐圧Ｖ１［Ｖ］に対する厚さＴ１［μｍ］の比［μｍ／Ｖ］は、０．００５５以下である。例えば、第１線方向ＬＤ１と第２方向Ｄ２との間の角度は、第１線方向ＬＤ１と第３方向Ｄ３との間の角度と等しい。図示した例では、第２方向Ｄ２と第３方向Ｄ３との間の角度は６０度であり、第１線方向ＬＤ１と第２方向Ｄ２との間の角度は３０度である。
同様に、円心Ｃ０と第２中心Ｃ２との間での第２線方向ＬＤ２における絶縁部２１の厚さをＴ２とする。第２線方向ＬＤ２は、円心Ｃ０と第２中心Ｃ２を結ぶ方向である。製品耐圧Ｖ１［Ｖ］に対する厚さＴ２［μｍ］の比［μｍ／Ｖ］は、０．００５５以下である。円心Ｃ０と第３中心Ｃ３との間での第３線方向ＬＤ３における絶縁部２１の厚さをＴ３とする。第３線方向ＬＤ３は、円心Ｃ０と第３中心Ｃ３を結ぶ方向である。製品耐圧Ｖ１［Ｖ］に対する厚さＴ３［μｍ］の比［μｍ／Ｖ］は、０．００５５以下である。
第１実施形態に係る効果を説明する。
図６は、参考例に係る半導体装置を表す平面図である。
図６に表した参考例に係る半導体装置１００ｒは、絶縁部２１及び導電部２２を含む構造体２０が第２方向Ｄ２に延びている。第１方向Ｄ１及び第２方向Ｄ２に垂直な第３方向Ｄ３において、複数の構造体２０が設けられている。換言すると、図１〜図５に表した半導体装置１００は、複数の構造体２０が第２方向Ｄ２及び第３方向Ｄ３に沿って並ぶドット型の構造を有する。これに対して、図６に表した半導体装置１００ｒは、各構造体２０が第２方向Ｄ２に延びるストライプ型の構造を有する。
ドット型の半導体装置１００によれば、ストライプ型の半導体装置１００ｒに比べて、電流経路となるｎ−形ドリフト領域１の体積を増大できる。従って、第１実施形態によれば、半導体装置１００ｒに比べて、半導体装置１００のオン抵抗を低減できる。
一方で、発明者らは、第１実施形態に係る半導体装置１００について、以下の課題を発見した。
図７（ａ）及び図７（ｂ）は、第１実施形態に係る半導体装置及び参考例に係る半導体装置の特性を表すグラフである。
図７（ａ）及び図７（ｂ）において、実線は、第１実施形態に係る半導体装置１００の特性を表す。破線は、参考例に係る半導体装置１００ｒの特性を表す。図７（ａ）及び図７（ｂ）において、横軸は、製品耐圧Ｖ１［Ｖ］に対する絶縁部２１の厚さＴｏｘ［μｍ］の比Ｒ［μｍ／Ｖ］を表す。厚さＴｏｘは、例えば、図５に表した厚さＴ１〜Ｔ３に対応する。縦軸は、実耐圧Ｖ２［Ｖ］を表す。図７（ａ）は、製品耐圧が１００Ｖである各半導体装置についてのシミュレーション結果を表す。図７（ｂ）は、製品耐圧が１５０Ｖである各半導体装置についてのシミュレーション結果を表す。
図６に表したように、参考例に係る半導体装置１００ｒにおいて、中心線ＣＬ１及びＣＬ２は、隣り合う構造体２０の第３方向Ｄ３における中心をそれぞれ通る。中心線ＣＬ０は、中心線ＣＬ１とＣＬ２との間の中心を通る。半導体装置１００ｒにおいて、中心線ＣＬ０とＣＬ１との間における絶縁部２１の厚さが、厚さＴｏｘに対応する。
図７（ａ）に関するシミュレーションでは、条件を以下のように設定した。厚さＴｓｉは、０．５μｍである。絶縁部２１の第１方向Ｄ１における長さは、５．５μｍである。導電部２２の第１方向Ｄ１における長さは、５．０μｍである。絶縁部２１の比誘電率は、３．９である。半導体装置１００については、ｎ−形ドリフト領域１（第１領域１ａ）におけるキャリア密度は、３．０×１０１６ａｔｍ／ｃｍ３である。半導体装置１００ｒについては、ｎ−形ドリフト領域１（第１領域１ａ）におけるキャリア密度は、４．０×１０１６ａｔｍ／ｃｍ３である。
図７（ｂ）に関するシミュレーションでは、条件を以下のように設定した。厚さＴｓｉは、０．９μｍである。絶縁部２１の第１方向Ｄ１における長さは、９．５μｍである。導電部２２の第１方向Ｄ１における長さは、９．０μｍである。絶縁部２１の比誘電率は、３．９である。半導体装置１００については、ｎ−形ドリフト領域１（第１領域１ａ）におけるキャリア密度は、１．６×１０１６ａｔｍ／ｃｍ３である。半導体装置１００ｒについては、ｎ−形ドリフト領域１（第１領域１ａ）におけるキャリア密度は、２．２×１０１６ａｔｍ／ｃｍ３である。
半導体装置１００では、厚さＴｓｉは、図５に表したように、円心Ｃ０と第１中心Ｃ１との間での第１線方向ＬＤ１におけるｎ−形ドリフト領域１の厚さＴ４に対応する。又は、厚さＴｓｉは、円心Ｃ０と第２中心Ｃ２との間での第２線方向ＬＤ２におけるｎ−形ドリフト領域１の厚さＴ５、又は厚さＴｓｉは、円心Ｃ０と第３中心Ｃ３との間での第３線方向ＬＤ３におけるｎ−形ドリフト領域１の厚さＴ６に対応する。半導体装置１００ｒでは、厚さＴｓｉは、中心線ＣＬ０とＣＬ１との間におけるｎ−形ドリフト領域１の厚さに対応する。
また、ｎ−形ドリフト領域１が半導体材料としてシリコンを含む場合、不純物の活性化率は大凡１である。従って、ｎ−形ドリフト領域１におけるｎ形不純物濃度は、実質的にｎ−形ドリフト領域１におけるキャリア密度と等しいとみなせる。図７（ａ）及び図７（ｂ）は、ｎ−形ドリフト領域１におけるキャリア密度及び厚さＴｓｉを各製品耐圧に適した値に設定した場合のシミュレーション結果を表す。ｎ−形ドリフト領域１におけるキャリア密度及び厚さＴｓｉは、絶縁部２１とｎ−形ドリフト領域１との界面における電界強度が臨界電界強度となり、構造体２０同士の間のｎ−形ドリフト領域１が全て空乏化するように設定される。例えば、ｎ−形ドリフト領域１が半導体材料としてシリコンを含む場合、臨界電界強度は、０．３ＭＶ／ｃｍである。また、図７（ａ）及び図７（ｂ）は、構造体２０のピッチをそれぞれ２．５μｍ及び４．０μｍに固定し、厚さＴｏｘを変化させたときの実耐圧の変化を表す。
図６に表したストライプ型の半導体装置１００ｒでは、実耐圧を向上させるために、製品耐圧Ｖ１に対して厚さＴｏｘが比較的厚めに設計されていた。例えば図７（ａ）及び図７（ｂ）に表したように、半導体装置１００ｒについては、比Ｒ［μｍ／Ｖ］が０．００６〜０．００６５の間において、最も高い耐圧が得られる。
発明者らは、ストライプ型の半導体装置１００ｒで用いられていた比Ｒを、ドット型の半導体装置１００に適用したところ、実耐圧が大きく低下することを発見した。例えば、１００Ｖの製品耐圧の半導体装置については、半導体装置１００ｒにおいて高い実耐圧が得られる比Ｒ［μｍ／Ｖ］＝０．００６２５を用いたところ、実耐圧は５０Ｖを下回ることが分かった。
発明者らは、ドット型の構造について、より高い実耐圧を得るための構造を検証した。この結果、半導体装置１００ｒに比べて比Ｒを小さくすることで、実耐圧を向上できることを発見した。例えば、図７（ａ）及び図７（ｂ）に表したように、半導体装置１００ｒについては、比Ｒ［μｍ／Ｖ］を０．００６よりも小さくすると実耐圧が大きく低下する。これに対して、半導体装置１００については、比Ｒ［μｍ／Ｖ］が０．００６以下の範囲においても、比Ｒを小さくすることで実耐圧が増加する。特に、比Ｒ［μｍ／Ｖ］が０．００５５以下になると、半導体装置１００の実耐圧が半導体装置１００ｒの実耐圧を上回る。比Ｒが０．００５以下になると、半導体装置１００ｒの実耐圧は大きく低下する一方で、半導体装置１００の実耐圧は大きく向上する。
発明者らは、ストライプ型とドット型との間で実耐圧を向上できる比Ｒが異なる点について検討した。この結果、以下の知見に至った。
図８（ａ）及び図８（ｂ）は、第１実施形態に係る半導体装置及び参考例に係る半導体装置の特性を模式的に表すグラフである。
図８（ａ）及び図８（ｂ）において、実線は、第１実施形態に係る半導体装置１００の特性を表す。破線は、参考例に係る半導体装置１００ｒの特性を表す。横軸は、第１方向Ｄ１に垂直な横方向の位置を表す。縦軸は、各位置における電界強度を表す。半導体装置１００について、横軸は、円心Ｃ０と第１中心Ｃ１との間における位置を表す。半導体装置１００ｒについて、横軸は、中心線ＣＬ０とＣＬ１との間における位置を表す。
図８（ａ）の破線で表されるように、ストライプ型の半導体装置１００ｒについて、ｎ−形ドリフト領域１の絶縁部２１近傍の電界強度Ｅが、シリコンの臨界電界強度ＥＤＢとなるように、厚さＴｓｉ及びｎ−形ドリフト領域１の不純物濃度が設計される。この結果、製品耐圧Ｖ１［Ｖ］に対する厚さＴｏｘ［μｍ］の比Ｒ［μｍ／Ｖ］は、０．００６〜０．００６５の範囲内であった。
図８（ａ）の実線は、ストライプ型の半導体装置１００ｒと同じ比Ｒを、ドット型の半導体装置１００に適用したときの電界強度分布を表す。絶縁部２１における電界強度は、導電部２２から離れるにつれて低下する。この結果、半導体装置１００では、絶縁部２１とｎ−形ドリフト領域１との境界における電界強度が、臨界電界強度ＥＤＢを大きく下回る。この結果、ｎ−形ドリフト領域１において空乏層が横方向に十分に延びず、耐圧が低下する。
この原因は、以下のように考えられる。半導体装置１００ｒでは、第３方向Ｄ３においてのみ、導電部２２がｎ−形ドリフト領域１と対向している。これに対して、半導体装置１００では、導電部２２は、第２方向Ｄ２及び第３方向Ｄ３においてｎ−形ドリフト領域１と対向している。導電部２２と絶縁部２１との境界面の面積は、絶縁部２１とｎ−形ドリフト領域１との境界面の面積よりも小さい。このため、絶縁部２１とｎ−形ドリフト領域１との境界面から導電部２２に向けて延びる電気力線の密度は、導電部２２から離れるにつれて低下する。これにより、絶縁部２１における電界強度が、導電部２２から離れるにつれて低下すると考えられる。
図８（ｂ）は、半導体装置１００について、ｎ−形ドリフト領域１の絶縁部２１近傍の電界強度が臨界電界強度ＥＤＢとなるように、厚さＴｏｘを設計したときの特性を表す。図８（ａ）と図８（ｂ）の比較から、ドット型の半導体装置１００では、ｎ−形ドリフト領域１の絶縁部２１近傍の電界強度を臨界電界強度ＥＤＢとするためには、ストライプ型の半導体装置１００ｒに比べて、比Ｒが小さい必要があることが分かる。比Ｒを小さくすることで、ｎ−形ドリフト領域１におけるｎ形不純物濃度を維持したまま、半導体装置１００の耐圧を向上できる。
また、比Ｒ［μｍ／Ｖ］は、０．００３以上であることが望ましい。比Ｒ［μｍ／Ｖ］が０．００３を下回ると、ｎ−形ドリフト領域１と導電部２２との間の容量が過度に大きくなり、且つｎ−形ドリフト領域１と導電部２２との間の電界強度が強くなりすぎる。従って、比Ｒ［μｍ／Ｖ］は、０．００３以上、０．００５５以下が望ましい。
図９（ａ）〜図９（ｃ）は、第１実施形態に係る半導体装置及び参考例に係る半導体装置の特性を表すグラフである。
図１０は、第１実施形態に係る半導体装置及び参考例に係る半導体装置の設計値を例示する表である。
図９（ａ）〜図９（ｃ）及び図１０は、各製品耐圧について、半導体装置１００及び１００ｒにおける比Ｒを最適化したときのシミュレーション結果を表す。図９（ａ）〜図９（ｃ）では、図８（ａ）及び図８（ｂ）と同様に、横軸は、第１方向Ｄ１に垂直な横方向における位置を表す。縦軸は電界強度を表す。図１０において、ハーフピッチは、ピッチの半分の値を表す。ピッチは、構造体２０の中心同士の間の第３方向Ｄ３における距離である。
図９（ａ）〜図９（ｃ）及び図１０に表したように、８０Ｖ、１００Ｖ、１５０Ｖの各製品耐圧のいずれについても、ドット型の最適な比Ｒは、ストライプ型の比Ｒよりも小さく、０．００５５以下であることが分かる。
また、比Ｒを小さくするために厚さＴｏｘを薄くすると、構造体２０同士の間の距離も短くできる。すなわち、構造体２０のピッチを短くできる。構造体２０のピッチを短くすることで、単位面積あたりのチャネル面積も大きくできる。すなわち、チャネル密度を大きくできる。チャネル密度の増大により、半導体装置１００のオン抵抗をさらに低減できる。
以上の通り、第１実施形態によれば、半導体装置１００ｒに比べて、ｎ−形ドリフト領域１の体積の増大により半導体装置１００のオン抵抗を低減できる。また、比Ｒ［μｍ／Ｖ］を０．００３以上、０．００５５以下にすることで、ｎ−形ドリフト領域１におけるｎ形不純物濃度を維持したまま、実耐圧を向上できる。加えて、構造体２０のピッチを短くできることで、半導体装置１００のオン抵抗をさらに低減できる。
導電部２２の下端付近における第２方向Ｄ２及び第３方向Ｄ３に沿う断面において、比Ｒが上述した範囲内にあることが望ましい。第２方向Ｄ２及び第３方向Ｄ３において導電部２２の下端と対向するｎ−形ドリフト領域１では、第１方向Ｄ１における電界強度が低い。すなわち、導電部２２の下端と対向するｎ−形ドリフト領域１は、ｎ−形ドリフト領域１とｐ形ベース領域２とのｐｎ接合面近傍のｎ−形ドリフト領域１に比べて、空乏化し難い。導電部２２の下端付近を通る断面において、比Ｒ［μｍ／Ｖ］が０．００５５以下であることで、導電部２２同士の間のｎ−形ドリフト領域１をより確実に空乏化でき、実耐圧をさらに向上できる。また、絶縁部２１下端近傍では、電界集中が生じる。比Ｒ［μｍ／Ｖ］が０．００３以上であることで、絶縁部２１下端における電界集中による絶縁破壊を抑制し、実耐圧を向上できる。
例えば、導電部２２の第１方向Ｄ１における長さを１０等分する。導電部２２の下端から、１０等分した長さの１つを足し合わせた位置の断面において、比Ｒ［μｍ／Ｖ］が０．００３以上、０．００５５以下であることが望ましい。
また、半導体装置１００では、第１方向Ｄ１から見たときの構造体２０の形状が六角形である。ゲート電極１０の外縁の形状も、構造体２０の形状に応じて、六角形となっている。複数の構造体２０は、第２方向Ｄ２及び第３方向Ｄ３に沿う面において、最も密となるようにハニカム状に配列されている。複数の構造体２０が最も密になるように配列されることで、チャネル密度をより大きくでき、半導体装置１００のオン抵抗をさらに低減できる。また、構造体２０同士の間に位置するｎ−形ドリフト領域１の幅を、より均一にできる。これにより、半導体装置１００の実耐圧をさらに向上できる。
以上では、製品耐圧Ｖ１［Ｖ］に対する厚さＴｏｘ［μｍ］の比Ｒ［μｍ／Ｖ］の観点から、半導体装置１００の構造を説明した。発明者らは、別の検討の結果、半導体装置１００の望ましい構造は、式を用いて以下の通り説明できることを発見した。
第１中心Ｃ１を中心とする空間Ｖの電荷をＱとする。電荷Ｑ、電束密度Ｄ（＝ε×Ｅ）、及び電荷密度（キャリア密度）ρの関係は、ガウスの法則から以下の数式１で表される。
Figure 2021145046
数式１を用いて、絶縁部２１における電界強度Ｅｏｘは、数式２で表される。ｎ−形ドリフト領域１における電界強度Ｅｓｉは、数式３で表される。数式２及び３において、Ｒｓｉは、第１中心Ｃ１から円心Ｃ０までの距離に対応する。Ｒｏｘは、円心Ｃ０から、ｎ−形ドリフト領域１と絶縁部２１との境界面までの距離に対応する。
Figure 2021145046
Figure 2021145046
製品耐圧Ｖ１を実現しつつ、半導体装置のオン抵抗を低減するためには、以下の３つの条件を満たす必要がある。１つ目の条件は、製品耐圧Ｖ１において、構造体２０同士の間のｎ−形ドリフト領域１が全て空乏化することである。２つ目の条件は、ｎ−形ドリフト領域１中の最大電界強度が臨界電界強度ＥＤＢ以下となることである。ｎ−形ドリフト領域１が半導体材料としてシリコンを含む場合、臨界電界強度ＥＤＢは、約０．３ＭＶ／ｃｍである。３つ目の条件は、ｎ−形ドリフト領域１における電荷密度ρが最大となるように、厚さＴｓｉを調整することである。
１つ目の条件及び２つ目の条件は、それぞれ数式４及び数式５で表される。数式４において、ＲＰは、円心Ｃ０から導電部２２と絶縁部２１との境界面までの距離に対応する。
Figure 2021145046
Figure 2021145046
距離Ｒｓｉは、構造体２０のピッチに対応して決定される。距離Ｒｓｉ及びＲＰに任意の固定値を設定したとき、数式２〜５において、変数は電荷密度ρ及び距離Ｒｏｘのみとなる。数式２〜５を用いて、電荷密度ρが最大となるように距離Ｒｏｘを決定する。距離Ｒｓｉから距離Ｒｏｘを減じた値が、厚さＴｓｉに対応する。ＲｓｉからＲＰを減じた値が、厚さＴｏｘに対応する。製品耐圧Ｖ１［Ｖ］と厚さＴｏｘ［μｍ］を用いた計算の結果、比Ｒ［μｍ／Ｖ］の望ましい範囲である０．００３以上０．００５５以下が導かれる。
一例として、構造体２０の第２方向Ｄ２又は第３方向Ｄ３のピッチＰが、２．６μｍである。距離ＲＰは、０．４μｍである。この場合、１つ目の条件の基、以下の数式６によって距離Ｒｓｉは、約１．５μｍに決定される。
Figure 2021145046
Ｖ１＝１００Ｖ、Ｅｓｉ＜ＥＤＢ（＝０．３ＭＶ／ｃｍ）を満たし，電荷密度ρが最大となるように距離Ｒｏｘ及び電荷密度ρを算出すると、距離Ｒｏｘ＝０．９μｍ、ρ＝２．６×１０１６ｃｍ−３となる。換言すると、厚さＴｓｉは、距離Ｒｓｉから距離Ｒｏｘを減じて得られる０．６μｍである。厚さＴｏｘは、距離Ｒｏｘから距離ＲＰを減じて得られる０．５μｍである。製品耐圧Ｖ１［Ｖ］に対する厚さＴｏｘ［μｍ］の比Ｒ［μｍ／Ｖ］は、０．００５となる。
以上の通り、数式４及び５を満たすように、距離Ｒｓｉ、距離Ｒｏｘ、距離Ｒｐ、電界強度Ｅｏｘ、電界強度Ｅｓｉを設定することで、ｎ−形ドリフト領域１におけるｎ形不純物濃度を維持したまま、製品耐圧Ｖ１を実現できる半導体装置１００が得られる。
（変形例）
図１１及び図１２は、第１実施形態の変形例に係る半導体装置を表す平面図である。
図１１及び図１２は、図５と同様に、導電部２２の下端近傍における第２方向Ｄ２及び第３方向Ｄ３に沿う断面の構造を表している。
図１１に表した半導体装置１１０では、構造体２０の形状が、第１方向Ｄ１から見たときに円形である。図１２に表した半導体装置１２０では、構造体２０の形状が、第１方向Ｄ１から見たときに四角形である。また、半導体装置１１０では、複数の構造体２０の配列方向である第２方向Ｄ２及び第３方向Ｄ３が、互いに直交していない。これに対して、半導体装置１２０では、複数の構造体２０が、互いに直交する第２方向Ｄ２及び第３方向Ｄ３に沿って配列されている。このように、複数の構造体２０の形状及び配列は、適宜変更可能である。いずれの形態においても、半導体装置の製品耐圧［Ｖ］に対する、絶縁部２１の厚さＴ１、Ｔ２、又はＴ３［μｍ］の比［μｍ／Ｖ］は、０．００５５以下である。これにより、ｎ−形ドリフト領域１におけるｎ形不純物濃度を維持したまま、各半導体装置の実耐圧を向上できる。また、比を小さくするために絶縁部２１の厚さを小さくした結果、構造体２０のピッチが短くなり、各半導体装置のオン抵抗をさらに低減できる。
（第２実施形態）
図１３は、第２実施形態に係る半導体装置を表す平面図である。
図１４は、図１３のXIV-XIV断面図である。図１５は、図１４のXV-XV断面図である。
図１３は、図１４のXIII-XIII断面図に対応する。第２実施形態に係る半導体装置２００では、図１３〜図１５に表したように、ゲート電極１０が構造体２０から離れている。
図１３に表したように、ゲート電極１０は、各構造体２０の周りに設けられている。ゲート電極１０の一部は、第２方向Ｄ２において隣り合う構造体２０同士の間を第３方向Ｄ３に延びている。ゲート電極１０の別の一部は、第３方向Ｄ３において隣り合う構造体２０同士の間を第２方向Ｄ２に延びている。
図１３及び図１４に表したように、第２方向Ｄ２及び第３方向Ｄ３において、ゲート電極１０と複数の構造体２０との間には、複数のｐ形ベース領域２がそれぞれ設けられている。ｎ＋形ソース領域３及びｐ＋形コンタクト領域４は、各ｐ形ベース領域２の上に選択的に設けられている。ゲート電極１０は、第２方向Ｄ２及び第３方向Ｄ３において、ゲート絶縁層１１を介してｐ形ベース領域２と対向している。
ソース電極３２は、複数のｐ形ベース領域２、複数のｎ＋形ソース領域３、複数のｐ＋形コンタクト領域４、ゲート電極１０、及び複数の構造体２０の上に設けられ、複数のｐ形ベース領域２、複数のｎ＋形ソース領域３、複数のｐ＋形コンタクト領域４、及び複数の導電部２２と電気的に接続されている。
第２実施形態においても、半導体装置２００の製品耐圧［Ｖ］に対する、第１方向Ｄ１に垂直な方向における少なくとも１つの絶縁部２１の厚さ［μｍ］の比［μｍ／Ｖ］は、０．００３以上、０．００５５以下である。好ましくは、半導体装置２００の製品耐圧［Ｖ］に対する、前記垂直な方向におけるそれぞれの絶縁部２１の厚さ［μｍ］の比［μｍ／Ｖ］が、０．００３以上、０．００５５以下であることが好ましい。
より具体的には、図１５に表したように、半導体装置２００の製品耐圧Ｖ１［Ｖ］に対する、円心Ｃ０と第１中心Ｃ１との間における絶縁部２１の厚さＴ１［μｍ］の比［μｍ／Ｖ］が、０．００３以上、０．００５５以下であることが好ましい。製品耐圧Ｖ１［Ｖ］に対する、円心Ｃ０と第２中心Ｃ２との間における絶縁部２１の厚さＴ２［μｍ］の比［μｍ／Ｖ］が、０．００３以上、０．００５５以下であることが好ましい。製品耐圧Ｖ１［Ｖ］に対する、円心Ｃ０と第３中心Ｃ３との間における絶縁部２１の厚さＴ３［μｍ］の比［μｍ／Ｖ］が、０．００３以上、０．００５５以下であることが好ましい。これにより、ｎ−形ドリフト領域１におけるｎ形不純物濃度を維持したまま、各半導体装置の実耐圧を向上できる。
このように、ゲート電極１０及び複数の構造体２０の配置は、適宜変更可能である。第１実施形態及び第２実施形態のいずれにおいても、上記比［μｍ／Ｖ］を０．００３以上０．００５５以下にすることで、各半導体装置の実耐圧を向上できる。また、比を小さくするために絶縁部２１の厚さを小さくした結果、構造体２０のピッチが短くなり、各半導体装置のオン抵抗をさらに低減できる。
また、図１３〜図１５では、複数の構造体２０の配列方向である第２方向Ｄ２及び第３方向Ｄ３が互いに直交する例を示した。第２実施形態に係る半導体装置は、この例に限定されない。図５及び図１１に表した例と同様に、第２実施形態に係る半導体装置において、互いに直交しない第２方向Ｄ２及び第３方向Ｄ３に沿って複数の構造体２０が並んでも良い。また、図１１及び図１２に表した例と同様に、第１方向Ｄ１から見たときの各構造体２０の形状も、適宜変更可能である。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１ ｎ−形ドリフト領域、 １ａ 第１領域、 １ｂ 第２領域、 １ｃ 第３領域、 ２ ｐ形ベース領域、 ３ ｎ＋形ソース領域、 ４ ｐ＋形コンタクト領域、 ５ ｎ＋形ドレイン領域、 １０ ゲート電極、 １１ ゲート絶縁層、 １５ ゲート配線、 ２０ 構造体、 ２０ａ 第１構造体、 ２０ｂ 第２構造体、 ２０ｃ 第３構造体、 ２１ 絶縁部、 ２２ 導電部、 ３１ ドレイン電極、 ３２ ソース電極、 ３３ ゲートパッド、 ４１〜４３ 接続部、 ５１，５２ 絶縁層、 １００，１００ｒ，１１０，１２０，２００ 半導体装置、 Ｃ０ 円心、 Ｃ１ 第１中心、 Ｃ２ 第２中心、 Ｃ３ 第３中心、 Ｄ１ 第１方向、 Ｄ２ 第２方向、 Ｄ３ 第３方向、 ＩＣ 仮想円、 ＬＤ１ 第１線方向、 ＬＤ２ 第２線方向、 ＬＤ３ 第３線方向、 Ｔ１〜Ｔ６ 厚さ

Claims (7)

  1. 第１電極と、
    前記第１電極の上に設けられた第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、
    前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向と、前記第１方向に垂直であり前記第２方向に交差する第３方向と、において、前記第１半導体領域の一部、前記第２半導体領域、及び前記第３半導体領域と並ぶ絶縁部と、
    前記絶縁部中に設けられ、前記第２方向及び前記第３方向において前記第１半導体領域と対向する部分を有する導電部と、
    を有する構造体と、
    前記第２方向及び前記第３方向において前記第２半導体領域と対向するゲート電極と、
    前記第２半導体領域、前記第３半導体領域、及び前記構造体の上に設けられ、前記第２半導体領域、前記第３半導体領域、及び前記導電部と電気的に接続された第２電極と、
    を備え、
    前記構造体は、前記第２方向及び前記第３方向に沿って複数設けられ、
    前記第１方向に垂直な方向における前記絶縁部の厚さ［μｍ］の、製品耐圧［Ｖ］に対する比［μｍ／Ｖ］は、０．００５５以下である半導体装置。
  2. 第１電極と、
    前記第１電極の上に設けられた第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、
    前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向と、前記第１方向に垂直であり前記第２方向に交差する第３方向と、において、前記第１半導体領域の一部、前記第２半導体領域、及び前記第３半導体領域と並ぶ絶縁部と、
    前記絶縁部中に設けられ、前記第２方向及び前記第３方向において前記第１半導体領域と対向する部分を有する導電部と、
    を有する構造体と、
    前記第２方向及び前記第３方向において前記第２半導体領域と対向するゲート電極と、
    前記第２半導体領域、前記第３半導体領域、及び前記構造体の上に設けられ、前記第２半導体領域、前記第３半導体領域、及び前記導電部と電気的に接続された第２電極と、
    を備え、
    前記構造体は、前記第２方向及び前記第３方向に沿って複数設けられ、
    複数の前記構造体は、第１構造体と、前記第２方向において前記第１構造体と隣り合う第２構造体と、前記第３方向において前記第１構造体と隣り合う第３構造体と、を有し、
    前記第１構造体、前記第２構造体、及び前記第３構造体のそれぞれの前記第２方向及び前記第３方向における中心を通る仮想円の円心と、前記第１構造体の前記第２方向及び前記第３方向における第１中心と、の間での、前記円心と前記第１中心を結ぶ第１線方向における前記第１構造体の前記絶縁部の厚さ［μｍ］の、製品耐圧［Ｖ］に対する比［μｍ／Ｖ］は、０．００３以上、０．００５５以下である半導体装置。
  3. 前記円心と、前記第２構造体の前記第２方向及び前記第３方向における第２中心と、の間での、前記円心と前記第２中心を結ぶ第２線方向における前記第２構造体の前記絶縁部の厚さ［μｍ］の、前記製品耐圧［Ｖ］に対する比［μｍ／Ｖ］は、０．００３以上、０．００５５以下であり、
    前記円心と、前記第３構造体の前記第２方向及び前記第３方向における第３中心と、の間での、前記円心と前記第３中心を結ぶ第３線方向における前記第３構造体の前記絶縁部の厚さ［μｍ］の、前記製品耐圧［Ｖ］に対する比［μｍ／Ｖ］は、０．００３以上、０．００５５以下である請求項２記載の半導体装置。
  4. 第１電極と、
    前記第１電極の上に設けられた第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、
    前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向と、前記第１方向に垂直であり前記第２方向に交差する第３方向と、において、前記第１半導体領域の一部、前記第２半導体領域、及び前記第３半導体領域と並ぶ絶縁部と、
    前記絶縁部中に設けられ、前記第２方向及び前記第３方向において前記第１半導体領域と対向する部分を有する導電部と、
    を有する構造体と、
    前記第２方向及び前記第３方向において前記第２半導体領域と対向するゲート電極と、
    前記第２半導体領域、前記第３半導体領域、及び前記構造体の上に設けられ、前記第２半導体領域、前記第３半導体領域、及び前記導電部と電気的に接続された第２電極と、
    を備え、
    前記構造体は、前記第２方向及び前記第３方向に沿って複数設けられ、
    複数の前記構造体は、第１構造体と、前記第２方向において前記第１構造体と隣り合う第２構造体と、前記第３方向において前記第１構造体と隣り合う第３構造体と、を有し、
    前記第１構造体、前記第２構造体、及び前記第３構造体のそれぞれの前記第２方向及び前記第３方向における中心を通る仮想円の円心と、前記第１構造体の前記第２方向及び前記第３方向における第１中心と、の間の距離をＲｓｉ、前記第１中心から前記第１構造体と前記第１半導体領域との境界面までの距離をＲｏｘ、前記第１中心から前記第１構造体の前記絶縁部と前記導電部との境界面までの距離をＲＰ、前記第１構造体の前記絶縁部における電界強度をＥｏｘ、前記第１半導体領域における電界強度をＥｓｉ、臨界電界強度をＥＤＢ、製品耐圧をＶ１としたとき、以下の各式を満たす半導体装置。
    Figure 2021145046

    Figure 2021145046
  5. 前記第３方向は、前記第１方向及び前記第２方向に垂直な方向に対して傾斜している請求項１〜４のいずれか１つに記載の半導体装置。
  6. 複数の前記ゲート電極が、複数の前記絶縁部中にそれぞれ設けられた請求項１〜５のいずれか１つに記載の半導体装置。
  7. 前記ゲート電極は、前記第２方向において隣り合う前記構造体同士の間及び前記第３方向において隣り合う前記構造体同士の間に設けられた請求項１〜５のいずれか１つに記載の半導体装置。
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