JPH07106282A - 半導体装置製造方法 - Google Patents
半導体装置製造方法Info
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- JPH07106282A JPH07106282A JP26546593A JP26546593A JPH07106282A JP H07106282 A JPH07106282 A JP H07106282A JP 26546593 A JP26546593 A JP 26546593A JP 26546593 A JP26546593 A JP 26546593A JP H07106282 A JPH07106282 A JP H07106282A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 半導体装置のコンタクトホールのアスペクト
比を低下させて成膜時のステップカバレッジを向上す
る。 【構成】 コンタクトホール３を埋め込んで配線層を形
成するにあたり、まずスパッタリングにより絶縁膜２
上、コンタクトホール内壁面上にＴｉ膜４を成膜する。
次に、ウェーハに対して斜め入射させるイオンミリング
装置により絶縁膜２上とコンタクトホール側壁面３ａ上
のＴｉ膜４を選択的に除去する。コンタクトホール３の
底上げによりアスペクト比が低下する。次に、再度スパ
ッタリングによりＴｉＯＮ膜５を成膜し、再度イオンミ
リングによりコンタクトホール底壁面３ｂ以外のＴｉＯ
Ｎ膜５を除去し、最後にＡｌ合金配線膜６を成膜する。
アスペクト比の低下に伴い、ステップカバレッジが向上
する。
比を低下させて成膜時のステップカバレッジを向上す
る。 【構成】 コンタクトホール３を埋め込んで配線層を形
成するにあたり、まずスパッタリングにより絶縁膜２
上、コンタクトホール内壁面上にＴｉ膜４を成膜する。
次に、ウェーハに対して斜め入射させるイオンミリング
装置により絶縁膜２上とコンタクトホール側壁面３ａ上
のＴｉ膜４を選択的に除去する。コンタクトホール３の
底上げによりアスペクト比が低下する。次に、再度スパ
ッタリングによりＴｉＯＮ膜５を成膜し、再度イオンミ
リングによりコンタクトホール底壁面３ｂ以外のＴｉＯ
Ｎ膜５を除去し、最後にＡｌ合金配線膜６を成膜する。
アスペクト比の低下に伴い、ステップカバレッジが向上
する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に半導体基板上の絶縁膜に形成されたコンタク
トホールの埋め込み方法に関する。
関し、特に半導体基板上の絶縁膜に形成されたコンタク
トホールの埋め込み方法に関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化、微細化に
伴って、半導体基板上の絶縁膜に形成されるコンタクト
ホールのアスペクト比（コンタクトホールの深さと幅と
の比）が高くなる傾向にある。
伴って、半導体基板上の絶縁膜に形成されるコンタクト
ホールのアスペクト比（コンタクトホールの深さと幅と
の比）が高くなる傾向にある。
【０００３】ところで、このような高アスペクト比のコ
ンタクトホールを絶縁膜部分に持つ半導体基板に対し、
例えばスパッタリング法によりコンタクトホールにメタ
ル膜を成膜しようとすると、斜め方向成分のスパッタ粒
子がコンタクトホール段差上部の陰となってコンタクト
ホール底壁面まで届きにくくなる（シャドー効果）。こ
の結果、コンタクトホールの底部、とりわけコンタクト
ホール底壁面と側壁面との境界部分のステップカバレッ
ジ（段差部などでの膜の被着状態）が著しく低下し、配
線の断線不良などに直接影響する恐れがある。図５は、
アスペクト比とステップカバレッジの関係を示したもの
であり、▲および●はコンタクトホール内壁にプラズマ
によるＳｉＮ（シリコンナイトライド）のサイドウォー
ルを形成した場合のデータであり、△および○はサイド
ウォールがない場合のデータである。図は、アスペクト
比Ｒａが上昇するにつれて、段差部での膜厚が他の部分
のそれに比較して薄くなり、いわゆるステップカバレッ
ジが悪化することを示している。
ンタクトホールを絶縁膜部分に持つ半導体基板に対し、
例えばスパッタリング法によりコンタクトホールにメタ
ル膜を成膜しようとすると、斜め方向成分のスパッタ粒
子がコンタクトホール段差上部の陰となってコンタクト
ホール底壁面まで届きにくくなる（シャドー効果）。こ
の結果、コンタクトホールの底部、とりわけコンタクト
ホール底壁面と側壁面との境界部分のステップカバレッ
ジ（段差部などでの膜の被着状態）が著しく低下し、配
線の断線不良などに直接影響する恐れがある。図５は、
アスペクト比とステップカバレッジの関係を示したもの
であり、▲および●はコンタクトホール内壁にプラズマ
によるＳｉＮ（シリコンナイトライド）のサイドウォー
ルを形成した場合のデータであり、△および○はサイド
ウォールがない場合のデータである。図は、アスペクト
比Ｒａが上昇するにつれて、段差部での膜厚が他の部分
のそれに比較して薄くなり、いわゆるステップカバレッ
ジが悪化することを示している。
【０００４】このステップカバレッジが悪いと、例えば
上記メタルをバリアメタルとして用いかつその上層に従
来のスパッタリング法により配線用メタル膜を成膜する
方法では、配線用メタル膜がバリアメタルを貫通してそ
の下の拡散層まで及んでしまったり（バリア性低下）、
あるいはコンタクト抵抗が上昇する可能性もある。
上記メタルをバリアメタルとして用いかつその上層に従
来のスパッタリング法により配線用メタル膜を成膜する
方法では、配線用メタル膜がバリアメタルを貫通してそ
の下の拡散層まで及んでしまったり（バリア性低下）、
あるいはコンタクト抵抗が上昇する可能性もある。
【０００５】また、バリアメタル成膜後のウェーハ表面
を高温に熱した状態でスパッタリングを施す薄膜形成方
法においては、高アスペクト比のままではコンタクトホ
ールが十分に埋め込まれずにボイド（空隙）が発生し易
くなる。
を高温に熱した状態でスパッタリングを施す薄膜形成方
法においては、高アスペクト比のままではコンタクトホ
ールが十分に埋め込まれずにボイド（空隙）が発生し易
くなる。
【０００６】また、このメタルをＢｌａｎｋｅｔ−Ｗ
（タングステン）・ＣＶＤ膜の密着層として用い、その
上層にＷＦ6などの化合物ガスを使用してＷ等を成膜す
る方法では、絶縁膜上のメタル（例えば、Ｔｉ）が原料
ガスであるＷＦ6によってエッチングされて剥離する恐
れがある。
（タングステン）・ＣＶＤ膜の密着層として用い、その
上層にＷＦ6などの化合物ガスを使用してＷ等を成膜す
る方法では、絶縁膜上のメタル（例えば、Ｔｉ）が原料
ガスであるＷＦ6によってエッチングされて剥離する恐
れがある。
【０００７】
【発明が解決しようとする課題】このように、従来から
ある各種コンタクトホール埋め込み・配線層形成方法
は、高アスペクト比を有するコンタクトホールに対し、
そのステップカバレッジが悪いことに起因して以上のよ
うな問題点を内包している。本発明は、このような現状
に鑑み、半導体基板上のコンタクトホールを埋め込み・
配線するにあたり、バリアメタルや配線層を成膜する際
の、コンタクトホールにおけるステップカバレッジを向
上することおよびアスペクト比の低下を目的とするもの
である。
ある各種コンタクトホール埋め込み・配線層形成方法
は、高アスペクト比を有するコンタクトホールに対し、
そのステップカバレッジが悪いことに起因して以上のよ
うな問題点を内包している。本発明は、このような現状
に鑑み、半導体基板上のコンタクトホールを埋め込み・
配線するにあたり、バリアメタルや配線層を成膜する際
の、コンタクトホールにおけるステップカバレッジを向
上することおよびアスペクト比の低下を目的とするもの
である。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明による半導体装置製造方法は、コンタクトホ
ール内壁面上にメタルを成膜するメタル成膜工程と、メ
タル成膜後、コンタクトホールの側壁面に成膜されたメ
タルを選択的に除去するメタル除去工程と、メタル除去
後、コンタクトホール内壁面上に配線用メタルを成膜し
てコンタクトホール埋め込みおよび配線層を形成する配
線層形成工程とを有することを特徴とする。
め、本発明による半導体装置製造方法は、コンタクトホ
ール内壁面上にメタルを成膜するメタル成膜工程と、メ
タル成膜後、コンタクトホールの側壁面に成膜されたメ
タルを選択的に除去するメタル除去工程と、メタル除去
後、コンタクトホール内壁面上に配線用メタルを成膜し
てコンタクトホール埋め込みおよび配線層を形成する配
線層形成工程とを有することを特徴とする。
【０００９】また、好ましくは上記半導体装置製造方法
において、前記メタル除去工程は、メタル成膜後の前記
半導体基板に対し、基板面の垂線に対して所定角度をな
して斜め方向からイオン照射するイオンミリング装置を
使用して行われる。
において、前記メタル除去工程は、メタル成膜後の前記
半導体基板に対し、基板面の垂線に対して所定角度をな
して斜め方向からイオン照射するイオンミリング装置を
使用して行われる。
【００１０】更に好ましい形態によれば、上記製造方法
において、前記配線層形成工程は前記メタル成膜工程と
前記メタル除去工程とを複数回繰り返した後に行われ
る。
において、前記配線層形成工程は前記メタル成膜工程と
前記メタル除去工程とを複数回繰り返した後に行われ
る。
【００１１】
【作用】コンタクトホール内壁面全域に亙ってメタルを
成膜した後、コンタクトホールの側壁面のメタルを選択
的に除去することにより、コンタクトホール底壁がメタ
ル成膜厚さ分だけ上昇し、アスペクト比が低下すること
ができ、その後の配線層形成工程でのステップカバレッ
ジを向上することができる。
成膜した後、コンタクトホールの側壁面のメタルを選択
的に除去することにより、コンタクトホール底壁がメタ
ル成膜厚さ分だけ上昇し、アスペクト比が低下すること
ができ、その後の配線層形成工程でのステップカバレッ
ジを向上することができる。
【００１２】また、前記メタル除去工程では、半導体基
板に対して斜め方向からイオン入射させるイオンミリン
グを採用することで、コンタクトホールの側壁面のシャ
ドー効果を利用して、コンタクトホール底壁面上のメタ
ルだけを残してメタルを除去でき、実質的なアスペクト
比の低下が可能となる。
板に対して斜め方向からイオン入射させるイオンミリン
グを採用することで、コンタクトホールの側壁面のシャ
ドー効果を利用して、コンタクトホール底壁面上のメタ
ルだけを残してメタルを除去でき、実質的なアスペクト
比の低下が可能となる。
【００１３】更に、最終的な配線層を形成するに先立
ち、前記メタル成膜工程と前記メタル除去工程とを繰り
返すことで、徐々にコンタクトホールを底上げすること
ができ、更なるアスペクト比の低下や、ステップカバレ
ッジを良好にしつつ深いコンタクトホールの埋め込みが
可能となる。
ち、前記メタル成膜工程と前記メタル除去工程とを繰り
返すことで、徐々にコンタクトホールを底上げすること
ができ、更なるアスペクト比の低下や、ステップカバレ
ッジを良好にしつつ深いコンタクトホールの埋め込みが
可能となる。
【００１４】
【実施例】図面を参照しながら本発明の一実施例を以
下、説明する。図１（ａ）〜（ｃ）および図２（ａ）〜
（ｃ）は、本発明による実施例として、例えばアスペク
ト比が０．７（コンタクホール径：１０００ｎｍ、層間
膜厚：７００ｎｍ）のコンタクトホールに、Ａｌ合金配
線のバリアメタルとしてＴｉ層を４００ｎｍ、ＴｉＯＮ
層を４００ｎｍ、スパッタリング成膜する工程を順に示
したものである。
下、説明する。図１（ａ）〜（ｃ）および図２（ａ）〜
（ｃ）は、本発明による実施例として、例えばアスペク
ト比が０．７（コンタクホール径：１０００ｎｍ、層間
膜厚：７００ｎｍ）のコンタクトホールに、Ａｌ合金配
線のバリアメタルとしてＴｉ層を４００ｎｍ、ＴｉＯＮ
層を４００ｎｍ、スパッタリング成膜する工程を順に示
したものである。
【００１５】図１（ａ）に示すメタル成膜前段階におい
て、１はウェーハを構成する下地膜、２は図示しないＣ
ＶＤ装置やシリコン樹脂などを塗布することにより形成
される層間絶縁膜、３はコンタクトホールである。
て、１はウェーハを構成する下地膜、２は図示しないＣ
ＶＤ装置やシリコン樹脂などを塗布することにより形成
される層間絶縁膜、３はコンタクトホールである。
【００１６】まず、配線層形成前のメタル成膜工程とし
て、放電用ガスとしてＡｒ（アルゴン）を用い、例えば
以下に示すスパッタリング条件（１）で層間絶縁膜２お
よびコンタクトホール３の内壁面（側壁面３ａ，底壁面
３ｂ）の上に、図１（ｂ）に示すようなＴｉ（チタン）
膜４を形成する。 Ｔｉ：０．５３Ｐａ，２ｋｗ，Ａｒ１００％ …（１） この時成膜されるＴｉ膜４は、層間絶縁膜２上で約４０
０ｎｍの厚さまでに及ぶのに対し、コンタクトホール底
壁面３ｂ上では、４０ｎｍの厚さぐらいしか成膜されな
い。これは、前述したようにスパッタリング時、斜め方
向成分のスパッタ粒子がコンタクトホール側壁面３ａの
上部エッジによる遮蔽作用、すなわちシャドー効果によ
りコンタクトホール底壁面３ｂまで到達しないからであ
る。従って、この状態ではコンタクトホール側壁面３ａ
と底壁面３ｂとの境界部分は、当然のことながらＴｉ膜
４の厚さは薄い状態にある。尚、図１（ｂ）では底壁面
３ｂ上でのＴｉ膜４の厚さを誇張して示している。
て、放電用ガスとしてＡｒ（アルゴン）を用い、例えば
以下に示すスパッタリング条件（１）で層間絶縁膜２お
よびコンタクトホール３の内壁面（側壁面３ａ，底壁面
３ｂ）の上に、図１（ｂ）に示すようなＴｉ（チタン）
膜４を形成する。 Ｔｉ：０．５３Ｐａ，２ｋｗ，Ａｒ１００％ …（１） この時成膜されるＴｉ膜４は、層間絶縁膜２上で約４０
０ｎｍの厚さまでに及ぶのに対し、コンタクトホール底
壁面３ｂ上では、４０ｎｍの厚さぐらいしか成膜されな
い。これは、前述したようにスパッタリング時、斜め方
向成分のスパッタ粒子がコンタクトホール側壁面３ａの
上部エッジによる遮蔽作用、すなわちシャドー効果によ
りコンタクトホール底壁面３ｂまで到達しないからであ
る。従って、この状態ではコンタクトホール側壁面３ａ
と底壁面３ｂとの境界部分は、当然のことながらＴｉ膜
４の厚さは薄い状態にある。尚、図１（ｂ）では底壁面
３ｂ上でのＴｉ膜４の厚さを誇張して示している。
【００１７】以上のようにして層間絶縁膜２およびコン
タクトホール３の全域に亙ってＴｉ膜４が成膜されたな
らば、次に図３に示すようなイオンミリング装置を使用
して、図１（ｃ）に示すようにコンタクトホール底壁面
３ｂ上のＴｉ膜４を除く全てのＴｉ膜４を除去する（メ
タル除去工程）。
タクトホール３の全域に亙ってＴｉ膜４が成膜されたな
らば、次に図３に示すようなイオンミリング装置を使用
して、図１（ｃ）に示すようにコンタクトホール底壁面
３ｂ上のＴｉ膜４を除く全てのＴｉ膜４を除去する（メ
タル除去工程）。
【００１８】イオンミリング装置は、イオン源を正電位
状態に保持し、例えばＡｒなどの不活性ガスによりプラ
ズマを発生させ、Ａｒイオンをウェーハに対し照射する
ことによりエッチングするものであり、本実施例の装置
１０は、ウェーハＷ（半導体基板）を載置する試料ホル
ダ１１が図示しない駆動手段によって回転できるもので
ある。また、この装置１０は、図示するように軸線Ｙに
沿うＡｒイオンの射出方向に対して試料回転軸ｙを所望
の角度分傾斜することができ、これによりアスペクト比
Ｒａから求まる処理角度θを以てウェーハＷを傾斜し
て、コンタクトホール側壁面３ａ上と層間絶縁膜２上の
Ｔｉ膜４のみを除去することができる。
状態に保持し、例えばＡｒなどの不活性ガスによりプラ
ズマを発生させ、Ａｒイオンをウェーハに対し照射する
ことによりエッチングするものであり、本実施例の装置
１０は、ウェーハＷ（半導体基板）を載置する試料ホル
ダ１１が図示しない駆動手段によって回転できるもので
ある。また、この装置１０は、図示するように軸線Ｙに
沿うＡｒイオンの射出方向に対して試料回転軸ｙを所望
の角度分傾斜することができ、これによりアスペクト比
Ｒａから求まる処理角度θを以てウェーハＷを傾斜し
て、コンタクトホール側壁面３ａ上と層間絶縁膜２上の
Ｔｉ膜４のみを除去することができる。
【００１９】ここで、この傾斜角θとアスペクト比Ｒａ
との関係は、コンタクトホール径をａ、層間膜厚をｂと
すると、図４からも明らかなように、 Ｒａ＝ｂ／ａ より ｔａｎθ＝１／Ｒａ となる。尚、本実施例ではアスペクト比が０．７である
ため、イオン入射角は５５度（イオンミリング条件例：
１Ｅ−２Ｐａ）となる。
との関係は、コンタクトホール径をａ、層間膜厚をｂと
すると、図４からも明らかなように、 Ｒａ＝ｂ／ａ より ｔａｎθ＝１／Ｒａ となる。尚、本実施例ではアスペクト比が０．７である
ため、イオン入射角は５５度（イオンミリング条件例：
１Ｅ−２Ｐａ）となる。
【００２０】以上のようにして、コンタクトホール底壁
面３ｂのＴｉ膜４以外を選択的に除去することにより、
コンタクトホール３の深さを浅くすることができ、アス
ペクト比Ｒａを減少することができる（本実施例のＲａ
変化：０．７→０．６６）。次に、低アスペクト比とな
ったコンタクトホール３に対し、以下のスパッタリング
条件（２）で層間絶縁膜２、コンタクトホール３の側壁
面３ａおよび底壁面３ｂのＴｉ膜４の上にＴｉＯＮ膜５
を形成する（図２の（ａ））。 ＴｉＯＮ：１．０７Ｐａ，６ｋｗ，Ｎ2９４％，Ｏ2６％ …（２） この時、前述したアスペクト比の低下に伴ってコンタク
トホール２の段差上部によるシャドー効果は弱められる
こととなり、ＴｉＯＮスパッタリング時のステップカバ
レッジは改善される。尚、上記スパッタリング条件下で
の、コンタクトホール底壁面３ｂ上のＴｉ膜４とＴｉＯ
Ｎ膜５の膜厚合計は８４ｎｍに達した。以上のようにし
て２種類のメタル膜がコンタクトホール底壁面３ｂ上に
成膜されたならば、次に図２（ｂ）に示すように、前述
したメタル除去工程を再度実行し、コンタクトホール側
壁面３ａおよび絶縁膜２上のＴｉＯＮ膜５を斜入射のイ
オンミリングによって再度除去する。この結果、本実施
例では図１（ｃ）に示した状態でのアスペクト比０．６
６を、８４ｎｍの膜厚なるバリアメタルを備えたアスペ
クト比０．６１６の半導体基板を形成することができ
た。
面３ｂのＴｉ膜４以外を選択的に除去することにより、
コンタクトホール３の深さを浅くすることができ、アス
ペクト比Ｒａを減少することができる（本実施例のＲａ
変化：０．７→０．６６）。次に、低アスペクト比とな
ったコンタクトホール３に対し、以下のスパッタリング
条件（２）で層間絶縁膜２、コンタクトホール３の側壁
面３ａおよび底壁面３ｂのＴｉ膜４の上にＴｉＯＮ膜５
を形成する（図２の（ａ））。 ＴｉＯＮ：１．０７Ｐａ，６ｋｗ，Ｎ2９４％，Ｏ2６％ …（２） この時、前述したアスペクト比の低下に伴ってコンタク
トホール２の段差上部によるシャドー効果は弱められる
こととなり、ＴｉＯＮスパッタリング時のステップカバ
レッジは改善される。尚、上記スパッタリング条件下で
の、コンタクトホール底壁面３ｂ上のＴｉ膜４とＴｉＯ
Ｎ膜５の膜厚合計は８４ｎｍに達した。以上のようにし
て２種類のメタル膜がコンタクトホール底壁面３ｂ上に
成膜されたならば、次に図２（ｂ）に示すように、前述
したメタル除去工程を再度実行し、コンタクトホール側
壁面３ａおよび絶縁膜２上のＴｉＯＮ膜５を斜入射のイ
オンミリングによって再度除去する。この結果、本実施
例では図１（ｃ）に示した状態でのアスペクト比０．６
６を、８４ｎｍの膜厚なるバリアメタルを備えたアスペ
クト比０．６１６の半導体基板を形成することができ
た。
【００２１】そして、以上のようにしてアスペクト比を
低下させた半導体基板に対し、最終的にはスパッタリン
グ法によって、図２（ｃ）のように絶縁膜２上およびコ
ンタクトホール３の内壁面上にＡｌ合金配線膜６を成膜
し、いわゆる配線層を形成する。尚、この配線層形成の
際にもアスペクト比の低下に伴って、ＴｉＯＮ膜５とコ
ンタクトホール内壁面３ａとの境界部のステップカバレ
ッジは向上することになる。
低下させた半導体基板に対し、最終的にはスパッタリン
グ法によって、図２（ｃ）のように絶縁膜２上およびコ
ンタクトホール３の内壁面上にＡｌ合金配線膜６を成膜
し、いわゆる配線層を形成する。尚、この配線層形成の
際にもアスペクト比の低下に伴って、ＴｉＯＮ膜５とコ
ンタクトホール内壁面３ａとの境界部のステップカバレ
ッジは向上することになる。
【００２２】以上説明したように、本実施例によれば、
半導体基板への配線層形成に先立ち、それぞれ２回に亙
るメタル成膜工程とメタル除去工程を繰り返したため、
当初０．７あったコンタクトホール３のアスペクト比Ｒ
ａを最終的には０．６１６まで低下することができ、ス
テップカバレッジを向上することができる。
半導体基板への配線層形成に先立ち、それぞれ２回に亙
るメタル成膜工程とメタル除去工程を繰り返したため、
当初０．７あったコンタクトホール３のアスペクト比Ｒ
ａを最終的には０．６１６まで低下することができ、ス
テップカバレッジを向上することができる。
【００２３】従って、本製造方法を高融点系金属のバリ
アメタルとＡｌ合金配線膜に用いた場合、アスペクト比
の低下に伴いＡｌ合金の埋め込みが容易になり、ボイド
の発生を抑制することができる。また、この時Ａｌ合金
を高温スパッタリング法によって成膜するようにする
と、更に高アスペクト比のコンタクトホールでもステッ
プカバレッジを良好にした状態で埋め込みすることがで
きる。
アメタルとＡｌ合金配線膜に用いた場合、アスペクト比
の低下に伴いＡｌ合金の埋め込みが容易になり、ボイド
の発生を抑制することができる。また、この時Ａｌ合金
を高温スパッタリング法によって成膜するようにする
と、更に高アスペクト比のコンタクトホールでもステッ
プカバレッジを良好にした状態で埋め込みすることがで
きる。
【００２４】更に、上述した実施例におけるＴｉ膜４を
Ｂｌａｎｋｅｔ−Ｗ・ＣＶＤ膜の密着層として用いた場
合、絶縁膜上のＴｉ膜４はＣＶＤに先立って、必ず除去
されるため、当然のことながらＷＦ6ガスによってＴｉ
膜４がエッチングされ剥がされるようなこともない。
Ｂｌａｎｋｅｔ−Ｗ・ＣＶＤ膜の密着層として用いた場
合、絶縁膜上のＴｉ膜４はＣＶＤに先立って、必ず除去
されるため、当然のことながらＷＦ6ガスによってＴｉ
膜４がエッチングされ剥がされるようなこともない。
【００２５】
【発明の効果】以上説明したように、本発明によればコ
ンタクトホール内壁面上に、メタルを成膜した後、コン
タクトホールの側壁面に成膜されたメタルを選択的に除
去することで実質的なコンタクトホールの底上げが可能
となりアスペクト比を低減でき、ステップカバレッジを
向上することができる。また、メタル成膜工程とメタル
除去工程を複数回に亙って繰り返すことにより、更なる
アスペクト比の低減が可能となるばかりか、良好なステ
ップカバレッジ状態を維持しながら深いコンタクトホー
ルの埋め込みが可能となり、安定したコンタクト抵抗お
よび歩留まり、高信頼性なる高集積半導体装置の製造が
可能となる。
ンタクトホール内壁面上に、メタルを成膜した後、コン
タクトホールの側壁面に成膜されたメタルを選択的に除
去することで実質的なコンタクトホールの底上げが可能
となりアスペクト比を低減でき、ステップカバレッジを
向上することができる。また、メタル成膜工程とメタル
除去工程を複数回に亙って繰り返すことにより、更なる
アスペクト比の低減が可能となるばかりか、良好なステ
ップカバレッジ状態を維持しながら深いコンタクトホー
ルの埋め込みが可能となり、安定したコンタクト抵抗お
よび歩留まり、高信頼性なる高集積半導体装置の製造が
可能となる。
【図１】 （ａ）（ｂ）（ｃ）はそれぞれ本発明の一実
施例による半導体装置製造方法の各工程を順に示した図
である。
施例による半導体装置製造方法の各工程を順に示した図
である。
【図２】 （ａ）（ｂ）（ｃ）はそれぞれ図１の半導体
装置製造工程に続く工程を順番に示した図である。
装置製造工程に続く工程を順番に示した図である。
【図３】 図１（ｂ）および図２（ｂ）のメタル除去工
程に使用されるイオンミリング装置の概略構成図であ
る。
程に使用されるイオンミリング装置の概略構成図であ
る。
【図４】 図３の装置におけるウェーハ傾斜角とコンタ
クトホールのアスペクト比の関係を示したモデル図であ
る
クトホールのアスペクト比の関係を示したモデル図であ
る
【図５】 アスペクト比Ｒａとステップカバレッジの関
係を示した図である。
係を示した図である。
１…下地層（ウェーハの一部） ２…層間絶縁膜 ３…コンタクトホール ３ａ…コンタクトホールの側壁面（内壁面の一部） ３ｂ…コンタクトホールの低壁面（内壁面の一部） ４…Ｔｉ膜（メタル） ５…ＴｉＯＮ膜（メタル） ６…Ａｌ合金配線膜（配線層） １０…イオンミリング装置
Claims (5)
- 【請求項１】 半導体基板上へのメタル配線形成時、半
導体基板上の絶縁膜に開孔されたコンタクトホールをメ
タルで埋め込み、配線層を形成する半導体装置製造方法
であって、 前記コンタクトホール内壁面上にメタルを成膜するメタ
ル成膜工程と、メタル成膜後、コンタクトホールの側壁
面に成膜されたメタルを選択的に除去するメタル除去工
程と、メタル除去後、コンタクトホール内壁面上に配線
用メタルを成膜してコンタクトホール埋め込みおよび配
線層を形成する配線層形成工程とを有することを特徴と
する半導体装置製造方法。 - 【請求項２】 前記メタル除去工程は、メタル成膜後の
前記半導体基板に対し、基板面の垂線に対して所定角度
をなして斜め方向からイオン照射するイオンミリング装
置を使用して行われることを特徴とする請求項１に記載
の半導体装置製造方法。 - 【請求項３】 前記配線層形成工程は、前記メタル成膜
工程と前記メタル除去工程を複数回繰り返した後に行わ
れることを特徴とする請求項１に記載の半導体装置製造
方法。 - 【請求項４】 前記メタル成膜工程および配線層形成工
程は、スパッタリング装置を使用して行われることを特
徴とする請求項１から３までのいずれかに記載の半導体
装置製造方法。 - 【請求項５】 前記配線層形成工程はＣＶＤ装置を使用
して行われることを特徴とする請求項１から３までのい
ずれかに記載の半導体装置製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26546593A JPH07106282A (ja) | 1993-09-30 | 1993-09-30 | 半導体装置製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26546593A JPH07106282A (ja) | 1993-09-30 | 1993-09-30 | 半導体装置製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07106282A true JPH07106282A (ja) | 1995-04-21 |
Family
ID=17417550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26546593A Pending JPH07106282A (ja) | 1993-09-30 | 1993-09-30 | 半導体装置製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07106282A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006060235A (ja) * | 2004-08-20 | 2006-03-02 | Samsung Electronics Co Ltd | ビア構造体の形成方法及びこのようなビア構造体を合併させた相変化記憶素子の製造方法 |
| CN111052390A (zh) * | 2017-09-11 | 2020-04-21 | 通用电气公司 | 在半导体器件上形成金属层的溅射系统和方法 |
-
1993
- 1993-09-30 JP JP26546593A patent/JPH07106282A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006060235A (ja) * | 2004-08-20 | 2006-03-02 | Samsung Electronics Co Ltd | ビア構造体の形成方法及びこのようなビア構造体を合併させた相変化記憶素子の製造方法 |
| CN111052390A (zh) * | 2017-09-11 | 2020-04-21 | 通用电气公司 | 在半导体器件上形成金属层的溅射系统和方法 |
| CN111052390B (zh) * | 2017-09-11 | 2023-09-08 | 通用电气公司 | 在半导体器件上形成金属层的溅射系统和方法 |
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