KR100318759B1 - 집적회로 콘택의 개선된 스텝 커버리지를 위한 패시트 에칭 - Google Patents

집적회로 콘택의 개선된 스텝 커버리지를 위한 패시트 에칭 Download PDF

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로데릭 더블류 루이스
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Abstract

도전 재료 특히 금속으로 콘택의 개선된 스텝 커버리지를 제공하는 방법이 개시된다. 도전층(14)가 콘택 개구(20)의 형성 이전 또는 이후에 절연층 위에 디포지션된다. 도전층 디포지션과 콘택 형성 이후에, 패시트 에칭이 수행되어 콘택 가장자리(27) 위에 있는 도전층(14)을 경사지게 하고, 절연재료를 도전층(14)으로부터 커버리지가 원래 불량했던 콘택(20)의 하부 구석(30)으로 디포지션한다. 제2도전층(40)은 그 후 제1도전층(14)와 패시트 에칭에 의해 주어진 커버리지를 보충하기 위해 콘택 내에 디포지션된다.

Description

집적회로 콘택의 개선된 스텝 커버리지를 위한 패시트 에칭{FACET ETCH FOR IMPROVED STEP COVERAGE OF INTEGRATED CIRCUIT CONTACTS}
집적회로의 다중 라인과 디바이스 레벨들은 통상 절연 유전층에 의해 분리된다. 콘택 개구(contact opening), 더 간단해 칭하여 "콘택"은 절연층을 관통하여 형성됨으로써, 둘 또는 그 이상의 도전층 사이에 전기적 접점을 제공한다. 절연층은 최소 두께로 성장시키거나 디포지션되어야 한다. 너무 얇은 절연층에 의해 가용 도전 캐리어(conduction carriers)를 구속하는 과도하게 높은 층간의 정전용량이 초래되며, 따라서, 치수가 서브미크론 수준까지 계속 줄어들 때, 콘택 개구는 크기가 줄어 들지만, (절연층을 관통하는) 콘택의 깊이는 동일하게 유지하여야 한다. 바꿔 말하면, 회로가 더 조밀하게 집적될 때, 콘택 개구의 종횡비가 증가한다.
도1은 콘택 개구(4)에 디포지션되어 층간 전기적 접점을 제공하는 종래의 도전층(3)을 도시한다. 도1은 개략적인 단면도로서, 간략하게 하기 위해 뒷벽을 생략하였으나, 콘택(4)은 통상 실린더형으로 에칭된다는 것을 이해해야 할 것이다. 금속 스퍼터링과 증착과 같은 도전층의 물리 기상 증착 시에는 공교롭게도, 높은 종횡비를 갖는 좁은 콘택 개구에서 불충분한 스텝 커버리지가 생성된다. 예를 들면, 금속 스퍼터링 중에, 금속은 콘택(4)의 가장자리(lip; 콘택 개구의 입구를 둘러싸는 모서리, 주연(周緣) 또는 시울)(5)에 빠르게 구축된다. 반면, 콘택(4)의 하부 구석(6)은 매우 얇은 금속 커버리지를 갖는다. 이 얇은 층은, 회로 동작 중에, 높은 저항과 엘렉트로마이그레이션(electromigration)을 일으키기 쉽다. 엘렉트로마이그레이션은 높은 전류밀도에 대한 금속이온의 운동인데, 다른 곳에서는 보이드(void)를 형성하면서 몇몇 영역에는 금속이온을 쌓아 올림으로써 콘택(4)의 바닥(7)에서 금속 금속커버리지를 더 얇게 할 수 있으며, 개로(open circuit) 및 금속층의 파손에 이르게 한다. 불충분한 스텝 커버리지가 과도하게 얇은 알루미늄 필름을 생성하는 경우 알루미늄 필름에 구리를 소량 추가하는 것은 엘렉트로마이그레이션의 영향을 어느 정도 줄이지만 없애지는 못한다.
콘택(4) 가장자리(5)에서의 스퍼터링된 금속의 빠른 성장과 그 결과인 불충분한 스텝 커버리지가 수직 측벽(8)에서 그늘 효과(shadow effect)에 의해 부분적으로 이루어지고 조성된다. 콘택(4)의 가장자리(5)에서 더 빠르게 금속 디포지션이 이루어지면 콘택(4)의 입구에 벌지(bulge)가 생성되고, 하부가 은폐되며, 나아가 콘택(4)의 하부 구석(6)에서의 디포지션을 느리게 한다. 결국, 하부 구석(6)에 상당한 금속이 디포지션되기 전에 콘택 입구가 핀치오프(pinch off)될 수도 있다.콘택(4)의 종횡비가 1.0 또는 그 이상인 (콘택의 높이가 개구의 지름과 같거나 그보다 큰) 경우 디포지션되는 금속은 특히 콘택을 핀치오프하고 막을 수 있다. 따라서, 보이드(void)나 "키홀(keyhole)"이 콘택을 채우는 도중에 만들어진다.
스텝 커버리지를 개선하는 하나의 방법은 콘택의 측벽을 경사지게 하여 콘택을 테이퍼 또는 콘 형상(cone shape)으로 형성하는 공정을 포함하는 것이다. 그러나, 콘택 바닥의 최소 지름은 포토리소그래피의 해상도에 의해 여전히 제한된다. 콘택 측벽을 경사지게 하는 것은 따라서, 콘택이 차지하는 총 면적을 증가 시키며, 허용 집적도를 감소시킨다. 이러한 집적도 감소는 집적회로를 소형화한다는 현재의 상업적 요구라는 측면에서 받아들이기 어렵다.
콘택을 완전히 채우는 도전 플러그(conductive plugs)를 매립하여, 높은 종횡비의 수직 콘택 내에 스퍼터디포지션된 금속에 의해 생성된 보이드와 불량한 스텝 커버리지의 문제를 제거하여 왔다. 일반적으로 이 프로세스에서 화학 기상 증착(CVD)을 사용하여야 하고, 텅스텐(W)이 플러그로 가장 자주 사용되는 재료이다. 텅스텐과 그 디포지션에 요구되는 프로세스는 그러나, 종래의 스퍼터링되는 금속에 비해 고가이다.
텅스텐은 알루미늄 또는 다른 종래의 금속 인터커넥트(interconnect)보다 높은 시트 고유저항을 나타낸다. 따라서, 텅스텐 플러그는 알루미늄과 같은 낮은 저항의 금속 런너와 함께 사용하여야 한다. 별도의 채임버가 콘택 형성 후 텅스텐 플러그 CVD와 금속 런너 디포지션에 필요하다. 콘택이 형성되는 절연 재료에 대한 CVD 텅스텐의 낮은 접착성 때문에 효율적인 콘택 내의 디포지션을 위해 접착층이필요하다. 반면에, 낮은 접착성은 웨이퍼 뒷면과 같은 다른 영역에서는 접착성이 낮게 유지되어 불필요한 텅스텐 필름이 체임버를 갈라지게 하고 오염시킬 수 있다.
텅스텐을 낮은 저항의 금속 런너와 함께 사용하기 위해서는, 텅스텐이 전체 웨이퍼에 걸쳐서가 아니라 콘택에만 남아 있어야 한다. 만일 CVD 텅스텐이 블랭킷 디포지션(blanket-deposit)되면, 알루미늄 디포지션 전에 절연층 위에서 과잉 텅스텐을 제거하기 위해 텅스텐의 평탄화 에치백(planarizing etchback)이 필요하다. 이 에치백은 희생층(sacrificial layer)을 요구하며 희생층과 텅스텐의 에칭율비(etch rate ratio)가 1:1인 상태의 에칭공정을 요구한다. 다른 깊이의 콘택들이 동시에 채워져야 한다면, 핵형성과 선택적 디포지션도 에치백 단계를 요구한다. 이러한 요구들은 텅스텐 플러그를 값비싸게 하고 신뢰성 있게 구성되는 것을 어렵게 한다. 폴리 실리콘 플러그를 디포지션하는 것은 높은 시트 고유저항과 폴리실리콘 플러그 위에 금속 라인을 제공하는 공정을 추가로 요구한다는 점 등의 유사한 문제를 수반한다. 게다가 폴리실리콘 플러그는 높은 접촉 저항을 방지하기 위하여 종종 아래에 형성되는 도핑 재료로 도핑하는 것이 요구된다.
따라서, 알루미늄과 같은 낮은 고유저항을 갖는 도전 재료를 써서, 콘택에서의 양호한 스텝 커버리지를 제공하는 대체 방법을 찾는 것이 유리할 것이다. 이렇게 하여, 도전성 런너를 개구 내의 층간 콘택으로 동시에 형성할 수 있을 것이다.
알루미늄 또는 낮은 저항의 다른 금속으로 콘택을 완전히 매립하는 하나의 방법은 바이어스 스퍼터링(bias sputtering)을 통한 것이다. 그러나, 이 방법과 연관된 높은 온도는 당업계에서는 잘 알려진 단결정 기판에 주는 손상이나 에칭을어렵게 하는 큰 알루미늄-구리 그레인(aluminum-copper grain)의 형성과 같은 바람직하지 않은 효과를 일으키는 경향이 있다. 반면에, 낮은 온도에서 공정을 수행하는 것은 과도한 엘렉트로마이그레이션을 수반한다.
최근, 알루미늄 층의 레이저 평탄화에 많은 주의가 기울여진다. 예를 들면, 유 외(Yu et al.)에게 허여된 제5,032,233호, 유 외(Yu et al.)에게 허여된 제5,066,611호, 유 외(Yu et al.)에게 허여된 제5,147,819호, 산드후 외(Sandhu et al.)에게 허여된 제5,124,780호에서는 모두 개선된 레이저 평탄화 방법을 개시하고 있다. 알루미늄 필름은 펄스 레이저로 조사되며, 흘러서 콘택을 완전히 매립할 수도 있는 용융 상태로 금속이 가열된다. 금속층은 자연히 이 공정에 의해 평탄화된다. 그러나, 알루미늄에 효율적으로 레이저 에너지를 전달하기 위해 무반사 코팅이 필요하고, 그렇지 않으면 그것은 그에 가해지는 레이저 에너지의 80% 이상이 반사될 것이다. 게다가, 매우 작은 프로세스창을 이용할 수 있는데, 충분한 에너지가 전달되어 웨이퍼에 대한 다른 손상이나 증발 없이 알루미늄을 용해한다.
따라서, 층간 전기 콘택을 형성하기 위하여 양호한 스텝 커버리지를 갖는 콘택을 매립하는 효율적인 방법에 대한 요구가 남게 된다. 그러한 방법이 종래의 스퍼터 디포지션 기술과 조화를 이룰 것이며, 공정 스텝과 비용을 줄이도록 금속 또는 인터커넥트 층을 동시에 제공하게 할 것이라는 점에서 유리하다.
본 발명은 콘택 비아(contact vias) 내에 도전층(conductive layers)을 디포지션(deposition)하는 것에 관한 것으로, 특히 집적회로에 형성된 콘택(contact)에 디포지션된 금속의 스텝 커버리지(step coverage; 단차피복)를 개선하는 것에 관한 것이다.
도1은 종래의 집적회로의 개략적인 부분 단면도로서, 금속층 위에 절연층과, 절연층을 관통하여 에칭된 콘택 개구와, 종래의 스퍼터 디포지션에 의해 콘택 개구 내에 디포지션된 금속층을 도시한다.
도2는 절연층 위에 제1도전층을 갖는 집적회로의 개략적인 부분 단면도로서, 양 층은 본 발명의 제1실시예의 처리단계에 따라서, 회로소자가 노출되도록 관통하여 에칭한 콘택 개구를 갖는다.
도3은 도2의 집적회로 위에 형성된 패시트 에칭의 결과를 도시한다.
도4는 제2도전층의 디포지션 후 도3의 집적회로를 도시한다.
도5는 집적회로의 개략적인 부분 단면도로서, 집적회로는 본 발명의 제2실시예의 처리단계에 따라서 회로소자가 노출되도록 절연층을 관통하여 에칭한 콘택 개구와, 콘택 내에 디포지션된 제1도전층을 갖는다.
도6은 패시트 에칭이 이루어진 이후의 도5의 집적회로를 도시한다.
도7은 제1도전층 위와 콘택 내에 디포지션된 제2도전층이 디포지션된 이후의 도5의 집적회로를 도시한다.
집적회로 내의 콘택의 도전성 스텝 커버리지(conductive step coverage)를 개선하는 방법이 제시된다. 콘택 개구는 부분적으로 제조된 집적회로 위에 놓인절연층에 형성되어, 회로소자를 노출시킨다. 제1도전층(first conductive layer)은 콘택의 형성 이전 또는 이후에 절연층 위에 디포지션된다. 그 후 패시트 에칭(facet etch; 각면(刻面) 에칭)이 수행되며, 패시트 에칭 공정에서는 재료를 제1도전층으로부터 -특히 콘택의 가장자리 위에 있는 상부 모서리에서- 콘택 내로 스퍼터링한다. 경사진 패시트(facet; 깎은 면, 각면(刻面))는 상부 모서리에 형성되는데 그때 도전 재료가 제거된다. 적어도 약간의 이 제거된 도전 재료가 콘택의 하부 구석에 디포지션되고, 그럼으로써 하부 구석의 도전성의 커버리지(conductive coverage)를 개선한다.
바람직한 제1실시예에 따르면, 제1도전층은 콘택이 형성되기 전에 디포지션된다. 개구는 도전층과 절연층 모두를 관통하도록 에칭되어 형성된다. 절연 측벽에 의해 규정되는 콘택 개구에는, 패시트 에칭으로 제1도전층으로부터 콘택의 하부 구석으로 도전재료를 디포지션할 때까지는 원래 도전재료가 없다. 제2도전층(second conductive layer)이 패시트 에칭 후에 디포지션되어, 콘택 표면의 도전 커버리지를 완전하게 할 것이다. 개시된 제1실시예에서, 제1도전층은 스퍼터 디포지션된 티타늄으로 이루어지는 한편, 제2도전층은 스퍼터링된 알루미늄/구리 합금으로 이루어진다.
바람직한 제2실시예에 따르면, 제1도전층은 콘택이 형성된 이후에 디포지션되고, 콘택 측벽과 바닥면을 적어도 부분적으로 덮는다. 그 후 패시트 에칭이 수행되어, 콘택 가장자리(contact lip) 위에 형성된 제1도전층의 모서리로부터 도전 재료를 제거하여 콘택의 하부 구석으로 도전재료를 디포지션한다. 그 후 제2도전층이 절연층 위와 콘택 내에 디포지션되어, 제1도전층과 접촉할 것이다. 두 도전층에 사용하는 재료는 제1실시예에 설명한 바와 같을 것이다.
따라서, 패시트 에칭은 콘택의 하부 구석에서 더 양호한 커버리지를 제공하고, 도전층 특히 스퍼터링되는 금속의 디포지션 동안 그늘 효과의 위험을 최소화한다.
바람직한 실시예에 대한 본 설명은 금속 라인 사이의 콘택에 초점을 두고 있지만, 집적회로 제조분야의 당업자면 본 발명을 집적회로의 어떠한 두 층 사이에 있는 콘택을 채우는 것에도 적용할 수 있을 것임을 이해할 것이다. 예를 들면, 콘택은 형성될 폴리실리콘 국부 인터커넥트와 아래에 형성된 실리사이드 층, 폴리실리콘 층, 실리콘 기판의 활성영역 또는 다른 회로소자들 사이에 있는 것이 바람직하다. 더욱이, 당업자라면 양호한 스텝 커버리지(step coverage; 단차피복)가 콘택의 콘퍼멀 레이어(conformal layer; 노출면에 순응하여 형성되는 층)에 요망되는 경우에 본 발명을 적용할 수 있다는 것을 알 수 있을 것이다.
도2는 본 발명의 바람직한 제1실시예의 시작상태를 도시한다. 회로소자가 일부 제조된 집적회로는 일반적으로 도면부호 (10)으로 지시된다. 아래에 형성된 회로 부분은 종래의 공정 기술을 사용하면서 이 지점까지 제조되었을 것이다. 여기에서 설명하는 바람직한 실시예의 회로소자(10)는 금속층을 포함하나, 이와는 다른 실시예에서는 앞서 언급한 바와 같이 상부층과의 전기적 접속이 요망되는 어떠한 다른 회로소자에 의해 대체될 수도 있을 것이다. 예를 들면, 회로소자(10)는 실리콘기판의 확산영역과 전기적 접속을 형성하는 도핑된 폴리실리콘 플러그를 포함할 수도 있다. 이와는 달리, 회로소자(10)는 기판 그 자체, 국부 인터커넥트, 캐패시터 전극 등을 나타낼 수도 있으며, 내화금속 실리사이드, 금속, 실리콘, 금속질화막 등과 같은 어떠한 다수의 도전 재료로 구성될 수도 있을 것이다.
그러나, 바람직한 실시예에서는 회로소자(10)는 다수의 금속서브레이어(metal sub-layers)을 포함한다. 가장 바람직하게는, 회로소자(10)는 티타늄(Ti) 서브레이어인데, 그 위에는 알루미늄/구리(Al/Cu) 합금이 형성된다. 티타늄은 아래에 형성된 회로와 양호한 접착성과 옴접촉(Ohmic contact)을 제공하면서, 동시에 어떠한 아래에 형성된 실리콘의 위쪽으로 향하는 확산에 대하여 장벽으로 작용한다. Al/Cu 서브레이어의 구리 함유량은 단지 합금의 0.5% - 4.0%일 것이며, 엘렉트로마이그레이션에 대한 순수 알루미늄의 민감성을 감소시킨다. 아래에 형성된 티타늄 서브층도 이 기능을 제공한다.
절연층(12)이 회로소자(10) 위에 놓인다. 바람직하게는, 이 절연층(12)은 비교적 두껍고, 평탄화된 유전층-가장 바람직하기로는 테트라에틸올소실리케이트(tetraethylorthosilicate ; TEOS)의 형태로 디포지션된 산화막-으로 구성되는데 두께는 약 2,000Å 내지 30,000Å, 가장 바람직하기로는 약 10,000Å이다. 평탄화는 화학적 기계적 평탄화(chemical mechanical planarization; CMP)와 희생층(sacrificial-layer) 에치백을 포함하는 공지의 어떠한 다수의 공정에 의해 수행될 수도 있으나, 여기에 기재된 바람직한 실시예는 CMP 공정으로 한다.
평탄화 후, 제1도전층(14)이 공지의 수단에 의해 디포지션된다. 이 층은 회로소자(10)와 형성될 제2도전층과 조화를 이루는 어떠한 도전 재료로도 구성될 수 있다. 바람직한 제1실시예에서, 회로소자(10)가 Al/Cu 합금을 포함하는 경우, 제1도전층(14)은 두께가 약 100Å 내지 2,000Å, 가장 바람직하기로는 약 1,000Å인 티타늄 층으로 구성된다. 제1도전층(14)의 티타늄은 집적회로 제조분야에서 공지된 스퍼터링 공정에 의해 디포지션된다.
제1도전층(14)이 절연층(12) 위에 디포지션되면, 콘택개구(20)(또는 간단하게 콘택(20))이 표준 포토리소그래피 마스크 공정에 의해 형성되고 제1도전층(14)과 절연층(12) 모두를 관통하여 에칭된다. 도2는 콘택 개구(20)를 도시한다. 콘택(20)은 최소 칩 면적(minimal chip area)을 점유하도록 콘택(20)의 측벽(22)은 수직이어야 하고, 콘택(20)을 형성하는 데에 사용하는 에칭공정 또는 일련의 공정은 대체로 이방성이어야 한다. 예를 들면, 반응성 이온 에칭은 일반적으로 이방성이다. 에칭은 포토레지스트 마스크에 의해 규정된 재료를 제1도전층(14)과 절연층(12)으로부터 제거하고, 회로소자(10)가 노출되도록 콘택(20)을 형성한다. 측벽(22)은 일반적으로 바닥면(24)이 폐쇄된 원통형을 이룬다. 사각형 컨테이너 형과 같은 다른 콘택 구성도 가능하다. 콘택 깊이는 절연층(12)의 두께와 동일한 한편, 콘택 지름은 현재 및 미래 세대의 집적도에 따라야 하는데, 약 2,000Å 내지 8,000Å, 가장 바람직하기로는 약 5,000Å이다. 바람직한 실시예에서 콘택의 종횡비는 따라서 1.0보다 클 것이고, 가장 바람직하기로는 약 2.0이다. 상기 "배경기술"에서 설명한 바와 같이, 종횡비가 큰 종래 콘택을 도전재료를 입히는 시도는 일반적으로 매우 불충분한 스텝 커버리지를 나타낸다.
제1실시예에서, 콘택 에칭은 제1도전층(14)의 티타늄을 제거하고, 절연층(14)의 산화막을 제거하고, 회로소자(10)를 노출시켜야 한다. 그러면, 회로소자(10)의 노출된 부분은 콘택(20)의 바닥면(24)을 형성한다. 바람직한 반응성 이온 에칭(RIE) 작업이 염소와 플루오르화 탄소를 함유하는 플라즈마에 의해 화학적으로 촉진된다. 아래에 형성된 회로소자(10)에 대하여 약간의 선택성을 나타내지만, 가장 바람직하게는 Cl2는 Ti 에칭을 촉진하고, CF4와 CHF3는 산화막 에칭을 촉진한다. 반응기 압력은 약 10 mTorr 내지 100 mTorr, 가장 바람직하기로는 약 50 mTorr를 유지하여야 하며, RF 파워는 약 200 W 내지 600 W, 가장 바람직하기로는 약 400 W이어야 한다. 각각의 에칭 가스(etchant gas)는 약 10sccm 내지 100sccm의 유량(flow rate)으로 도입될 수 있으며, RIE 체임버 부피에 따른다. 본 실시예에서는, 절연층(12)의 산화막은, 따라서, 아래에 형성된 회로소자(10)의 Al/Cu에 대하여 선택적으로 에칭된다. 바람직하기로는 약간 더 에칭하여 콘택의 바닥면(24)으로부터 모든 산화막을 확실히 제거한다.
이와는 달리, 제1도전층(14)이 1차로 티타늄의 제1도전층을 더 효율적으로 에칭하는 염소 프로세스에 의해 에칭된다. 아래에 형성된 절연층(12)은 반응물질로서 CF4및 CHF3를 포함하는 플라즈마 에칭에 의해 독립적으로 에칭될 수도 있다. 앞 단락에서 말한 플루오르화탄소 에칭은 산화막의 이방성 에칭을 위한 공정의 한 예이다.
그 후, 패시트 에칭(facet etch)이 콘택(20)의 가장자리(lip; 콘택 개구의 입구를 둘러싸는 주변 모서리, 주연(周緣) 또는 시울)(27) 위에 있는 제1도전층(14)의 상부 모서리(26)를 이루는 구조에 실시된다. (콘택은 일반적으로 원통형을 이루고 상부 모서리(26)는 원통형 개구의 상단에서 원형이라는 것을 이해할 것이다.) 패시트 에칭은 일반적으로 이 기술분야에서 알려져 있으며, 집적회로내에서 경사 산화막 형태에 사용하여 왔다. 금속 라인에서의 패시트 에칭은 블라록 외(Blalock et al.)에게 허여된 미합중국 특허 제5,416,048호에도 개시되어 있으며, 개시 사항은 본 명세서에서 참조한다.
패시트 에칭은 이온 빔 충격 또는 이온 밀링으로 알려진 물리적 공정에 의해 수행된다. 비교적 비반응성의 화학물질, 바람직하기로는 노블 가스(noble gas)의 고에너지 이온이 체임버 내에서 가속되고 웨이퍼를 향하게 된다. 가장 바람직하게는, RF 파워 소스는 플라즈마 상태를 만들어내고, 아르곤 이온 (Ar+)이 RIE 체임버 내의 웨이퍼에 충격을 준다. 아르곤 스퍼터 에칭이라고 통상 알려진 이 에칭은 웨이퍼에 플라즈마에 대한 네거티브 바이어스(negative bias)를 가하는 것에 의해 증진된다. 제1도전층의 상부 모서리(26)에서 전기장이 자연히 더 강해지고, 아르곤 양이온을 끌어당기며, 우선적인 에칭(preferential etch)으로 인도한다. 경사 패시트(28)는 도3에 도시한 바와 같이, 콘택의 가장자리(27) 위에서 이루어진다.
아르곤 스퍼터 에칭의 바람직한 변수로는, RF 파워는 약 300 내지 1,000W, 가장 바람직하기로는 약 800W이며, 압력은 약 5 내지 40mTorr, 가장 바람직하기로는 약 15mTorr이며, 아르곤 유량은 약 10 내지 100sccm, 가장 바람직하기로는 약 50sccm이다.
도3에 도시한 바와 같이, 제1도전층(14)의 상부 모서리(26)(도2)로부터 제거된 재료 또한 스퍼터 증착 타깃(sputter deposition target)으로서 작용하므로, 상부 모서리(26)(도2)의 적어도 약간의 도전 재료는 도전성의 구석충전물(conductive corner fill ; 32)(도3)을 형성하도록 콘택(20)의 하부 구석(30)에 디포지션된다. 도2와 도3은 콘택(20)의 단면도이고, 간단하게 하기 위해 도면에서 뒷벽을 생략하였다. 콘택(20)의 오른쪽(36)에 있는 상부 모서리(26)로부터 스퍼터링된 재료는 왼쪽(37)의 하부 구석(30)에 디포지션된다. 거꾸로, 왼쪽(37)에 있는 상부 모서리(26)로부터 스퍼터링된 재료는 오른쪽(36)의 하부 구석에 디포지션된다. 유사하게, 콘택(20)의 입구 둘레에 걸친 상부 모서리(26)의 모든 지점으로부터 나온 재료는 하부 구석(30)의 대각선방향의 반대쪽 지점으로 스퍼터링되어, 본 발명의 구석 충전물(32)로 언급된 바 있는 도전 재료의 고리(도너츠형)를 형성한다.
바람직한 실시예에서, 원소 티타늄이 제1도전층(14)의 상부 모서리(26)로부터 에칭되고, 티타늄은 바닥면(24)과 측벽(22)이 만나는 콘택의 하부 구석(30)으로 스퍼터링된다. 따라서, 구석 충전물(32)은 하부 구석(30)의 도전성 (Ti) 커버리지(conductive (Ti) coverage)를 제공하며, 측벽(22)을 따라 위쪽으로 그리고 바닥면(24)을 따라 내측으로 테이퍼를 이루게 된다. 이 커버리지는, 도1의 종래의 기술로부터 알 수 있는 바와 같이, 종래의 스퍼터 증착에 의한 콘택 충전이 가장 얇은 금속 커버리지를 생성할 수 있는 곳에서 정밀하게 발생한다.
다음에 콘택(20)에 제2도전층(40)(도4)이 디포지션된다. 바람직하기로는, 제2도전층(40)은 긴 인터커넥트(long-range interconnection)에 적합한 금속으로 구성되며, 가장 바람직하기로는 알루미늄합금으로 구성된다. 예를 들면, 제2도전층(40)은 바람직한 실시예의 회로소자(10)와 마찬가지로, 복합의 티타늄과 Al/Cu합금으로 이루어질 수도 있다. 측벽(22)의 하부(바람직한 실시예에서의 산화막)는 패시트 에칭 후에 노출을 유지할 것이기 때문에, 얇은 티타늄 층이 접착층으로 작용하도록 Al/Cu 합금 이전에 디포지션될 수도 있다. 제2도전층(40)은 (예를 들면, Ti) 스퍼터링 및/또는 (예를 들면, Al/Cu) 보조스퍼터링에 의해, 사정에 따라서, 두께가 약 1,000Å 내지 10,000Å, 가장 바람직하기로는 약 5,000Å의 두께로 디포지션되어야 한다. 금속은 수평면의 단지 약 10-15% 비율로 콘택 측벽(22)에 구축되는 경향이 있으므로, 콘택(20) (지름 약 5,000Å, 깊이 10,000Å)은 완전히 충전되지 않는다.
도1과 도4를 비교하면, 구석 충전물(32)가 콘택(20)의 금속 스텝 커버리지를 개선하였음을 알 수 있다. 첫째로, 그것은 콘택 가장자리(27)에 가까운 바닥면(24)의 평균 레벨을 상승시킴으로써 콘택(20)의 종횡비를 효과적으로 낮추었다. 비록, 금속이 여전히 가장자리(27)에서 더 빠르게 쌓이지만, 측벽(22) 하부가 내측으로 경사지게 되므로 도1에 도시한 그늘 효과는 지연된다. 둘째로, 종래의 스퍼터 디포지션에 의해 (도1에 도시한 하부 구석(6)에서 특히) 생성되는 스텝 커버리지의 결함은 아래에 형성된 구석 충전물(32)에 의해 보상된다 (도4).
도5 내지 도7은 본 발명의 바람직한 제2실시예에 따른 콘택의 스텝 커버리지를 개선하는 방법을 도시하고 있다. 위에 기재된 제1실시예와 같이, 콘택의 하부 구석을 채우는 패시트 에칭에 의존하는 방법이다.
도5는 콘택 개구(50)가 형성된 집적회로를 도시한다. 회로소자(52)는 제1실시예에 관하여 기재된 것과 동일한데, 절연층(54)을 갖는 것과 같이 부분적으로 제조된 집적회로 위에 제공되며, 절연층(54)도 위에 기재한 것과 동일하며 유사하게 평탄화될 것이다.
그러나, 제1실시예와는 다르게, 콘택 개구(50)는 절연층(54) 혼자만을 관통하여 에칭된다. 그럼에도, 위에 기재한 C2F6 플라즈마 에칭도 제2실시예의 콘택 개구(50)을 형성하도록 제공될 것이다. 절연층(54)을 에칭하는 다른 이방성 공정이 당업계에서 알려져 있고 동일하게 적용할 수 있다. 위에 기재한 제1실시예와 같이, 바람직하게는, 산화막 절연층(54)은 아래에 형성된 회로소자(52)(바람직한 실시예에서 Al/Cu)에 대하여 선택적으로 에칭되며, 콘택(50)의 바닥면(56)으로부터 모든 산화막을 제거하는 것을 보장하도록 약간 더 에칭되는 것이 바람직하다. 이방성 에칭은 바람직하게는, 원통형의 수직 콘택 측벽(58)을 생성한다.
다음에 제1도전층(60)을 알려진 증착기술, 바람직하기로는 금속 스퍼터링 공정을 사용하여 콘택(50)에 디포지션한다. 도5는 이 단계의 생성물을 도시한다. 도5는 도1의 종래의 콘택 충전물과 닮았는데, 금속 스퍼터링은 콘택(50)에서의 불량한 스텝 커버리지, 즉 콘택의 하부 구석(62)에서의 얇은 금속 커버리지와 콘택 가장자리(66) 위에 있는 상부 모서리(66)에서금속을 더 두껍게 한다. 제1도전층(60)은 양호한 접점에 필요한 양의 금속을 모두 공급할 필요가 없고, 그래서 도1의 금속층보다 더 얇은 층으로서 디포지션된다. 바람직하기로는, 제1도전층(60)은, 제1실시예의 제1도전층(14)의 구성 및 두께와 유사하게 (도2), 약 500Å 내지 2,000Å, 가장 바람직하기로는 약 1,000Å의 두께로 디포지션된 티타늄으로 구성된다.
그러나, 제1실시예와 대조적으로, 제2실시예의 제1도전층(60)은 콘택(50)의 바닥면(56)과 측벽(58)에서 약간의 커버리지를 제공한다. 도시한 바와 같이, 만일 스퍼터링에 의해 디포지션되면, 디포지션 중에 그늘 효과로 인해 하부 구석(62)의 얇은 제1도전층(60)에 인접하여 요홈(recess; 68)이 남는다. 이 요홈(68)은 두꺼운 상부 모서리(64)에 의해 그늘이 지며, 종래의 디포지션 기술로는 도달하기 어렵게 된다.
제1도전층(60)이 형성된 후, 웨이퍼 위에 패시트 에칭이 시행된다. 가장 바람직하게는, 패시트 에칭은 위에 기재한 바와 동일한 변수를 갖는 이온 빔 밀링 공정으로 이루어진다. 제1실시예와 같이, 패시트 에칭은 콘택 가장자리(66) 위에 있는 상부 모서리(64)로부터 도전 재료(실시예에서는 티타늄)를 제거하고 이 재료를 콘택(50)의 하부 구석(62)에 디포지션한다. 도6은 티타늄 스퍼터 디포지션 후에 하부 구석(62)에 남게 되는 요홈(68)(도5)에 고리형의 충전물(70)을 도시한다. 경사진 패시트(72)는 콘택 가장자리(66) 위에서, 콘택(50) 입구를 에워싼다.
그런 후, 제2도전층(78)(도7)이 제1도전층과 패시트 에칭에 의해 제공된 금속 커버리지를 보충한다. 패시트 에칭이 제1도전층(60)을 과도하게 얇게 하였을 지점인 패시트 위에서, (절연층(54)으로 형성된) 콘택 가장자리(66)이 노출되는 지점까지도, 이러한 보충이 이루어지는 것이 특히 바람직하다. 측벽(58)과 바닥면(56)을 포함하는 콘택(50)의 나머지와 특히 하부 구석(62)은 이 실시예에서 티타늄으로 구성되는 제1도전층(60)에 의해 아주 잘 덮여진다. 따라서, 제2도전층(78)의 일부분으로서 아무런 접착층이 요구되지 않으며, 금속은 제1실시예에서 보다 더 작은 두께로 디포지션될 수도 있다.
가장 바람직하게는, 제2도전층(78)은 알루미늄/구리 합금으로 이루어지는데, 두께는 약 2,000Å 내지 10,000Å, 가장 바람직하기로는 약 5,000Å의 두께로 디포지션된 알루미늄/구리 합금으로 구성된다. 콘택 내에 보이드가 형성되는 것을 방지하기 위해, 콘택(50)은 제1도전층 디포지션, 패시트 에칭 및 제2도전층 디포지션이 이루어진 뒤에 완전히 덮여지지는 않아야 한다.
비록 본 발명은 바람직한 실시예를 통하여 설명하였지만, 다른 실시예도 여기에 기재된 것에 비추어 당업자는 분명하게 이해할 수 있을 것이다. 따라서 본 발명은 상기 바람직한 실시예의 내용에 한정되는 것은 아니며, 첨부된 특허청구범위를 참조하여서만 규정되어야 한다.

Claims (34)

  1. 도전재료가 입혀지는 콘택(contact)을 형성하는 방법으로서,
    부분적으로 제조된 집적회로 위에 절연층을 형성하는 단계와;
    아래에 있는 회로소자(circuit element)를 노출시키는 콘택을 상기 절연층을 관통하여 형성하는 단계와;
    상기 절연층 위에 제1도전층(first conductive layer)을 디포지션하는 단계와;
    상기 콘택의 가장자리(lip) 위에 패시트(facet)를 형성하는 단계를 포함하는 콘택 형성 방법.
  2. 제1항에 있어서, 상기 패시트 형성 단계는 패시트 에칭(facet etch)하는 것을 포함하는 콘택 형성 방법.
  3. 제2항에 있어서, 상기 패시트 에칭 단계는 도전 재료를 상기 도전층으로부터 상기 콘택 내로 디포지션하는 것을 포함하는 콘택 형성 방법.
  4. 제3항에 있어서, 상기 패시트 에칭 단계는 도전 재료를 상기 콘택의 하부 구석에 디포지션하는 것을 특징으로 하는 콘택 형성 방법.
  5. 제1항에 있어서, 상기 제1도전층을 디포지션하는 단계는 상기 콘택 형성 단계 이전에 수행되며, 상기 제1도전층 위와 상기 콘택 내에 제2도전층(second conductive layer)을 디포지션하는 단계를 더 포함하는 콘택 형성 방법.
  6. 제5항에 있어서, 상기 절연층의 깊이는 약 2,000 내지 30,000Å이고, 상기 콘택의 직경은 약 2,000 내지 8,000Å이며, 제2도전층의 두께는 약 1,000 내지 10,000Å인 콘택 형성 방법.
  7. 제5항에 있어서, 상기 콘택 형성 단계는 상기 제1도전층과 상기 절연층의 모두를 관통하여 플라즈마 에칭하는 것을 포함하는 콘택 형성 방법.
  8. 제5항에 있어서, 상기 콘택 형성 단계는 상기 제1도전층을 염소 에칭(chlorine etch)하는 것과 상기 절연층을 플루오르화 카본 플라즈마 에칭하는 것을 포함하는 콘택 형성 방법.
  9. 제1항에 있어서, 상기 제1도전층을 디포지션하는 단계는 상기 콘택 형성 단계 이후에 수행되며, 상기 제1도전층이 상기 콘택에 입혀지는 것을 특징으로 하는 콘택 형성 방법.
  10. 제9항에 있어서, 상기 절연층의 깊이는 약 2,000 내지 30,000Å이고, 상기콘택의 직경은 약 2,000Å 내지 8,000Å이며, 제1도전층의 두께는 약 500Å 내지 2,000Å인 콘택 형성 방법.
  11. 제9항에 있어서, 상기 콘택 형성 단계는 상기 절연층을 관통하여 에칭하는 것과 아래에 있는 회로 소자 위에서 에칭을 멈추는 것을 포함하는 콘택 형성 방법.
  12. 제9항에 있어서, 상기 패시트 형성 단계 후에 상기 콘택 내에 제2도전층을 디포지션하는 단계를 더 포함하는 콘택 형성 방법.
  13. 제1항에 있어서, 상기 제1도전층을 디포지션하는 단계는 금속 스퍼터 디포지션하는 것을 포함하는 콘택 형성 방법.
  14. 제13항에 있어서, 상기 제1도전층은 티타늄층을 포함하는 것을 특징으로 하는 콘택 형성 방법.
  15. 제14항에 있어서, 제2도전층을 디포지션하는 단계를 더 포함하는 콘택 형성 방법.
  16. 제15항에 있어서, 상기 제2도전층은 알루미늄층을 포함하는 것을 특징으로 하는 콘택 형성 방법.
  17. 제16항에 있어서, 상기 제2도전층은 약 0.5 내지 4.0%의 구리를 더 포함하는 것을 특징으로 하는 방법.
  18. 제2항에 있어서, 상기 패시트 에칭 단계는 대체로 비반응성인 물리적 에칭을 하는 것을 포함하는 콘택 형성 방법.
  19. 제18항에 있어서, 상기 패시트 에칭 단계는 이온 밀링 단계를 포함하는 콘택 형성 방법.
  20. 제19항에 있어서, 상기 이온 밀링 단계는 상기 웨이퍼 표면에 다수의 노블 가스 이온으로 충격을 가하는 것을 포함하는 콘택 형성 방법.
  21. 제20항에 있어서, 상기 이온 밀링 단계는 아르곤 스퍼터 에칭하는 것을 포함하는 콘택 형성 방법.
  22. 제21항에 있어서, 상기 아르곤 스퍼터 에칭은 RF 파워를 약 300 내지 1,000W, 압력을 약 5mTorr 내지 40mTorr, 아르곤 유동을 약 10sccm 내지 100sccm으로 유지하는 것을 포함하는 콘택 형성 방법.
  23. 집적회로에서, 아래에 형성된 회로 소자로 콘택을 형성하면서 인터커넥트층을 형성하는 방법으로서,
    상기 아래에 형성된 회로소자가 노출되도록 그 위에 형성된 절연층을 에칭하여, 상부 경계를 둘러싸는 가장자리와 하부 경계를 둘러싸는 하부 구석을 갖는 콘택을 형성하는 단계와;
    상기 절연층 위에 제1도전층을 형성하기 위해 제1도전재료를 디포지션하는 단계와;
    상기 콘택 가장자리(lip) 위쪽의 제1도전층의 모서리로부터 상기 제1도전재료를 우선적으로 에칭하고, 상기 하부 구석에 에칭된 재료를 스퍼터링하는 패시트 에칭을 수행하는 단계와;
    상기 패시트 에칭 후 콘택 내에 그리고 상기 절연층 위에 제2도전층을 형성하기 위해 제2도전재료를 디포지션하는 단계를 포함하는 인터커넥트층 형성 방법.
  24. 제23항에 있어서,상기 제1도전재료의 디포지션 단계는 상기 콘택의 반경보다 작은 두께로 콘택 내에 상기 도전재료를 디포지션하는 것과, 상기 제1도전층이 노출된 상기 회로소자와 전기적 접촉을 형성하는 것을 포함하며,
    상기 제2도전재료의 디포지션 단계는 상기 제1도전층 위에 상기 제2도전층을 디포지션하는 것을 포함하는 인터커넥트 층 형성 방법.
  25. 제24항에 있어서, 상기 제2도전재료는 상기 콘택을 완전히 매립하기에는 충분하지 않은 두께로 제1도전층 위에 디포지션되는 것을 특징으로 하는 인터커넥트층의 형성 방법.
  26. 제23항에 있어서, 상기 제1도전재료의 디포지션 단계는 상기 콘택 에칭 단계 이전에 수행되는 것을 특징으로 하는 인터커넥트층의 형성 방법.
  27. 절연층을 관통하는 콘택을 적어도 부분적으로 채우는 방법으로서,
    상기 절연층 위와 상기 콘택 내에 제1도전층을 디포지션하는 단계와;
    상기 도전층의 패시트 에칭을 수행하는 단계와;
    상기 절연층 위와 상기 콘택 내의 상기 제1도전층 위에 제2도전층을 디포지션 하는 단계를 포함하는 콘택을 적어도 부분적으로 채우는 방법.
  28. 제27항에 있어서, 상기 제1도전층 및 제2도전층 디포지션 단계들은 금속의 스퍼터 디포지션을 포함하는 것을 특징으로 하는 콘택을 적어도 부분적으로 채우는 방법.
  29. 절연층에 있는 콘택의 측벽 및 바닥면 위에 금속 커버리지를 제공하는 방법으로서,
    상기 절연층 위에 금속층을 스퍼터링하는 단계와;
    상기 콘택 바닥면 위에 그리고 상기 측벽에 가깝게 도전성 고리모양의 구석 충전물을 형성하는 단계와;
    상기 고리모양의 구석 충전물, 상기 측벽 및 상기 바닥면 위에 추가로 금속을 디포지션하는 단계를 포함하는 금속 커버리지 제공 방법.
  30. 제29항에 있어서, 상기 콘택은 직경이 약 8,000Å 미만인 것을 특징으로 하는 금속 커버리지 제공 방법.
  31. 제28항에 있어서, 상기 콘택은 종횡비가 약 1.0보다 큰 것을 특징으로 하는 금속 커버리지 제공 방법.
  32. 회로소자와 인터커넥트층 사이에 콘택을 갖는 집적회로로서,
    상기 회로소자 위에 형성된 절연층(이 절연층은 윗면과 절연층 자신을 관통하는 콘택을 구비하되, 여기에서 이 콘택은 측벽과 바닥면을 가지며, 상기 콘택 측벽과 상기 절연층 윗면은 콘택 가장자리(contact lip)에서 만나는 구성임)과;
    상기 절연층의 윗면 바로 위에 형성되고 상기 콘택 측벽에 입혀지며, 콘택의 바닥면 위에 그리고 측벽에 근접하게 고리모양의 모서리 충전물을 형성하는 제1금속층;
    상기 제2금속층은 상기 제1금속층 위에 있고, 상기 콘택 측벽과 바닥면에 입혀지는 제2금속층을
    포함하는 집적회로.
  33. 제32항에 있어서, 상기 제1금속층은 상기 콘택 가장자리 위에 있는 경사진 패시트를 갖는 것을 특징으로 하는 집적회로.
  34. 제32항에 있어서, 상기 제1금속층은 상기 콘택 측벽과 바닥면에 입혀지고, 상기 콘택 바닥면에서 회로소자와 전기적으로 접촉하는 것을 특징으로 하는 집적회로.
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