JP2008117862A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】裏面電極の形成に起因するウェハの反りを低減し、半導体装置の歩留まりを向上する。
【解決手段】半導体基板の第１の主面に所望の素子領域を形成する工程と、前記素子領域に接続する表面電極を形成する工程と、前記半導体基板の第２の主面を所望の厚さまで研削する工程と、前記研削する工程で肉薄化のなされた前記半導体基板の第２の主面に、スパッタリング法により、裏面電極を形成する工程とを含む半導体装置の製造方法において、前記裏面電極を形成する工程は、密着層を形成する第１のスパッタリング工程と、主導体層を形成する第２のスパッタリング工程とを含み、前記第２のスパッタリング工程は前記第１のスパッタリング工程よりも高圧雰囲気下で実行されることを特徴とする。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法にかかり、特に薄型のＭＯＳＦＥＴ(電界効果トランジスタ)の製造工程における半導体ウェハの反りの低減に関する。

近年、エレクトロニクス機器における低消費電力化、高機能化及び高速化に伴い、それに搭載される半導体装置も低消費電力化、高速化が要求されてきている。一般的に照明器具、電子レンジ、炊飯器、エアコンなどの民生機器分野から、エレクトロニクス機器のロードスイッチ及びＤＣ−ＤＣコンバータ等、種々の分野に用いられているトランジスタにおいても、それらに対応するためにオン抵抗の低減への要求は高まる一方である。トランジスタのオン抵抗の低減をはかるためには、基板の厚さを薄くし、厚さ１００μｍ以下にしたデバイスも提案されている。

このように薄肉化した場合、半導体ウェハに反りが生じやすく、搬送時のわれやキズの原因になりやすいという問題がある。例えば、半導体ウェハとしてシリコンウェハ（シリコン基板）を用いた、ＭＯＳＦＥＴの製造工程の一例を図９（ａ）乃至（ｃ）に示す。まず、シリコン基板１の表面にエピタキシャル成長によりエピタキシャル成長層２を形成し、このエピタキシャル成長層内に、酸化膜の形成、導電性薄膜の形成、リソグラフィによるパターニング工程、ドーピング処理工程などを経て複数のＭＯＳＦＥＴを形成し、表面にソース電極およびゲート電極を構成する表面電極（図示せず）を形成する（図９（ａ））とともに、裏面を、研削して厚さ１００μｍ程度に薄肉化し（図９（ｂ））、この薄肉化後の研削面にスパッタリング法により、チタン層１３、ニッケル層１４、銀層１５を積層形成しドレイン電極としての裏面電極を形成し（図９（ｃ））、最後に個々のチップにダイシングするという方法がとられている。

このような場合、表面側の表面電極としてニッケル層−金層の２層膜が用いられており、この２層膜とシリコンとの熱膨張率の差から、シリコン基板が薄肉化するにつれて、図９（ｃ）に示すように反りが生じるという問題があった。

スパッタリング法により裏面電極を形成するのに用いられるスパッタリング装置は、反応室の内部にターゲットとなるカソードとアノードとが対向配置された構成となっており、このアノード上にシリコン基板を載置し、反応室内を真空排気し、Ａｒなどの不活性ガスを封入し、０．１Ｐａあるいはそれ以下の高真空の状態とする。この状態でカソードとアノードとの間に電圧を印加し、スパッタリング領域をプラズマ状態にし、発生する電子の力によりアルゴンイオンを発生させ、このアルゴンイオンがターゲットであるカソードに衝突してカソードの材料である金属をスパッタさせ、このスパッタ金属をシリコン基板裏面に堆積させるという方法がとられる。このとき、金属粒子がウェハに衝突する時の衝突エネルギーでウェハ自身が自己発熱して昇温する。

そこで上述したような薄肉化されたシリコン基板の場合、裏面電極の形成工程において表面電極とシリコン基板との熱膨張率の差に起因するウェハの反りが問題となっており、例えば絶縁ゲートバイポーラトランジスタの形成において、ウェハの温度を１１０℃から１５０℃程度にし、ウェハの反り量を４ｍｍ程度に抑制するという方法が提案されている（特許文献１）。

特開２００６−５９９２９号公報

しかしながら、近年、トランジスタのオン抵抗の低減をはかるために、個々のデバイスをさらに微細化して、単位面積あたりに配置するトランジスタの密度を大きくする方法が注目されている。例えば、トレンチにゲート電極を形成した縦型ＭＯＳＦＥＴ(トレンチＭＯＳ)においては、トランジスタを形成しているトレンチをストライプ状に配置して、トレンチの幅を微細化すると共に、隣接するトレンチ間のピッチを小さくすることでトランジスタ密度を大きくすることが出来る。
このようにトレンチ間のピッチが微細化されたトランジスタでは、単結晶シリコンウェハに形成したトレンチに多結晶シリコンを充填して形成されているため、強度的には極めて弱くなっており、わずかな反りが原因となってわれやかけが生じやすく、歩留まりの向上が極めて困難となっている。

このようなトレンチＭＯＳだけでなく、基板の肉薄化に伴いウェハの反りの問題は極めて深刻な状態となっている。
また、このようなトレンチＭＯＳの場合、表面側にバンプを形成し、このバンプを介して実装基板との接続を行う場合が多く、表面側の表面電極の膜厚はさらに大きくなり、図１０（ａ）乃至（ｂ）に示すように、反りは１０ｍｍ程度とさらに大きくなる傾向にあり、この反りは深刻な問題となっている。

そして、実装に際しても、金属パターンとの接触面積が大きくなり、わずかな反りもチップ破壊の原因となりやすいという問題があった。

本発明は前記実情に鑑みてなされたもので、裏面電極の形成に起因するウェハの反りを低減し、半導体装置の歩留まりを向上することを目的とする。

そこで本発明は、半導体基板の第１の主面に所望の素子領域を形成する工程と、前記素子領域に接続する表面電極を形成する工程と、前記半導体基板の第２の主面を所望の厚さまで研削する工程と、前記研削する工程で肉薄化のなされた前記半導体基板の第２の主面に、スパッタリング法により、裏面電極を形成する工程とを含む半導体装置の製造方法であって、前記裏面電極を形成する工程は、密着層を形成する第１のスパッタリング工程と、主導体層を形成する第２のスパッタリング工程とを含み、前記第２のスパッタリング工程は前記第１のスパッタリング工程よりも高圧雰囲気下で実行されることを特徴とする。
本発明者は、種々の実験の結果、裏面電極を構成する多層膜を形成するに際し、ニッケル層を形成するためのスパッタリング工程を密着層の形成工程よりも、低真空で行うようにしたもので、これにより、反りが大幅に低減されることを発見した。本来スパッタリング法においては、０．１Ｐａ以下の高真空で行うことにより、より緻密で膜質の良好な膜を形成することができることから、０．１Ｐａあるいはそれ以下の高真空で実行されていたが、本発明では、低真空、０．１５Ｐａ以上、さらには１．２８Ｐａ以上の低真空とすることにより、反りが低減されることを発見し、この点に着目してなされたものである。スパッタリング圧力を高くすることにより、グレインサイズが大きくなり、応力が高くなるものと見受けられる。この方法によれば、スパッタリング装置における反応容器内の圧力の調整のみで容易に反りの低減をはかることができる。

また、本発明は、上記半導体装置の製造方法において、前記裏面電極を形成する工程は、０．１５Ｐａ以上の圧力下でスパッタリングを行いニッケル層を形成する工程を含む多層膜を形成する工程であることを特徴とする。
この構成により、裏面電極がパッド電極である場合には、若干圧力を高くしただけで、反りの矯正を行うことが可能となる。

また、本発明は、上記半導体装置の製造方法において、前記表面電極はバンプを含むフリップチップ電極であり、前記ニッケル層を成膜する工程は、１．２８±０．０２Ｐａ以上の圧力下でスパッタリングを行う工程であるものを含む。
この構成によれば、実験結果から、１．２８±０．０２Ｐａ以上の圧力下でスパッタリングを行うことにより、表面電極がバンプである場合にも反りの矯正が可能となる。

また、本発明は、上記半導体装置の製造方法において、前記ニッケル層を成膜する工程は、基板温度４３±２℃となるように基板を冷却しつつスパッタリングを行う工程であるものを含む。
この構成によれば、実験結果から基板を載置する支持台を兼ねたアノードを冷却しながらスパッタリングを行うことにより、容易に反りの矯正を行うことができることがわかった。実験結果から、アノードを冷却しながらスパッタリングを行うことで、反りの低減効果はあることがわかっており、この温度は低温であれば有効であり、４３℃よりも高温であってもよい。

また、本発明は、上記半導体装置の製造方法において、前記ニッケル層を成膜する工程は、膜厚２．０±０．２μｍとなるようにスパッタリングを行う工程であるものを含む。
実験結果によるものであるが、この程度の膜厚によって、バンプがある場合にも反りの低減をはかることが可能となることがわかっている。

また、本発明は、上記半導体装置の製造方法において、前記表面電極はワイヤボンディング用のボンディングパッドであり、前記ニッケル層を成膜する工程は、０．１５Ｐａ以上の圧力下でスパッタリングを行う工程であるものを含む。
この構成によれば、実験結果から、０．１５Ｐａ以上の圧力下でスパッタリングを行うことにより、表面電極がワイヤボンディング用のパッドである場合には反りの矯正が可能となる。

また、本発明は、上記半導体装置の製造方法において、前記ニッケル層を成膜する工程は、基板温度２００±５℃でスパッタリングを行う工程であるものを含む。
この構成によれば、実験結果から基板を載置する支持台を兼ねたアノードを冷却しながらスパッタリングを行うことにより、容易に反りの矯正を行うことができることがわかった。実験結果から、アノードを温度制御しながらスパッタリングを行うことで、反りの低減効果はあることがわかっており、この温度は低温であれば有効であり、２００±５℃よりも高温であってもよい。

また、本発明は、上記半導体装置の製造方法において、前記ニッケル層を成膜する工程は、膜厚０．５±０．１μｍとなるようにスパッタリングを行う工程であるものを含む。
実験結果によるものであるが、この程度の膜厚によって、表面電極としてワイヤボンディング用のパッドが形成されている場合にも反りの低減をはかることが可能となることがわかっている。

また、本発明は、上記半導体装置の製造方法において、前記裏面電極を形成する工程は、チタン層を成膜する工程と、ニッケル層を成膜する工程と、金または銀層を成膜する工程とを含むものを含む。

また、本発明は、上記半導体装置の製造方法において、前記研削する工程は、前記半導体基板を９０〜１１０μｍ、の厚さに研削する工程を含むものを含む。

また、本発明は、上記半導体装置の製造方法において、前記表面電極はワイヤボンディング用のボンディングパッドであり、前記裏面電極を形成する工程は、チタン層を成膜する工程と、ニッケル層を成膜する工程と、金または銀層を成膜する工程とを含む。

また、本発明は、上記半導体装置の製造方法において、前記表面電極を構成するバンプの周りにポリイミド樹脂を充填し、硬化させる工程を含むものを含む。

また、本発明は、半導体基板表面に形成された素子領域と、前記素子領域に形成された表面電極と、前記半導体基板裏面に形成された裏面電極とを具備し、厚さ９０〜１１０μｍの半導体装置であって、前記表面電極がフリップチップ用のバンプであり、前記裏面電極が、膜厚２．０±０．２μｍのニッケル層を含む。

また、本発明は、半導体基板表面に形成された素子領域と、前記バンプの周りはポリイミド樹脂で被覆され、表面全体に塗布された銀ペーストを介して導体板に接続されたことを特徴とする。

また、本発明は、半導体基板表面に形成された素子領域と、半導体基板表面に形成された素子領域と、前記素子領域に形成された表面電極と、前記半導体基板裏面に形成された裏面電極とを具備し、厚さ９０〜１１０μｍの半導体装置であって、前記表面電極がワイヤボンディング用のパッド電極であり、前記裏面電極が、膜厚０．５±０．１μｍのニッケル層を含む。

また、本発明は、半前記半導体装置はＭＯＳＦＥＴである。
上記半導体装置において、半導体基板表面の一部に形成され、前記ゲート電極にゲート配線を介して接続された外部接続端子としてのゲートパッドと、前記ゲートパッドから所定の間隔を隔てて形成されたソースパッドと、前記半導体基板の裏面に形成されたドレインパッドとを備えたものを含む。
すなわち本発明の半導体装置は、第１導電型を有するドレイン領域と、前記ドレイン領域の上層に設けられ、チャネルを構成する第２導電型のボディ領域と、前記ボディ領域を貫通して形成されたトレンチと、前記トレンチ内壁に形成されたゲート酸化膜を介して前記トレンチに充填されたゲート電極と、このゲート電極及び前記ゲート電極上部を覆うように充填された絶縁膜と、前記ゲート電極上のトレンチ側壁に形成された第１導電型のソース領域とを有する。

この構成により、反りをほぼ０とすることができ、トレンチＭＯＳなどの強度の小さなデバイスにおいても歩留まりを大幅に向上することができた。
また、裏面電極を形成する工程で、ウェハの反り量を、大幅に低減し、良好なデバイス特性と低コスト化を達成することができる。
例えば、表面電極をワイヤボンディング用のボンディングパッドとしたとき、反りは、ほぼ０まで低減することができる。
また表面電極をフリップチップ用のバンプとしたとき、反りは、ほぼ４ｍｍ程度まで低減することができる。

（実施の形態１）
以下、本発明の実施の形態１に係る縦型ゲート構造のＭＯＳＦＥＴで構成される半導体装置について、図面を参照しつつ詳細に説明する。図１は、本発明の半導体装置を構成する半導体チップを示す概要図、図２は同半導体装置の上面図、図３は同半導体装置の下面図である。図１は図２および図３のＡ−Ａ’断面、Ｂ−Ｂ’断面を示す。図４は同半導体装置の実装状態を示す図、図５はこの半導体装置の製造工程図を示す概要図である。

この半導体装置は、図１乃至４に示すようにシリコン基板表面にトレンチが形成されこのトレンチ内にゲート電極を形成することにより、トレンチの内壁をチャネル領域とした縦型ＭＯＳＦＥＴであり、この裏面電極を構成するドレイン電極をチタン層１３とニッケル層１４と金層１５との３層膜で構成したものである。表面側の端子電極（表面電極）はゲート電極およびソース電極を構成し、これらはいずれもＮｉ層１６ａと金層１６ｂとの２層構造のバンプ１６を構成している。本発明の方法は、この３層膜をスパッタリングにより形成するに際し、ニッケル層のスパッタリング工程における真空度を、チタン層のスパッタリング工程における真空度よりも低くしたことを特徴とする。

図１にチップのトレンチ配置を示すように、ゲート電極はトレンチＴに充填された多結晶シリコン膜からなり、チップ周辺を囲むように配置されたアルミニウム薄膜からなるゲート配線を介してゲートパットＧＰに接続されている。ここでトレンチ端の一部においてゲート電極９は基板表面に引き上げられてゲート配線に接続される。またチップの最表面にはこのゲート配線を介してゲート電極に接続されたゲートパッドＧＰ（図４）が形成される。ここでゲート配線およびソース電極は同一工程で形成されるアルミニウム薄膜で構成されるが、この上層に形成されるパッシベーション膜（図示せず）を介して、ニッケル層および金層からなるパッド電極１６すなわちゲートパッドＧＰ，ソースパッドＳＰにそれぞれ接続される。

ソース領域はトレンチに沿って形成されており、ドレイン領域は基板表面全体に形成されたエピタキシャル層２で構成されている。半導体基板１はドレインコンタクトであり、裏面全体が上述したようにチタン層１３とニッケル層１４と金層１５との３層膜からなるドレインパッドＤＰとなる。

次に本発明の半導体装置の製造方法の概略について図５を参照しつつ説明する。

まず、第１導電型のシリコン基板１としてｐ^＋型シリコンウェハを用意し、この表面にドレイン領域２となる第１導電型のエピタキシャル成長層としてｐ型シリコン層を形成し、ゲート領域を形成するとともにソース・ドレイン領域を形成し、表面側に、ゲート電極およびソース領域を構成するためのバンプを形成する。ここでは膜厚４μｍのＡｌＣｕ層からなるゲート電極、およびソース電極上に、反射防止膜としてＴｉＮ層を形成した後保護層１７としてのポリイミド層を形成し、フォトリソグラフィによりこれをパターニングした後、無電解めっきにより、５．０μｍのニッケル層１６ａを形成した後、この上層に７５℃で、０．４μｍの金層１６ｂを形成し、ソースパッドＳＰとゲートパッドＧＰ（図５では図示せず。図１、２参照）を形成する（図５（ａ））。このときのシリコン基板１の厚さｔ０は７３０μｍである。

そして、バックグラインドあるいはエッチングにより、裏面を研削し、図５（ｂ）に示すように、厚さｔ１が１００μｍとなるまで薄肉化する。

そしてこのようにして薄肉化のなされたシリコン基板１の裏面全体に裏面電極としてスパッタリング法により膜厚０．１３μｍのチタン層１３（密着層）と膜厚０．５０μｍのニッケル層１４（主導体層）と膜厚０．２０μｍの金層１５（表面層）との３層構造のドレイン電極を形成する（図５（ｃ））。このとき、シリコン基板を載置するサセプタ内部に冷却水を循環させ、冷却することにより、基板温度を４３℃±２℃とした。このスパッタリング条件は、以下のようにした。
Ｔｉ層のスパッタリング工程は、パワー４．０ｋＷ，基板冷却あり、圧力０．３１Ｐａとした。
Ｎｉ層のスパッタリング工程は、パワー８．０ｋＷ，基板冷却あり、圧力１．２９Ｐａとした。
Ａｕ層のスパッタリング工程は、パワー１．０ｋＷ，基板冷却あり、圧力０．３１Ｐａとした。
このようにして得られたシリコン基板は裏面電極の成膜前の反りが１２．０であったものがほぼ０となった。
比較のために、Ｎｉ層の成膜工程のみをパワー８．０ｋＷ，基板冷却なし、圧力０．１０Ｐａとしたとき、得られたシリコン基板は裏面電極の成膜前の反りが１２．０であったものがさらに反りが増大し、１３．０となった。

この方法によれば、反りはほぼ０であった。
ここでシリコン基板の温度測定はスパッタ面と裏面の両方にテンプレートを貼着し、温度測定を行った。スパッタリングはバッチ式スパッタリング装置を用いて行い、ウェハの温度調整は支持台を兼ねたアノードを冷却することで実現する。
またシリコン基板の反りの測定は、スパッタリング終了後に１枚ごとに行った。

このようにして反りのない平坦なシリコン基板を得、これを裏面電極側がダイシングテープ側にくるようにダイシングテープに貼り付けて、シリコン基板を図示しない支持台に貼着し、ダイシングソーを用いて個々のチップにダイシングする。
これを、裏面電極側をリードフレームのダイパッドに固着し、表面側のソースバンプを銀ペースト層１８を介してクリップ１９と呼ばれる導体板で固着し（図４参照）、ゲートバンプはワイヤボンディングを行った後、樹脂封止を行うことによって完成する。
このようにして形成された半導体装置は反りがないため割れやかけが皆無となり歩留まりが大幅に向上する。

なお、スパッタリング圧力を変化させ、このときのニッケル層の応力を測定した。その結果を図６に示す。図６で曲線ａは基板温度４３℃としたときのスパッタリング圧力とニッケル層の応力との関係を測定した結果を示す図である。
この図から、スパッタリング圧力を大きくし、０．４Ｐａとすることにより、応力をほぼ０とすることができることがわかる。そしてさらに、スパッタリング圧力を大きくしたとき、さらに応力は大きくなり、表面電極側への応力を、引き戻す方向にはたらき、１．３０Ｐａ程度にしたときシリコン基板全体としての応力がほぼ０となり平坦な表面を得ることができることがわかる。これは、スパッタリング圧力を大きくすることにより、成膜時のグレインサイズが増大し、引っ張り力により反りを緩和しているものと考えられる。

（実施の形態２）
前記実施の形態１では、表面電極としてバンプを用いた場合について説明したが、表面電極がパッド電極である場合には、反りは若干緩和される。しかしながら、この場合にも、若干スパッタリング圧力を大きくすることにより、反りを低減することができ、より信頼性の高い半導体装置を提供することができる。
ここでは詳細な説明を省略し、概要図のみを示すが、表面電極および裏面電極以外は基本的には同じである。
以下、本発明の実施の形態２に係る縦型ＭＯＳＦＥＴで構成される半導体装置について、図面を参照しつつ詳細に説明する。図７は、本発明の半導体装置の製造工程図を示す概要図である。

この半導体装置は、表面電極がワイヤボンディング用のパッド電極であり、膜厚１μｍニッケル層と、膜厚０．４μｍの金層とで構成され、さらに裏面電極を構成するドレイン電極をチタン層１３とニッケル層１４と金層１５との３層膜で構成したものである。ここでも表面側の端子電極（表面電極）はゲート電極およびソース電極を構成し、これらはいずれもＮｉ層１６ａと金層１６ｂとの２層構造のバンプ１６を構成している。本発明の方法は、この３層膜をスパッタリングにより形成するに際し、ニッケル層のスパッタリング工程における真空度を、チタン層のスパッタリング工程における真空度よりも低くしているが、ニッケル層のスパッタリング工程における真空度を０．１５Ｐａとしたことを特徴とする。

次に本発明の半導体装置の製造方法の概略について図７を参照しつつ説明する。

まず、第１導電型のシリコン基板１としてｐ^＋型シリコンウェハを用意し、この表面にドレイン領域２となる第１導電型のエピタキシャル成長層としてｐ型シリコン層を形成し、ゲート領域を形成するとともにソース・ドレイン領域を形成し、表面側に、ゲート電極およびソース電極の端子電極（表面電極）を構成するためのパッド電極として膜厚４μｍのＡｌＣｕ層上に、表面を無電解めっきにより膜厚１μｍのニッケル層と膜厚０．１μｍの金層との積層膜で被覆する（図７（ａ））。ここでは膜厚が小さいため表面電極は省略した。このときのシリコン基板１の厚さｔ０は７３０μｍである。

そして、バックグラインドあるいはエッチングにより、裏面を研削し、図７（ｂ）に示すように、厚さｔ１が１００μｍとなるまで薄肉化する。

そしてこのようにして薄肉化のなされたシリコン基板１の裏面全体に裏面電極としてスパッタリング法により膜厚０．１３μｍのチタン層１３（密着層）と膜厚０．５０μｍのニッケル層１４（主導体層）と膜厚０．２０μｍの金層１５（表面層）との３層構造のドレイン電極を形成する（図７（ｃ））。このとき、シリコン基板を載置するサセプタ内部に冷却水を循環させ、冷却することにより、基板温度を２００℃±５℃とした。このスパッタリング条件は、以下のようにした。
Ｔｉ層のスパッタリング工程は、パワー４．０ｋＷ，基板冷却なし、圧力０．３１Ｐａとした。
Ｎｉ層のスパッタリング工程は、パワー８．０ｋＷ，基板冷却なし、圧力０．１５Ｐａとした。
Ａｕ層のスパッタリング工程は、パワー１．０ｋＷ，基板冷却あり、圧力０．３１Ｐａとした。
このようにして得られたシリコン基板は裏面電極の成膜前の反りが９．５であったものがほぼ０となった。

この方法によれば、反りは３ｍｍ以下であった。

このようにして反りのない平坦なシリコン基板を得、これを裏面電極側がダイシングテープ側にくるようにダイシングテープに貼り付けて、シリコン基板を図示しない支持台に貼着し、ダイシングソーを用いてここのチップにダイシングする。
これを、裏面電極側をリードフレームのダイパッドに固着し、表面側をワイヤボンディングにより接続し、樹脂封止を行うことによって完成する。
このようにして形成された半導体装置は反りがないため割れやかけが皆無となり歩留まりが大幅に向上した。

なお、スパッタリング圧力を変化させ、このときのニッケル層の応力を測定した。その結果を図６に示す。図６で曲線ｂは基板温度２００℃としたときのスパッタリング圧力とニッケル層の応力との関係を測定した結果を示す図である。
この図から、スパッタリング圧力を大きくし、０．１５Ｐａとすることにより、応力をほぼ６５０とすることができ、表面電極側の応力と併せてシリコン基板全体としての応力を０とすることができることがわかる。
なお前記実施の形態では主導体層としてニッケル層を用いた例について説明したが、ニッケルに限定されることなく、コバルト層など適宜変更可能である。また、表面層のＡｕ層についてもＡｇ層、パラジウム層など適宜変更可能である。
なお反りを防ぐために図８に示すようにシリコン基板１の周縁部をリング９で抑えて裏面電極を形成することも可能である。

本発明の半導体装置は、小信号及び電力等の用途に使用される高耐圧のトレンチＭＩＳゲート構造を有するＭＩＳＦＥＴ，ＩＧＢＴなどの半導体装置をはじめ、種々の薄型の半導体装置に適用することができる。

本発明の実施の形態１の半導体装置の要部断面図 同半導体装置の要部上面図 同半導体装置の要部下面図 実施の形態１に係る半導体装置の断面図 実施の形態１に係る半導体装置の製造工程を示す図 スパッタリング圧力と応力との関係を示す図 実施の形態２に係る半導体装置の製造工程を示す図 半導体装置の製造工程を示す図 従来例の半導体装置の製造工程を示す図 従来例の半導体装置の製造工程を示す図

符号の説明

１ シリコン基板
２ ドレイン領域（第１導電型のエピタキシャル成長層）
１３ チタン層
１４ ニッケル層
１５ 金層
１６ バンプ
１７ ポリイミド層
１８ 銀ペースト
１９ クリップ

Claims (15)

1. 半導体基板の第１の主面に所望の素子領域を形成する工程と、
   前記素子領域に接続する表面電極を形成する工程と、
   前記半導体基板の第２の主面を所望の厚さまで研削する工程と、
   前記研削する工程で肉薄化のなされた前記半導体基板の第２の主面に、スパッタリング法により、裏面電極を形成する工程とを含む半導体装置の製造方法であって、
   前記裏面電極を形成する工程は、密着層を形成する第１のスパッタリング工程と、主導体層を形成する第２のスパッタリング工程とを含み、前記第２のスパッタリング工程は前記第１のスパッタリング工程よりも高圧雰囲気下で実行される半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法であって、
   前記第２のスパッタリング工程は、０．１５Ｐａ以上の圧力下でスパッタリングを行いニッケル層を形成する工程を含む半導体装置の製造方法。
3. 請求項２に記載の半導体装置の製造方法であって、
   前記表面電極はバンプを含むフリップチップ電極であり、
   前記ニッケル層を成膜する工程は、１．２８±０．０２Ｐａ以上の圧力下でスパッタリングを行う工程である半導体装置の製造方法。
4. 請求項２または３に記載の半導体装置の製造方法であって、
   前記ニッケル層を成膜する工程は、基板温度４３±２℃となるように基板を冷却しつつスパッタリングを行う工程である半導体装置の製造方法。
5. 請求項２乃至４のいずれかに記載の半導体装置の製造方法であって、
   前記ニッケル層を成膜する工程は、膜厚２．０±０．２μｍとなるようにスパッタリングを行う工程である半導体装置の製造方法。
6. 請求項２に記載の半導体装置の製造方法であって、
   前記表面電極はワイヤボンディング用のボンディングパッドであり、
   前記ニッケル層を成膜する工程は、０．１５Ｐａ以上の圧力下でスパッタリングを行う工程である半導体装置の製造方法。
7. 請求項６に記載の半導体装置の製造方法であって、
   前記ニッケル層を成膜する工程は、基板温度２００±５℃でスパッタリングを行う工程である半導体装置の製造方法。
8. 請求項２、６または７のいずれかに記載の半導体装置の製造方法であって、
   前記ニッケル層を成膜する工程は、膜厚０．５±０．１μｍとなるようにスパッタリングを行う工程である半導体装置の製造方法。
9. 請求項１乃至８のいずれかに記載の半導体装置の製造方法であって、
   前記裏面電極を形成する工程は、チタン層を成膜する工程と、ニッケル層を成膜する工程と、金または銀層を成膜する工程とを含む半導体装置の製造方法。
10. 請求項１乃至９のいずれかに記載の半導体装置の製造方法であって、
    前記研削する工程は、前記半導体基板を９０〜１１０μｍ、の厚さに研削する工程を含む半導体装置の製造方法。
11. 請求項１乃至５のいずれかに記載の半導体装置の製造方法であって、
    前記表面電極を構成するバンプの周りにポリイミド樹脂を充填し、硬化させる工程を含む半導体装置の製造方法。
12. 半導体基板表面に形成された素子領域と、前記素子領域に形成された表面電極と、前記半導体基板裏面に形成された裏面電極とを具備し、厚さ９０〜１１０μｍの半導体装置であって、
    前記表面電極がフリップチップ用のバンプであり、
    前記裏面電極が、膜厚２．０±０．２μｍのニッケル層を含む半導体装置。
13. 請求項１２に記載の半導体装置であって、
    前記バンプの周りはポリイミド樹脂で被覆され、
    表面全体に塗布された銀ペーストを介して導体板に接続された半導体装置。
14. 半導体基板表面に形成された素子領域と、前記素子領域に形成された表面電極と、前記半導体基板裏面に形成された裏面電極とを具備し、厚さ９０〜１１０μｍの半導体装置であって、
    前記表面電極がワイヤボンディング用のパッド電極であり、
    前記裏面電極が、膜厚０．５±０．１μｍのニッケル層を含む半導体装置。
15. 請求項１２乃至１４のいずれかに記載の半導体装置であって、
    前記半導体装置はＭＯＳＦＥＴである半導体装置。

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