JP2016115868A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2016115868A
JP2016115868A JP2014254931A JP2014254931A JP2016115868A JP 2016115868 A JP2016115868 A JP 2016115868A JP 2014254931 A JP2014254931 A JP 2014254931A JP 2014254931 A JP2014254931 A JP 2014254931A JP 2016115868 A JP2016115868 A JP 2016115868A
Authority
JP
Japan
Prior art keywords
semiconductor substrate
plating
layer
semiconductor
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014254931A
Other languages
English (en)
Other versions
JP6550741B2 (ja
Inventor
坂口　庄司
Shoji Sakaguchi
庄司 坂口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2014254931A priority Critical patent/JP6550741B2/ja
Priority to US14/931,772 priority patent/US9589926B2/en
Publication of JP2016115868A publication Critical patent/JP2016115868A/ja
Application granted granted Critical
Publication of JP6550741B2 publication Critical patent/JP6550741B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4827—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/741—Apparatus for manufacturing means for bonding, e.g. connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/03001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/03001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/03002—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for supporting the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/03001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/03009—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for protecting parts during manufacture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03464—Electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/0347—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026—Bonding areas specifically adapted for layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05083—Three-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05157—Cobalt [Co] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05164—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05169—Platinum [Pt] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05171—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05173—Rhodium [Rh] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05176—Ruthenium [Ru] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/05198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/05199—Material of the matrix
    • H01L2224/052—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05238—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05255—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/05198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/05298—Fillers
    • H01L2224/05299—Base material
    • H01L2224/0539—Base material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/05198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/05298—Fillers
    • H01L2224/05299—Base material
    • H01L2224/05393—Base material with a principal constituent of the material being a solid not provided for in groups H01L2224/053 - H01L2224/05391, e.g. allotropes of carbon, fullerene, graphite, carbon-nanotubes, diamond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05611—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05657—Cobalt [Co] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05669—Platinum [Pt] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05673—Rhodium [Rh] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05676—Ruthenium [Ru] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/05698—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/05699—Material of the matrix
    • H01L2224/057—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05738—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05755—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/05698—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/05798—Fillers
    • H01L2224/05799—Base material
    • H01L2224/0589—Base material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/05698—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/05798—Fillers
    • H01L2224/05799—Base material
    • H01L2224/05893—Base material with a principal constituent of the material being a solid not provided for in groups H01L2224/058 - H01L2224/05891, e.g. allotropes of carbon, fullerene, graphite, carbon-nanotubes, diamond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/741—Apparatus for manufacturing means for bonding, e.g. connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/83201—Compression bonding
    • H01L2224/83203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemically Coating (AREA)

Abstract

【課題】基板の他方の主面にめっき処理を適切に行うことができる半導体装置の製造方法を提供する。【解決手段】素子構造２をおもて面１ａ側にそれぞれ備える、一対の半導体基板１を用意し、半導体基板１の裏面１ｂ同士を重ね合せ、重ね合せた半導体基板１の外周部に沿って当該外周部同士を固着する。これにより、半導体基板１の反りが抑制されて、平坦度が向上する。したがって、このような半導体基板１に対してめっき処理を行うと、おもて面１ａに対するめっき液の流れが悪化することなくめっき処理を行うことができ、おもて面１ａに形成されるめっき層の膜厚分布が向上する。【選択図】図１

Description

本発明は、半導体装置の製造方法に関する。
半導体装置は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＦＷＤ（Free Wheeling Diode）等の半導体素子が形成された半導体チップを含み、電力変換装置等として広く用いられている。このような半導体チップは、半導体素子が形成された半導体基板が個片化されることで得られる。また、半導体チップのおもて面側の半導体素子の電極は、外部端子とはんだにより接合される。このため、当該電極にははんだ濡れ性のよい金属層（例えば、ニッケル層）がめっき処理により形成される（例えば、特許文献１参照）。
めっき処理により半導体基板のおもて面（デバイス面）側に金属層（めっき層）を形成する際に、半導体基板の裏面にめっき液が回り込んでしまう場合がある。このため、半導体基板の裏面に析出されためっき層が剥離し、めっき漕内のめっき液中に混ざってしまう。めっき液中でめっき層が核となってめっき材料が析出し、めっき液中のめっき材料の濃度が低下してしまう。
また、パワーデバイスにおいて、エネルギー損失の低減や放熱性の向上等のために、半導体基板を薄板化する技術が提案されている。しかし、例えば直径６インチの半導体ウェハを１００μｍ程度の厚さまで薄板化した場合、半導体基板に割れや反りが発生するという問題が生じる。
そこで、半導体基板の裏面に接着層によりサポートプレートを設けて支持する方法が提案されている（例えば、特許文献２，３参照）。この方法により、半導体基板の裏面にサポートプレートが設けられることで、半導体基板の表面の反りが矯正される。このようにサポートプレートにより支持された半導体基板にめっき処理を行うと、半導体基板の裏面へのめっき液の回り込みが防止されて、半導体素子のおもて面側のみにめっき層を形成することが可能となる。
特開２００５−０１９７９８号公報 特開２００５−１９１５５０号公報 特開２００７−３１７９６４号公報
特許文献２，３の方法では、サポートプレートには半導体基板に対する接着面に通じる孔が形成されている。サポートプレートを接着層から取り外す際には、この孔に所定の薬液を入れることで接着層を溶融させる。しかし、めっき処理で用いられる強酸性、強アルカリ性の薬液が、この孔に入り込むと接着層が溶融して、サポートプレートが半導体基板から剥離してしまう場合がある。このため、半導体基板の裏面へのめっき液の回り込みを防ぐことができなくなる。さらに、めっき処理後に接着層を剥離する工程が必要となり製造工程が煩雑となる。また、接着層を確実に剥離することが難しい場合がある。
また、めっき膜厚の面内分布が悪いという問題がある。サポートプレートを設けて支持した場合、サポートプレート表面はめっきされないので、めっき液中の析出イオンの濃度分布に偏りが生じ、めっき膜厚の面内分布と基板間の膜厚分布とが悪化してしまう。
サポートプレートとしては、ガラス、シリコンウェハまたはセラミック等の基板が用いられる。サポートプレートの厚さは、反りを矯正させるために、０．５ｍｍから１ｍｍのものが用いられる。サポートプレートを設けると、厚みが増すために、隣り合う半導体基板同士の間隔が狭くなる。これにより、めっき液の流れが悪くなりめっき膜厚分布が悪化してしまう。
本発明は、このような点を鑑みてなされたものであり、半導体基板のおもて面のみに金属層を形成することができる半導体装置の製造方法を提供することを目的とする。
本発明の一観点によれば、素子構造を一方の主面側または他方の主面側にそれぞれ備える、一対の基板を用意する工程と、前記基板の前記一方の主面同士を重ね合せ、重ね合せた前記基板の外周部に沿って前記外周部同士を固着する工程と、前記基板の前記他方の主面にめっき処理を行う工程と、を有する半導体装置の製造方法が提供される。
開示の技術によれば、基板の他方の主面にめっき処理を適切に行うことができるようになる。
第１の実施の形態の半導体装置の製造方法（半導体基板がデバイス面を上にして、凸状に反った場合）を説明するための図である。 第１の実施の形態の半導体装置の製造方法（半導体基板がデバイス面を上にして、凹状に反った場合）を説明するための図である。 第２の実施の形態の半導体装置を示す図である。 第２の実施の形態の半導体装置の製造方法を示すフローチャートである。 第２の実施の形態の半導体装置の製造方法を説明するための図である。 第２の実施の形態の半導体装置の製造方法で実行される半導体基板張り合せ・めっき処理工程を示すフローチャートである。 第２の実施の形態の半導体装置の製造方法で実行される半導体基板張り合せ・めっき処理工程を示す図である。 第３の実施の形態の半導体装置の製造方法で実行される半導体基板張り合せ・めっき処理工程を示すフローチャートである。 第３の実施の形態の半導体装置の製造方法で実行される半導体基板張り合せ・めっき処理工程を示す図である。 第４の実施の形態の半導体装置の製造方法で実行される半導体基板張り合せ・めっき処理工程を示す図である。 第５の実施の形態の半導体装置の製造方法で実行される半導体基板張り合せ・めっき処理工程を示すフローチャートである。 第５の実施の形態の半導体装置の製造方法で実行される半導体基板張り合せ・めっき処理工程を示す図である。 第６の実施の形態の半導体装置の製造方法で実行される半導体基板張り合せ・めっき処理工程を示す図である。
以下、図面を参照して実施の形態について説明する。
［第１の実施の形態］
第１の実施の形態の半導体装置の製造方法について、図１を用いて説明する。
図１は、第１の実施の形態の半導体装置の製造方法（半導体基板がデバイス面を上にして、上に凸状に反った場合）を説明するための図である。
なお、図１（Ａ）〜（Ｃ），（Ｅ），（Ｆ）は、半導体基板の側面図を、図１（Ｄ）は、図１（Ｃ）に示す半導体基板の上面図をそれぞれ示している。
半導体基板１には、おもて面１ａに半導体素子の素子構造２を備えている。なお、素子構造２を備えている、おもて面１ａをデバイス面ともいう。素子構造２を備える半導体基板１は、この後、当該素子構造２並びに裏面１ｂに金属膜等が形成され、個片化されて、半導体チップが得られる。
このような半導体基板１は、その厚さが、３０μｍ〜２００μｍ程度の薄さである場合には、図１（Ａ）に示されるように、デバイス面を上にして凸状の反りが生じることがある。反りが生じた半導体基板１にめっき処理を行う場合、例えば、半導体基板１の裏面１ｂに専用治具を取り付けて、半導体基板１を固定することが行われる。これにより、半導体基板１の裏面１ｂ側へのめっき液の回り込みが抑制される。しかし、半導体基板１の厚さが３０μｍ〜２００μｍほどである場合には、半導体基板１の裏面１ｂに専用治具を取り付ける際に、専用治具により半導体基板１に傷がついてしまうおそれがある。また、半導体基板１の取り扱い方によっては、半導体基板１が割れ、欠けてしまうおそれがある。このように厚さが３０μｍ〜２００μｍの半導体基板１は損傷を受けてしまうおそれがある。
そこで、第１の実施の形態では、このような半導体基板１が損傷を受けずに適切にめっき処理が行われる方法について説明する。
まず、このような半導体基板１を一対用意して、図１（Ｂ）に示されるように、半導体基板１の裏面１ｂ同士を重ね合せる。
次いで、裏面１ｂ同士を重ね合せた半導体基板１の外周部に沿って、当該外周部同士を固着する。例えば、図１（Ｄ）に示されるように、重ね合せた半導体基板１の外周部同士に、粘着層を有する固着部材４を貼り付ける。この際、半導体基板１は、図１（Ｃ）に示されるように、半導体基板１の外周部同士を固着部材４により固着することができる。この他、半導体基板１の外周部同士を、例えば、接着部材を用いて接着することも可能である。
このようにして一対の半導体基板１はその外周部同士が固着されることで、図１（Ｅ）に示されるように、半導体基板１に生じた反りの発生が抑制されて、一対の半導体基板１の平坦度が向上する。半導体基板１は平坦度が向上した上で、めっき処理が行われると、図１（Ｆ）に示されるように、素子構造２を含むおもて面１ａ上にめっき層３が適切に形成される。
この後、一対の半導体基板１から固着部材４を剥離して、半導体基板１同士を分離する。分離した半導体基板１の裏面１ｂに金属膜等を形成し、個片化することで半導体チップが得られる。
なお、図１では、半導体基板１がデバイス面を上にして凸状に反った場合を示しているが、この場合に限らず、デバイス面を上にして凹状に反った場合でも上記と同様に半導体基板１の平坦化を行うことができる。
そこで、半導体基板１が凹状に反った場合について、図２を用いて説明する。
図２は、第１の実施の形態の半導体装置の製造方法（半導体基板がデバイス面を上にして、凹状に反った場合）を説明するための図である。
なお、図２（Ａ）〜（Ｃ）半導体基板の側面図をそれぞれ示している。
半導体基板１が、図２（Ａ）に示されるように、凹状に反った場合について説明する。
この場合も、半導体基板１を一対用意して、図２（Ｂ）に示されるように、半導体基板１の裏面１ｂ同士を重ね合せる。
次いで、図２（Ｃ）に示されるように、裏面１ｂ同士を重ね合せた半導体基板１の外周部に沿って固着部材４を貼り付けることで、当該外周部同士を固着する。
半導体基板１が凹状に反った場合でも、図１に示した凸状に反った場合と同様に、半導体基板１の外周部同士が外周部に沿って固着されることで、図１（Ｅ）に示されるように、半導体基板１に生じた反りの発生が抑制されて、一対の半導体基板１の平坦度が向上する。
この後は、図１と同様にめっき処理が行われると、図１（Ｆ）に示されるように、素子構造２を含むおもて面１ａ上にめっき層３が適切に形成される。
このように、素子構造２をおもて面１ａ側にそれぞれ備える一対の半導体基板１を用意する。当該半導体基板１の裏面１ｂ同士を重ね合せ、重ね合せた半導体基板１の外周部に沿って、当該外周部同士を固着する。これにより、半導体基板１は、表面の反りが抑制されて、平坦度が向上する。また、一対の半導体基板１には、素子構造２が各おもて面１ａにそれぞれ形成されているため、めっきの析出量は、各おもて面１ａともに同量である。したがって、このような半導体基板１に対してめっき処理を行うと、おもて面１ａに対するめっき液の流れが悪化することなくめっき処理を行うことができる。さらには、それぞれのおもて面１ａに形成されるめっき層３の膜厚分布が向上する。また、一対の半導体基板１は裏面１ｂ同士が重ね合されている。このため、２枚の半導体基板１のおもて面１ａにめっき層３を同時に形成することができ、裏面１ｂ側へのめっき液の回り込みを防止することができる。また、一対の半導体基板１の外周部に沿って当該外周部に固着部材４が貼り付けられている。このため、重ね合せた一対の半導体基板１の間からめっき液の浸入が防止される。したがって、めっき層３を半導体基板１に適切かつ低コストで形成できるようになり、また、半導体装置の生産性が向上する。
なお、このような半導体基板１の平坦化は、半導体基板１の反りが図１及び図２に示したように凸状、凹状に限らず、例えば、波打ったような状態の場合にも適用することができる。また、図１に示した凸状の半導体基板１同士を同方向に重ね合せた場合、図２に示した凹状の半導体基板１同士を同方向に重ね合せた場合にも、適用することができる。
また、半導体基板１には、ＦＳ（Field Stop）型ＩＧＢＴ、他の型のＩＧＢＴ、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）またはＦＷＤが形成されるものとすることができる。
また、第１の実施の形態では、半導体基板１は、おもて面側に素子構造２を備え、裏面同士を重ね合せて、おもて面側にめっき層３を形成する場合について説明した。この場合に限らず、おもて面同士を重ね合せて、裏面に第１の実施の形態と同様にしてめっき層３を形成することも可能である。
［第２の実施の形態］
第２の実施の形態の半導体装置について、図３を用いて説明する。
図３は、第２の実施の形態の半導体装置を示す図である。
なお、図３（Ａ）は、半導体装置（半導体チップ）が形成された半導体基板の上面図、図３（Ｂ）は、図３（Ａ）における一点鎖線Ｘ−Ｘにおける半導体装置の断面図をそれぞれ示している。
半導体ウェハ１００には、図３（Ａ）に示されるように、複数の半導体装置１０００が形成されている。
半導体装置１０００は、ＦＳ型ＩＧＢＴである。半導体装置１０００は、図３（Ｂ）に示されるように、半導体基板１０１０と、半導体基板１０１０のおもて面側に形成された素子構造１０２０とを備える。さらに、半導体装置１０００の裏面側にはＮバッファ層１０３０と、Ｐ+コレクタ層１０４０と、コレクタ電極層１０５０とを備える。半導体基板１０１０の素子構造１０２０上には、ニッケルめっき層１０６０と、金めっき層１０７０とを備える。
半導体基板１０１０は、例えば、ＦＺ（Floating Zone）法により形成されたＦＺ基板であって、低濃度のＮ型イオン（例えば、リン）が注入されたＮ-型のドリフト層である。Ｎ-型のドリフト層は、活性層として機能する。
素子構造１０２０は、Ｐ+ベース領域１０２１と、Ｎ+エミッタ領域１０２２ａ，１０２２ｂと、ゲート酸化層１０２３ａ，１０２３ｂと、ゲート電極層１０２４ａ，１０２４ｂと、層間絶縁層１０２５ａ，１０２５ｂと、エミッタ電極層１０２６と、を含む。
Ｐ+ベース領域１０２１は、半導体基板１０１０に対して、高濃度のＰ型のイオン（例えば、ホウ素）が注入され、Ｐ型領域が導入されている。
Ｎ+エミッタ領域１０２２ａ，１０２２ｂは、Ｐ+ベース領域１０２１に対して、高濃度のＮ型のイオン（例えば、リン）が注入され、Ｎ型領域が導入されている。
ゲート酸化層１０２３ａ，１０２３ｂは、例えば、酸化シリコンにより構成されている。
ゲート電極層１０２４ａ，１０２４ｂは、ゲート酸化層１０２３ａ，１０２３ｂ上に形成されており、例えば、アルミニウムを主成分とする金属層より構成されている。
層間絶縁層１０２５ａ，１０２５ｂは、ゲート電極層１０２４ａ，１０２４ｂ上に形成されており、例えば、酸化シリコンにより構成されている。
エミッタ電極層１０２６は、例えば、アルミニウムを主成分とする金属層で形成されている。エミッタ電極層１０２６を構成するアルミニウム合金の一例として、アルミニウムシリコンが用いられる。アルミニウムシリコンは、シリコンの含有率が０．５ｗｔ％以上、２ｗｔ％以下、好ましくは１ｗｔ％以下とする。また、エミッタ電極層１０２６がアルミニウムシリコンの場合には、エミッタ電極層１０２６と半導体基板１０１０との密着性が向上し、半導体基板１０１０に伸びるアルミニウムスパイクの発生を抑制することができる。アルミニウムシリコンのエミッタ電極層１０２６は、例えば、蒸着法またはスパッタ法により形成される。
このような素子構造１０２０を備える半導体基板１０１０の裏面側に形成されたＮバッファ層１０３０と、Ｐ+コレクタ層１０４０とには、上記と同様にして、Ｎ型のイオン（例えば、リン）、高濃度のＰ型のイオン（例えば、ホウ素）が順に注入されたＮ型並びにＰ型の領域が導入されている。
コレクタ電極層１０５０は、Ｐ+コレクタ層１０４０の表面に、例えば、アルミニウム層と、チタン層と、ニッケル層と、金層といった複数種の金属層が順に積層されたものである。このような金属層を積層する前には、Ｐ+コレクタ層１０４０の表面層に形成された自然酸化層を希フッ酸で除去しておく。
コレクタ電極層１０５０を構成する金属層の一つであるアルミニウム層に対して、シリコンを０．５ｗｔ％以上、２ｗｔ％以下、好ましくは１ｗｔ％以下の含有率で含有するアルミニウムシリコンとすることが好ましい。このような構成により、既述の通り、アルミニウムスパイクを防止することができる。アルミニウムスパイクは、アルミニウム層の形成時やアルミニウム層の形成後の熱処理時に、下地の半導体基板１０１０にアルミニウム層からアルミニウムが浸入して形成される。このアルミニウムスパイクが、ＦＳ型ＩＧＢＴの裏面側のＮバッファ層１０３０とＰ+コレクタ層１０４０のＰＮ接合を突き破ると、ＦＳ型ＩＧＢＴの漏れ電流を増大させる等電気的特性に不具合が発生する。アルミニウム層を、シリコンを含有したアルミニウムシリコンとすることで、下地の半導体基板１０１０に伸びるアルミニウムスパイクを防止することができる。
コレクタ電極層１０５０を構成する金属層の一つであるニッケル層は、膜応力が高い。この応力を抑制するために、例えば、ニッケル層の膜厚が０．７μｍ程度の比較的薄く形成されることが望ましい。
ニッケル層と、ニッケル層の上層に形成される金層とは、実装時のはんだ付け工程で、はんだに溶融してしまう。このため、ニッケル層は、外部端子（図示を省略）をはんだ接合するために設けられている。はんだとアルミニウム層（アルミニウムシリコン）とは密着性が乏しいため、アルミニウム層とニッケル層との間にチタン層を設けている。また、ニッケル層の上層に設けられた金層は、ニッケル層の酸化を防止する。
なお、コレクタ電極層１０５０を構成するアルミニウム層は省略することができる。また、コレクタ電極層１０５０は、半導体基板１０１０の裏面一面に形成されるために、パターニングが不要である。したがって、複数の金属層を連続して積層することができることから、蒸着法あるいはスパッタ法を適用することで、生産性を向上させることができる。
次に、このような半導体装置１０００の製造方法について、図４及び図５を用いて説明する。
図４は、第２の実施の形態の半導体装置の製造方法を示すフローチャートである。
図５は、第２の実施の形態の半導体装置の製造方法を説明するための図である。
なお、図５（Ａ）〜（Ｅ）は、半導体基板の側面図をそれぞれ示している。また、図５では、素子構造１０２０の具体的な構成についてはその記載を省略している。
半導体基板１０１０を半導体装置の製造装置の所定位置にセットして、当該製造装置を起動させると、製造装置は以下の処理を実行する。
［ステップＳ１００］ 図５（Ａ）に示されるように、例えば、６インチの半導体基板１０１０に素子構造１０２０を形成する。具体的には、半導体基板１０１０のおもて面側の所定領域に、Ｎ型、Ｐ型のイオンをそれぞれ注入して、Ｐ+ベース領域１０２１と、Ｎ+エミッタ領域１０２２ａ，１０２２ｂとを形成する。さらに、半導体基板１０１０に対して所定の材料により成膜等を行って、ゲート酸化層１０２３ａ，１０２３ｂと、ゲート電極層１０２４ａ，１０２４ｂと、層間絶縁層１０２５ａ，１０２５ｂと、エミッタ電極層１０２６とを形成する。このようにして、半導体基板１０１０に素子構造１０２０を形成する。
［ステップＳ２００］ 半導体基板１０１０の裏面側を研削（バックグラインド）し、半導体基板１０１０の薄板化を行う。なお、薄板化された半導体基板１０１０の厚さは、一定の強度、一定の耐電圧が維持されるためにも、３０μｍ〜２００μｍ程度であることが好ましい。
そして、研削によって生じたひずみ等の半導体基板１０１０の裏面側表面のダメージを除去するため、半導体基板１０１０の裏面側をエッチングにより除去する。エッチングによって、例えば、２０μｍ除去して、図５（Ｂ）に示されるように、厚さが３０μｍ〜２００μｍの半導体基板１０１０が得られる。エッチングは、湿式エッチング、ドライエッチングのどちらでもよいが、ここでは湿式エッチングを行う。
なお、裏面のエッチングは、スピンエッチャーを用いることで、半導体基板１０１０のおもて面側がエッチングによるダメージを抑制することができる。なお、スピンエッチャーとは、回転しているウェハに薬液を上から滴下してエッチング処理を行うスピン式のエッチャーの一種である。薬液に浸すタイプの浸漬式エッチャーに比べて、ウェハ全面の均一なエッチングが可能で、おもて面側にエッチャントが作用しないため、おもて面側がエッチングによるダメージを抑制することができる。エッチャントには、硝酸または硝酸を主成分とする混酸を使用することができる。
［ステップＳ３００］ 半導体基板１０１０の裏面側にＮ型のイオン（例えば、リン）及び高濃度のＰ型のイオン（例えば、ホウ素）を順次注入する。イオン注入後、活性化のための熱処理を行う。これにより、半導体基板１０１０の裏面側にＮバッファ層１０３０とＰ+コレクタ層１０４０とが形成される。
［ステップＳ４００］ Ｐ+コレクタ層１０４０の表面に形成された自然酸化膜を、希フッ酸を用いて除去する。
［ステップＳ５００］ Ｐ+コレクタ層１０４０の表面に、アルミニウム、チタン、ニッケル、金の金属層をそれぞれ順に蒸着法またはスパッタ法により積層して、図５（Ｃ）に示されるように、コレクタ電極層１０５０が形成される。
［ステップＳ６００］ 図５（Ｄ）に示されるように、このようにして形成された半導体基板１０１０の裏面同士を貼り合せて、貼り合せた半導体基板１０１０の外周部にフィルム１１００を設ける。
さらに、このような半導体基板１０１０のおもて面にめっき処理を行って、めっき層（ニッケルめっき層１０６０、金めっき層１０７０）が形成される。
なお、ステップＳ６００の詳細については後述する。
［ステップＳ７００］ フィルム１１００を剥離させて、貼り合せた半導体基板１０１０を分離して、図５（Ｅ）に示されるような半導体基板１０１０が得られる。
なお、この後は分離した半導体基板１０１０をダイシングにより個片化して、半導体装置１０００が得られる。
次に、図４のフローチャートのステップＳ６００の処理の詳細について図６及び図７を用いて説明する。
図６は、第２の実施の形態の半導体装置の製造方法で実行される半導体基板貼り合せ・めっき処理工程を示すフローチャートである。
図７は、第２の実施の形態の半導体装置の製造方法で実行される半導体基板貼り合せ・めっき処理工程を示す図である。
なお、図７（Ａ），（Ｄ）は、半導体基板の側面図を、図７（Ｂ）は、重ね合せた半導体基板の上面図を、図７（Ｃ）は、図７（Ｂ）の一点鎖線Ｘ−Ｘによる断面図をそれぞれ示している。
［ステップＳ６０１］ 図７（Ａ）に示されるように、一対の半導体基板１０１０を位置合せする。
［ステップＳ６０２］ 図７（Ｂ），（Ｃ）に示されるように、オリエンテーションフラットが一致するように一対の半導体基板１０１０を重ね合せる。さらに、一対の半導体基板１０１０の外周部を当該外周部に沿って粘着層が付されたフィルム１１００を貼り付けて、一対の半導体基板１０１０の外周部同士を固着させる。この際、半導体基板１０１０のおもて面を保護するために、一対の半導体基板１０１０のおもて面側に保護層を設けてもよい。そして、この保護膜は、後述するめっき処理（ステップＳ６０３）前に剥離する。
なお、この際の外周部とは、図７（Ｂ），（Ｃ）に示されるように、半導体基板１０１０の側面、面取り部分及び表面の外周部を含むものである。
また、一対の半導体基板１０１０をチャックステージ等に固定させて回転させながら、半導体基板１０１０の外周部にフィルム１１００を巻きつけながら貼り付ける。フィルム１１００を貼り付ける際には、半導体基板１０１０の１回転分、フィルム１１００を貼り付けて、さらに、１〜１０ｃｍ程度余分に重ねて貼り付けておく。フィルム１１００の剥離の際には、この余分部分のフィルム１１００を引っ張ることでフィルム１１００を容易に剥離することが可能となる。
半導体基板１０１０は、図４のステップＳ２００で薄板化すると、半導体基板１０１０内に形成された素子のパターンに応じて、半導体基板１０１０の表面に様々な形状及び向きの反りが発生してしまう。半導体基板１０１０の外周部とその外周部の全周にわたってフィルム１１００を取り付けることで、半導体基板１０１０に発生した反りが矯正されて、半導体基板１０１０の平坦度が向上する。半導体基板１０１０の平坦度は、例えば、貼り合せる前に比べて、貼り合せることにより、５０％程度向上する。
また、半導体基板１０１０を平坦化させるために、一対の半導体基板１０１０の外周部に取り付けるフィルム１１００に加えて、一対の半導体基板１０１０の中央部に接着剤等を設けるようにしてもよい。これにより、半導体基板１０１０がさらに平坦化される。
なお、フィルム１１００は、厚さが１０μｍ〜１００μｍである。フィルム１１００の粘着層は、例えば、アクリル系の粘着剤が用いられている。また、フィルム１１００は、重ね合せた半導体基板１０１０の素子構造１０２０が形成された面（デバイス面）に被らないように、半導体基板１０１０の外周部に貼り付けられる。このようなフィルム１１００は、例えば、ポリイミドフィルム、ポリオレフィンフィルム、塩化ビニルフィルム、ポリプロピレンフィルム、ＡＢＳフィルム、ポリエチレンテレフタレートフィルム（ＰＥＴ）、ナイロンフィルム、ポリウレタンフィルムにより構成される。これらのフィルムは、耐熱性と耐薬品性とを有し、特に、耐熱性と伸縮性とに優れたポリオレフィンフィルム、耐熱性と耐薬品性とに優れたポリイミドフィルムの利用が好ましい。また、特に、フィルム１１００は、めっき処理時の温度（例えば、１００℃）に耐えうる必要がある。
ナイロンフィルムは、他のフィルムに比べて耐熱性、耐薬品性が劣るものの、安価である。このため、ナイロンフィルムは、めっき液への浸漬時間が短く、フィルム内部に薬液が浸透しても硬化性樹脂に達しない範囲で利用される。また、めっき処理により生成されるめっき層（後述）は薄く、めっき液への浸漬時間が短時間の場合には、フィルム１１００としてポリエチレンテレフタレートフィルムを適用することができる。または、ポリエチレンテレフタレートフィルムの厚さを、半導体基板１０１０の外周部への貼り付けが可能な範囲で、厚くすることで、薬液が浸透して硬化性樹脂に達するまでの時間を長くすることはできる。
［ステップＳ６０３］ 一対の半導体基板１０１０のおもて面側の素子構造１０２０（エミッタ電極層１０２６）の表面に、無電解めっき法によりめっき処理を行う。
半導体基板１０１０は、ステップＳ６０２で、その表面が平坦化されている。このため、半導体基板１０１０に無電解めっき法によるめっき処理が行われると、図７（Ｄ）に示されるように、ニッケルめっき層１０６０と金めっき層１０７０とを半導体基板１のおもて面側のエミッタ電極層１０２６上に順次析出させることが可能となる。ニッケルめっき層１０６０の膜厚は、例えば、５μｍ程度、金めっき層１０７０の膜厚は、例えば、０．０３μｍ程度である。なお、めっき処理は前処理を行ってもよい。この前処理はさらにシンケート処理を行ってもよい。
なお、このめっき処理は、複数組の一対の半導体基板１０１０を一度に処理することができる。ニッケルめっき層１０６０の一部は、実装時のはんだ付け工程で、はんだに溶融される場合もある。ニッケルめっき層１０６０は、エミッタ電極層１０２６を構成する金属層の１つであるニッケル層に比べて厚い。実装工程におけるはんだ付け後に、ニッケルめっき層１０６０の層厚が、例えば、２μｍ程度残るように形成される。ニッケルめっき層１０６０のこのような厚さは、例えば、ニッケルめっき層１０６０の析出速度に応じて、めっき処理の処理時間を制御することにより得られる。このようにして設定された処理時間でめっき処理されたニッケルめっき層１０６０は、はんだ付け工程ではんだに溶融しても、ニッケルめっき層１０６０の全てが溶融することはなく、はんだが密着性の低いエミッタ電極層１０２６の金属層の一つであるアルミニウム層に達することはない。
［ステップＳ６０４］ 一対の半導体基板１０１０の外周部同士を固着するフィルム１１００を剥離する。この際、半導体基板１０１０のデバイス構造面に損傷を与えないようにして剥離する。
上記の処理が終了すると、図４のステップＳ７００の処理が実行される。
このように、素子構造１０２０をおもて面側にそれぞれ備える一対の半導体基板１０１０を用意する。当該半導体基板１０１０の裏面同士を重ね合せ、重ね合せた半導体基板１０１０の外周部に沿って、当該外周部同士をフィルム１１００で固着する。これにより、半導体基板１０１０は、表面の反りの発生が抑制されて、平坦度が向上する。したがって、このような半導体基板１０１０に対してめっき処理を行うと、おもて面に対するめっき液の流れが悪化することなくめっき処理を行うことができる。そして、めっき液中の析出イオンの濃度が均一になり、おもて面に形成されるめっき層（ニッケルめっき層１０６０、金めっき層１０７０）の膜厚分布が向上する。また、一対の半導体基板１０１０は裏面同士が重ね合されている。このため、２枚の半導体基板１０１０のおもて面にめっき層（ニッケルめっき層１０６０、金めっき層１０７０）を同時に形成することができ、裏面側へのめっき液の回り込みを防止することができる。また、一対の半導体基板１０１０の外周部に沿って当該外周部にフィルム１１００が貼り付けられている。このため、重ね合せた一対の半導体基板１０１０の間からめっき液の浸入が防止される。したがって、めっき層（ニッケルめっき層１０６０、金めっき層１０７０）を半導体基板１０１０に適切かつ低コストで形成できるようになり、また、半導体装置１０００の生産性が向上する。
なお、図６のステップＳ６０３では、無電解めっき法を利用しためっき処理について説明した。無電解めっき法に限らず、例えば、電解めっき法を利用することも可能である。
電解めっき法は、めっき液との間で電流を流すための電極が接触している部分にめっき層が形成される。コレクタ電極層１０５０の形成後に、おもて面側に電解めっき法を行うための電極として、半導体基板１０１０のおもて面側にスパッタ法等でＵＢＭ（Under Barrier Metal）層（図示を省略）を形成する。ＵＢＭ層としては、チタン、ニッケル、クロム、銅等が用いられる。
次いで、ＵＢＭ層上にレジストを塗布し、おもて面側のめっき層を形成したくない部分にパターニングでレジストを残す。ここで、コレクタ電極層１０５０側に硬化型樹脂を塗布し、裏面保護フィルムを密着させ、硬化型樹脂を硬化させる。
次いで、ＵＢＭ層を電極として電解めっき法を行い、所望の厚さのめっき層（ニッケルめっき層１０６０、金めっき層１０７０）を形成する。
次いで、おもて面のレジストを剥離し、めっき層以外のＵＢＭ層をエッチングで除去する。
ここで、ＵＢＭ層は蒸着法やスパッタ法で形成されるため、半導体基板１０１０の側面にもＵＢＭ層が形成され、コレクタ電極層１０５０と導通する場合がある。このまま、コレクタ電極層１０５０の保護をせずに電解めっき法の工程に進むと、コレクタ電極層１０５０上に意図しないめっき層が形成されてしまう。
しかしながら、電解めっき法を行う前に、コレクタ電極層１０５０側を粘着層付きフィルム１１００で覆っているため、コレクタ電極層１０５０はめっき液に触れることがない。また、半導体基板１０１０の外周部も粘着層付きフィルム１１００で覆っているため、コレクタ電極層１０５０上に意図しないめっき層の析出を防ぐことができる。
このため、フィルム１１００の貼り付け工程は、電解めっき法を行う前であればよい。例えば、ＵＢＭ層の形成前や、おもて面へのレジスト塗布の前でもよい。
また、第２の実施の形態では、エミッタ電極層１０２６上に、めっき層としてニッケルめっき層１０６０及び金めっき層１０７０を積層する場合を例に挙げて説明した。めっき層は、これらの層に限らない。例えば、無電解ニッケル−リン合金めっき、置換金めっき、無電解金めっき、無電解ニッケル−パラジウム−リン合金めっき、無電解ニッケル−ホウ素合金めっき、無電解ニッケル−リン−ＰＴＦＥ（フッ素樹脂）複合めっき、無電解ニッケル−ホウ素−黒鉛複合めっき、無電解銅めっき、無電解銀めっき、無電解パラジウムめっき、無電解白金めっき、無電解ロジウムめっき、無電解ルテニウムめっき、無電解コバルトめっき、無電解コバルト−ニッケル合金めっき、無電解コバルト−ニッケル−リン合金めっき、無電解コバルト−タングステン−リン合金めっき、無電解コバルト−スズ−リン合金めっき、無電解コバルト−亜鉛−リン合金めっき、無電解コバルト−マンガン−リン合金めっき、無電解スズめっき、無電解はんだめっきにも適用可能である。
また、第２の実施の形態では、エミッタ電極層１０２６上にめっき層（ニッケルめっき層１０６０及び金めっき層１０７０）を形成する場合を例に挙げて説明した。めっき処理により、めっき層が形成されるのはエミッタ電極層１０２６に限らない。ゲート電極層１０２４ａ，１０２４ｂについても、エミッタ電極層１０２６と同様に或いは同時にめっき層として形成することも可能である。
また、第２の実施の形態では、めっき層（ニッケルめっき層１０６０及び金めっき層１０７０）の下地となる金属層として、アルミニウムシリコンの場合を例に挙げて説明した。これに限らず、例えば、アルミニウムシリコン層の上に、蒸着法やスパッタ法によってニッケル層を形成し、その表面にめっき層（ニッケルめっき層１０６０及び金めっき層１０７０）を形成してもよい。
［第３の実施の形態］
第３の実施の形態では、第２の実施の形態とは異なる半導体基板１０１０の貼り合せ・めっき処理を行う場合を例に挙げて説明する。
なお、第３の実施の形態でも図４に示したフローチャートにより半導体装置１０００が製造される。
一方、第３の実施の形態では、図４のフローチャートのステップＳ６００では図８及び図９に示す別の処理が実行される。
図８は、第３の実施の形態の半導体装置の製造方法で実行される半導体基板貼り合せ・めっき処理工程を示すフローチャートである。
図９は、第３の実施の形態の半導体装置の製造方法で実行される半導体基板貼り合せ・めっき処理工程を示す図である。
なお、図９（Ａ）〜（Ｄ）は、半導体基板の側面図をそれぞれ示している。
図４のステップＳ５００で半導体基板１０１０にコレクタ電極層１０５０が形成されると以下の処理が実行される。
［ステップＳ６１１］ 一対の半導体基板１０１０をチャンバー内に格納し、図９（Ａ）に示されるように、チャンバー内で一対の半導体基板１０１０を位置合せする。
なお、一対の半導体基板１０１０は、先に位置合せした後で、チャンバー内に格納しても構わない。
［ステップＳ６１２］ チャンバー内部の空気を排気しチャンバー内を、０．９気圧以下、例えば、０．８気圧に減圧する。
減圧した状態で、図９（Ｂ）に示されるように、一対の半導体基板１０１０を重ね合せて、それらの外周部を当該外周部に沿ってフィルム１１００を貼り付ける。これにより、一対の半導体基板１０１０の外周間を固着させる。なお、この場合のフィルム１１００は、例えば、厚さが２０μｍのポリカーボネート基材により構成されている。この際、一対の半導体基板１０１０が平坦化される。さらに、フィルム１１００が貼り付けられた一対の半導体基板１０１０の裏面間の空間（内部空間）が密閉される。
なお、フィルム１１００は、第２の実施の形態で説明した材質により構成される。また、フィルム１１００に付された粘着層は、熱硬化性樹脂であってもよい。この場合には、フィルム１１００を貼り付けた後、貼り付けた箇所を加熱処理してフィルム１１００の粘着力が高まり、内部空間の密閉性が高まる。
［ステップＳ６１３］ このようにして減圧環境下でフィルム１１００により外周部同士が固着された一対の半導体基板１０１０を、図９（Ｃ）に示されるように、チャンバー内部から外部（大気環境下）に移動する。
すると、一対の半導体基板１０１０の内部空間は大気圧よりも減圧された状態であるため、一対の半導体基板１０１０は大気圧を受けて、半導体基板１０１０の表面に生じた反りがさらに平坦化される。
［ステップＳ６１４］ 一対の半導体基板１０１０のおもて面側の素子構造１０２０のエミッタ電極層１０２６の表面に、図９（Ｄ）に示されるように、無電解めっき法によりめっき処理を行う。例えば、このようにして形成されるめっき層であるニッケルめっき層１０６０の膜厚は５μｍ、金めっき層１０７０の膜厚は０．０３μｍである。
なお、この場合でも無電解めっき法に限らず、第２の実施の形態と同様に電解めっき法によりめっき処理を行うことも可能である。
［ステップＳ６１５］ 一対の半導体基板１０１０からフィルム１１００を剥離する。この際、半導体基板１０１０のデバイス構造面に損傷を与えないようにして剥離する。
上記の処理が終了すると、図４のステップＳ７００の処理が実行される。
なお、図８のフローチャートのステップＳ６１４（めっき処理）では、めっき用ケースに、重ね合せた一対の半導体基板１０１０を５０枚入れてバッチ処理を行った。この場合の半導体基板１０１０のおもて面に形成されためっき層の膜厚分布は、５０枚の平均で５％の膜厚分布であった。なお、第２の実施の形態の場合の膜厚分布は６％であった。
一方、サポートプレートとして厚さが５００μｍのガラス支持体を１枚の半導体基板１０１０の裏面側に貼り付けた場合でも同様にめっき処理を行った。
一例としてサポートプレートとしてガラス支持体が半導体基板１０１０の裏面に貼られた半導体基板１０１０の場合について説明する。
まず、半導体基板１０１０に裏面に接着剤液を、例えば、スピンナーを用いて塗布する。接着剤液は、例えば、アクリル系樹脂またはノボラックタイプのフェノール樹脂系材料を用いることができる。
次いで、半導体基板１０１０の裏面に塗布した接着剤液にキュア熱処理を行って乾燥させて接着剤層を形成する。接着剤層が形成された半導体基板１０１０の裏面側にサポートプレートを貼り付ける。サポートプレートは、半導体基板１０１０よりも若干大径で、例えば、厚さが５００μｍで、直径が０．３ｍｍの孔が０．５ｍｍのピッチで形成された多孔ガラスキャリア（ガラス支持体）が用いられる。半導体基板の反りを矯正するにはガラス支持体の板厚は５００μｍ以上が好ましい。
サポートプレートが貼り付けられた半導体基板１０１０を押し付け装置を用いて、真空中で加熱しながら押し付けて、サポートプレートが半導体基板１０１０に取り付けられる。
このようにしてサポートプレートが取り付けられた半導体基板１０１０をめっき浴槽に浸漬することで、半導体基板１０１０のおもて面へのめっき処理を実行することができる。この際、半導体基板１０１０を複数浸漬させることで、複数の半導体基板１０１０に対して同時にめっき処理を実行することができる。
しかしながら、この場合の半導体基板１０１０に形成されためっき層の膜厚分布は、５０枚の平均で１０％の膜厚分布であった。ガラス支持体であるサポートプレートが半導体基板１０１０と比べて厚いために、半導体基板１０１０同士の間隔が狭くなり、めっき液の流れが不均一となることが考えられる。このため、半導体基板１０１０の裏面のめっき層の厚さに偏りが生じ、めっき層の膜厚分布が悪化したことが考えられる。また、半導体基板１０１０のめっき層が形成される面とその反対側のガラス支持体とで、めっき層の析出量が異なる。このため、めっき液の析出イオン濃度に偏りができて、めっき層の膜厚分布が悪化したと考えられる。
なお、めっきの膜厚は、蛍光Ｘ線式膜厚測定器により測定した。面内の４８か所の膜厚を測定し、その変動係数を面内の膜厚分布とし、５０枚の平均を算出した。
このように、素子構造１０２０をおもて面側にそれぞれ備える一対の半導体基板１０１０を用意する。減圧環境下で当該半導体基板１０１０の裏面同士を重ね合せ、重ね合せた半導体基板１０１０の外周部に沿って、当該外周部同士をフィルム１１００で固着する。これにより、半導体基板１０１０は、表面の反りの発生が抑制されて、平坦度が向上する。さらに、フィルム１１００が外周部に貼り付けられた一対の半導体基板１０１０を大気環境下に移動させるようにした。これにより、半導体基板１０１０は大気圧により押圧されて、半導体基板１０１０の裏面の間の内部空間の空気を減少させることができるようになる。さらに、大気圧により押圧されることで半導体基板１０１０の平坦度がさらに向上するようになる。
したがって、このような半導体基板１０１０に対してめっき処理を行うと、めっき処理時の昇温による半導体基板１０１０の内部空間の空気の膨張が抑制されるため、半導体基板１０１０に貼り付けられたフィルム１１００の剥離が防止される。なお、これは、内部空間の空気が減圧により低減されているためである。このため、めっき処理時のめっき液の半導体基板１０１０の間への浸入が防止される。めっき液が半導体基板１０１０の間に浸入しないことから、半導体基板１０１０の裏面にめっき層が析出することがなく、外周部付近の不要な析出の形成を抑制することができる。また、半導体基板１０１０の平坦度が向上することにより、おもて面に対するめっき液の流れが悪化することなくめっき処理を行うことができる。さらには、おもて面に形成されるめっき層（ニッケルめっき層１０６０、金めっき層１０７０）の膜厚分布が向上する。また、一対の半導体基板１０１０は裏面同士が重ね合されている。このため、２枚の半導体基板１０１０のおもて面にめっき層（ニッケルめっき層１０６０、金めっき層１０７０）を同時に形成することができ、裏面側へのめっき液の回り込みを防止することができる。また、一対の半導体基板１０１０の外周部に沿って当該外周部にフィルム１１００が貼り付けられている。このため、重ね合せた一対の半導体基板１０１０の間からめっき液の浸入が防止される。したがって、めっき層（ニッケルめっき層１０６０、金めっき層１０７０）を半導体基板１０１０に適切かつ低コストで形成できるようになり、また、半導体装置１０００の生産性が向上する。なお、めっき処理するときのめっき液の温度を８０℃とした。
また、サポートプレートを取り付けた場合に比べて、サポートプレートを接着し、剥離する工程が不要である点で優れている。特に、接着層を確実に剥離することが難しいため、品質上も有利である。
［第４の実施の形態］
第４の実施の形態では、第２，第３の実施の形態において、半導体基板１０１０とは異なる半導体基板を用いた場合を例に挙げて、図１０を用いて説明する。
図１０は、第４の実施の形態の半導体装置の製造方法で実行される半導体基板貼り合せ・めっき処理工程を示す図である。
なお、図１０（Ａ）〜（Ｃ）は、半導体基板２０１０の側面図をそれぞれ示している。
第４の実施の形態の半導体基板２０１０は、図１０（Ａ）に示されるように、外周に沿った外周端部２０１１を残して、裏面の中央部２０１２のみが研削されて薄板化されたものである。このような半導体基板２０１０は、外周端部２０１１は研削されずに元の厚さのまま残るので、機械的強度が保たれ、割れや反りを低減することができる。
このような半導体基板２０１０にも、第２，第３の実施の形態と同様に、おもて面に素子構造２０２０が形成されている。なお、素子構造２０２０の詳細については省略するが、図３の素子構造１０２０と同様の構成をなす。また、半導体基板２０１０の中央部２０１２の裏面にも、第２，第３の実施の形態と同様に、Ｎバッファ層と、Ｐ+コレクタ層と、コレクタ電極層とを備える。但し、図１０ではこれらの各層の記載を省略している。
また、図４に示すフローチャートの処理により、半導体基板２０１０から半導体装置１０００を形成することができる。
半導体基板２０１０でも、図４のステップＳ６００については図６及び図８のフローチャートの処理を適用することができる。
まず、ステップＳ６０１（図６）及びステップＳ６１１（図８）の処理で実行されるように、一対の半導体基板２０１０でも、それらを位置合せして、重ね合せることができる（図１０（Ｂ））。このようにして構成される一対の半導体基板２０１０は、外周端部２０１１及び中央部２０１２が重ね合せられ、半導体基板２０１０の間に空洞が構成される。
次いで、ステップＳ６０２（図６）及びステップＳ６１２（図８）の処理で実行されるように、重ね合せた半導体基板２０１０でも、その外周部に沿って粘着層が付されたフィルム１１００を貼り付けることができる（図１０（Ｃ））。
特に、図８のフローチャートの場合には、ステップＳ６１１，Ｓ６１２において、一対の半導体基板２０１０の間に構成された空洞の気圧は大気圧よりも減圧される。さらに、ステップＳ６１３において、一対の半導体基板２０１０は大気圧を受けることになる。
このように第２，第３の実施の形態の半導体基板１０１０に代わり、半導体基板２０１０を適用することが可能である。また、半導体基板２０１０をこのように適用しても、第２，第３の実施の形態と同様の効果が得られる。具体的には、第２の実施の形態の半導体基板１０１０に代わり、半導体基板２０１０を適用した場合のめっき層の膜厚分布は、５０枚の平均で６％の膜厚分布であった。また、第３の実施の形態の半導体基板１０１０に代わり、半導体基板２０１０を適用した場合のめっき層の膜厚分布は、５０枚の平均で５％の膜厚分布であった。
［第５の実施の形態］
第５の実施の形態では、第２の実施の形態において半導体基板の重ね合せに専用の押圧治具を用いる場合について説明する。
なお、第５の実施の形態でも図４に示したフローチャートにより半導体装置１０００が製造される。
一方、第５の実施の形態では、図４のフローチャートのステップＳ６００では図１１及び図１２に示す別の処理が実行される。
図１１は、第５の実施の形態の半導体装置の製造方法で実行される半導体基板貼り合せ・めっき処理工程を示すフローチャートである。
図１２は、第５の実施の形態の半導体装置の製造方法で実行される半導体基板貼り合せ・めっき処理工程を示す図である。
なお、図１２（Ａ）〜（Ｃ）は、押圧治具が利用された半導体基板の側面図をそれぞれ示している。
図４のステップＳ５００で半導体基板１０１０にコレクタ電極層１０５０が形成されると以下の処理が実行される。
［ステップＳ６２１］ 図１２（Ａ）に示されるように、一対の半導体基板１０１０を位置合せする。
［ステップＳ６２２］ 位置合せした一対の半導体基板１０１０を重ね合せて、図１２（Ｂ）に示されるように、重ね合せた一対の半導体基板１０１０を押圧治具３０００により押圧する。
このようにして押圧治具３０００から押圧された一対の半導体基板１０１０の表面が平坦化される。
なお、押圧治具３０００は、支持部３１００と、支持部３１００に設けられた押圧部３２００ａ，３２００ｂとを備えている。特に、押圧部３２００ａ，３２００ｂの接触面は、例えば、テフロン（登録商標）材で構成されている。このため、押圧部３２００ａ，３２００ｂから押圧された半導体基板１０１０にデバイス面に対する損傷が抑制される。なお、図１２では、押圧部３２００ａ，３２００ｂは２つのみ記載しているが、支持部３１００には、半導体基板１０１０のおもて面のサイズに応じて複数の押圧部が配置されている。
［ステップＳ６２３］ 図１２（Ｃ）に示されるように、一対の半導体基板１０１０が押圧治具３０００により押圧されている状態で、半導体基板１０１０の外周部に沿って粘着層を備えるフィルム１１００を貼り付けて、一対の半導体基板１０１０の外周部同士を固着させる。押圧治具３０００から押圧されて裏面の間の内部空間から空気が押し出された半導体基板１０１０は密閉した内部空間が形成されるようになる。
なお、押圧治具３０００からおもて面の素子構造を保護するために、半導体基板１０１０のデバイス面側に耐熱性のある基材、粘着剤を用いた保護用テープを貼り付けることも可能である。フィルム１１００を外周部に沿って貼りつけた後に、前記保護テープを剥離してもよい。また、保護テープは、めっき処理を行う前に、めっきを形成する部分を剥離してもよい。
［ステップＳ６２４］ 一対の半導体基板１０１０のおもて面側の素子構造１０２０のエミッタ電極層１０２６の表面に、無電解めっき法によりめっき処理を行う。
なお、この場合でも無電解めっき法に限らず、第２の実施の形態と同様に電解めっき法によりめっき処理を行うことも可能である。
［ステップＳ６２５］ 一対の半導体基板１０１０の外周部同士を固着するフィルム１１００を剥離する。この際、半導体基板１０１０のデバイス構造面に損傷を与えないようにして剥離する。
上記の処理が終了すると、図４のステップＳ７００の処理が実行される。
このように、素子構造１０２０をおもて面側にそれぞれ備える一対の半導体基板１０１０を用意する。当該半導体基板１０１０の裏面同士を重ね合せ、重ね合せた半導体基板１０１０を押圧治具３０００により押圧する。これにより、半導体基板１０１０が平坦化し、半導体基板１０１０の裏面の間の内部空間に存在する空気を排出した。このようにして平坦化された半導体基板１０１０の外周部に沿って、当該外周部同士をフィルム１１００で固着する。これにより、半導体基板１０１０の表面がさらに平坦に矯正される。さらに、半導体基板１０１０の裏面の間の内部空間の空気を減少させることができるようになる。
したがって、このような半導体基板１０１０に対してめっき処理を行うと、めっき処理時の昇温による半導体基板１０１０の内部空間の空気の膨張が抑制されるため、半導体基板１０１０に貼り付けられたフィルム１１００の剥離が防止される。このため、めっき処理時のめっき液の半導体基板１０１０の間への浸入が防止される。めっき液が半導体基板１０１０の間に浸入しないことから、半導体基板１０１０の裏面にめっき層が析出することがなく、外周部付近の不要な析出の形成を抑制することができる。また、半導体基板１０１０の平坦度が向上することにより、おもて面に対するめっき液の流れが悪化することなくめっき処理を行うことができる。さらには、おもて面に形成されるめっき層（ニッケルめっき層１０６０、金めっき層１０７０）の膜厚分布が向上する。この場合の半導体基板１０１０のおもて面に形成されためっき層の膜厚分布は、５０枚の平均で５％の膜厚分布であった。また、一対の半導体基板１０１０は裏面同士が重ね合されている。このため、２枚の半導体基板１０１０のおもて面にめっき層（ニッケルめっき層１０６０、金めっき層１０７０）を同時に形成することができ、裏面側へのめっき液の回り込みを防止することができる。また、一対の半導体基板１０１０の外周部に沿って当該外周部にフィルム１１００が貼り付けられている。このため、重ね合せた一対の半導体基板１０１０の間からめっき液の浸入が防止される。したがって、めっき層（ニッケルめっき層１０６０、金めっき層１０７０）を半導体基板１０１０に適切かつ低コストで形成できるようになり、また、半導体装置１０００の生産性が向上する。
［第６の実施の形態］
第６の実施の形態では、第５の実施の形態において、第４の実施の形態の半導体基板２０１０（図１０（Ａ））を用いた場合を例に挙げて、図１３を用いて説明する。
図１３は、第６の実施の形態の半導体装置の製造方法で実行される半導体基板貼り合せ・めっき処理工程を示す図である。
なお、図１３（Ａ），（Ｂ）は、押圧治具３０００に押圧される一対の半導体基板２０１０の側面図をそれぞれ示している。
半導体基板２０１０の構造、構成については、第４の実施の形態で説明した通りである。
このような半導体基板２０１０でも、第５の実施の形態と同様に、図４のフローチャートに沿って半導体装置１０００が形成される。但し、第６の実施の形態では、図４のステップＳ６００については図１１のフローチャートの処理を適用することができる。
まず、ステップＳ６２１，Ｓ６２２の処理で実行されるように、位置合せした一対の半導体基板２０１０を重ね合せて、一対の半導体基板２０１０を押圧治具３０００で押圧する（図１３（Ａ））。
この場合でも、一対の半導体基板２０１０は、外周端部２０１１及び中央部２０１２が重ね合せられ、半導体基板２０１０の間に空洞が構成される。
次いで、ステップＳ６２３の処理で実行されるように、押圧治具３０００により押圧された半導体基板２０１０の外周部に、当該外周部に沿って粘着層が付されたフィルム１１００を貼り付けることができる（図１３（Ｂ））。
このように第５の実施の形態の半導体基板１０１０に代わり、半導体基板２０１０を適用することが可能である。また、半導体基板２０１０を適用した場合でも、第５の実施の形態と同様に、半導体基板２０１０の表面の反りを平坦に矯正することができる。この場合の半導体基板１０１０のおもて面に形成されためっき層の膜厚分布は、５０枚の平均で５％の膜厚分布であった。
１ 半導体基板
１ａ おもて面
１ｂ 裏面
２ 素子構造
３ めっき層
４ 固着部材

Claims (9)

  1. 素子構造を一方の主面側または他方の主面側にそれぞれ備える、一対の基板を用意する工程と、
    前記基板の前記一方の主面同士を重ね合せ、重ね合せた前記基板の外周部に沿って前記外周部同士を固着する工程と、
    前記基板の前記他方の主面にめっき処理を行う工程と、
    を有することを特徴とする半導体装置の製造方法。
  2. 前記基板の厚さは、３０μｍ〜２００μｍである、
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記めっき処理により、複数の金属層を積層させる、
    ことを特徴とする請求項１または２に記載の半導体装置の製造方法。
  4. 前記めっき処理は、無電解めっきまたは電解めっきである、
    ことを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
  5. 減圧環境下で、前記基板の前記一方の主面同士を重ね合せ、重ね合せた外周部に沿って前記外周部同士を固着し、
    前記外周部同士を固着した前記基板を大気環境下に晒す、
    ことを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
  6. 前記一方の主面同士を重ね合せた前記基板の前記他方の主面をそれぞれ前記一方の主面側に押圧する、
    ことを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
  7. 前記基板は前記一方の主面の外周端部を残して中央部が研削されている、
    ことを特徴とする請求項１乃至６のいずれかに記載の半導体装置の製造方法。
  8. 重ね合せた前記基板の前記外周部同士にフィルムを貼り付けて、前記外周部同士を固着する、
    ことを特徴とする請求項１乃至７のいずれかに記載の半導体装置の製造方法。
  9. 前記フィルムの耐熱温度は１００℃以上である、
    ことを特徴とする請求項８記載の半導体装置の製造方法。
JP2014254931A 2014-12-17 2014-12-17 半導体装置の製造方法 Active JP6550741B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2014254931A JP6550741B2 (ja) 2014-12-17 2014-12-17 半導体装置の製造方法
US14/931,772 US9589926B2 (en) 2014-12-17 2015-11-03 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014254931A JP6550741B2 (ja) 2014-12-17 2014-12-17 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2016115868A true JP2016115868A (ja) 2016-06-23
JP6550741B2 JP6550741B2 (ja) 2019-07-31

Family

ID=56130337

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014254931A Active JP6550741B2 (ja) 2014-12-17 2014-12-17 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US9589926B2 (ja)
JP (1) JP6550741B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016058677A (ja) * 2014-09-12 2016-04-21 Ｊｘ金属株式会社 ウェハ及びウェハの製造方法
DE102023100467A1 (de) 2022-03-17 2023-09-21 Lintec Corporation Werkstückbehandlungsverfahren und Werkstückbehandlungsvorrichtung
DE102022213134A1 (de) 2022-03-17 2023-09-21 Lintec Corporation Werkstückbehandlungsverfahren und Werkstückbehandlungsvorrichtung

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110634806A (zh) * 2018-06-21 2019-12-31 美光科技公司 半导体装置组合件和其制造方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59217334A (ja) * 1983-05-24 1984-12-07 Mitsubishi Electric Corp 化合物半導体基板のアニ−リング方法
JPH07201690A (ja) * 1994-01-04 1995-08-04 Hitachi Ltd 基板の接合方法
JPH11145019A (ja) * 1997-11-13 1999-05-28 Nec Corp 半導体基板の構造およびその製造方法
JP2002343851A (ja) * 2001-05-18 2002-11-29 Seiko Epson Corp めっき用ウェハ治具
WO2006129458A1 (ja) * 2005-05-30 2006-12-07 Jsr Corporation 固定剤付きウエハ及び固定剤付きウエハの製造方法
JP2006352078A (ja) * 2005-05-16 2006-12-28 Fuji Electric Holdings Co Ltd 半導体装置の製造方法
JP2011524084A (ja) * 2008-08-28 2011-08-25 エス．オー．アイ．テック シリコン オン インシュレータ テクノロジーズ 分子接合を開始する方法
JP2014077171A (ja) * 2012-10-10 2014-05-01 Sharp Corp メッキ用装置および半導体基板装置の製造方法
JP2014086667A (ja) * 2012-10-26 2014-05-12 Fuji Electric Co Ltd 半導体装置の製造方法
JP2014220436A (ja) * 2013-05-09 2014-11-20 信越エンジニアリング株式会社 貼り合わせ分離方法及び分離装置
JP2016058677A (ja) * 2014-09-12 2016-04-21 Ｊｘ金属株式会社 ウェハ及びウェハの製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3967239B2 (ja) * 2001-09-20 2007-08-29 株式会社フジクラ 充填金属部付き部材の製造方法及び充填金属部付き部材
JP2005019798A (ja) 2003-06-27 2005-01-20 Denso Corp モールド型半導体装置及びその製造方法
US7193326B2 (en) 2003-06-23 2007-03-20 Denso Corporation Mold type semiconductor device
US6927493B2 (en) * 2003-10-03 2005-08-09 Texas Instruments Incorporated Sealing and protecting integrated circuit bonding pads
JP2005191550A (ja) 2003-12-01 2005-07-14 Tokyo Ohka Kogyo Co Ltd 基板の貼り付け方法
JP4551321B2 (ja) * 2005-07-21 2010-09-29 新光電気工業株式会社 電子部品実装構造及びその製造方法
JP5217114B2 (ja) 2006-05-26 2013-06-19 富士電機株式会社 半導体素子の製造方法
JP2011222541A (ja) 2008-08-11 2011-11-04 Denki Kagaku Kogyo Kk 半導体加工方法及び粘着テープ
JP2011219503A (ja) 2009-01-13 2011-11-04 Denki Kagaku Kogyo Kk 粘着テープ
US8696864B2 (en) * 2012-01-26 2014-04-15 Promerus, Llc Room temperature debonding composition, method and stack
US9406577B2 (en) * 2013-03-13 2016-08-02 Globalfoundries Singapore Pte. Ltd. Wafer stack protection seal

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59217334A (ja) * 1983-05-24 1984-12-07 Mitsubishi Electric Corp 化合物半導体基板のアニ−リング方法
JPH07201690A (ja) * 1994-01-04 1995-08-04 Hitachi Ltd 基板の接合方法
JPH11145019A (ja) * 1997-11-13 1999-05-28 Nec Corp 半導体基板の構造およびその製造方法
JP2002343851A (ja) * 2001-05-18 2002-11-29 Seiko Epson Corp めっき用ウェハ治具
JP2006352078A (ja) * 2005-05-16 2006-12-28 Fuji Electric Holdings Co Ltd 半導体装置の製造方法
WO2006129458A1 (ja) * 2005-05-30 2006-12-07 Jsr Corporation 固定剤付きウエハ及び固定剤付きウエハの製造方法
JP2011524084A (ja) * 2008-08-28 2011-08-25 エス．オー．アイ．テック シリコン オン インシュレータ テクノロジーズ 分子接合を開始する方法
JP2014077171A (ja) * 2012-10-10 2014-05-01 Sharp Corp メッキ用装置および半導体基板装置の製造方法
JP2014086667A (ja) * 2012-10-26 2014-05-12 Fuji Electric Co Ltd 半導体装置の製造方法
JP2014220436A (ja) * 2013-05-09 2014-11-20 信越エンジニアリング株式会社 貼り合わせ分離方法及び分離装置
JP2016058677A (ja) * 2014-09-12 2016-04-21 Ｊｘ金属株式会社 ウェハ及びウェハの製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016058677A (ja) * 2014-09-12 2016-04-21 Ｊｘ金属株式会社 ウェハ及びウェハの製造方法
DE102023100467A1 (de) 2022-03-17 2023-09-21 Lintec Corporation Werkstückbehandlungsverfahren und Werkstückbehandlungsvorrichtung
DE102022213134A1 (de) 2022-03-17 2023-09-21 Lintec Corporation Werkstückbehandlungsverfahren und Werkstückbehandlungsvorrichtung

Also Published As

Publication number Publication date
JP6550741B2 (ja) 2019-07-31
US9589926B2 (en) 2017-03-07
US20160181224A1 (en) 2016-06-23

Similar Documents

Publication Publication Date Title
JP4815905B2 (ja) 半導体装置およびその製造方法
TWI229435B (en) Manufacture of semiconductor device
TWI382462B (zh) 應用於超薄晶片背面處理工藝的方法和裝置
JP4286497B2 (ja) 半導体装置の製造方法
TWI342588B (en) Semiconductor device and manufacturing method of the same
JP5621334B2 (ja) 半導体装置および半導体装置の製造方法
JP5599342B2 (ja) 半導体装置の製造方法
JP6418605B2 (ja) 半導体装置および半導体装置の製造方法
US20150332969A1 (en) Semiconductor die singulation method and apparatus
JPWO2018083961A1 (ja) デバイス層を転写基板に転写する方法および高熱伝導性基板
JP2005303218A (ja) 半導体装置およびその製造方法
US20150235890A1 (en) Semiconductor device including a dielectric material
US10079155B2 (en) Semiconductor device manufacturing method
JP2009529804A (ja) 半導体デバイスのパッケージング
JP6550741B2 (ja) 半導体装置の製造方法
US20200227263A1 (en) Device Substrate With High Thermal Conductivity And Method Of Manufacturing The Same
JP4049035B2 (ja) 半導体装置の製造方法
JP2011204765A (ja) 半導体装置の製造方法及び半導体装置
WO2013146446A1 (ja) 炭化珪素半導体素子及びその製造方法
US20130280904A1 (en) Method for chip packaging
TW201001645A (en) Semiconductor device and method of manufacturing the same
JP2012182238A (ja) 半導体装置
US10892253B2 (en) Semiconductor device manufacturing method and semiconductor device
JP6341554B2 (ja) 半導体装置の製造方法
JP4525048B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20171114

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180905

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181002

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181129

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190312

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190510

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20190510

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20190510

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190604

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190617

R150 Certificate of patent or registration of utility model

Ref document number: 6550741

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250