JPH08203828A - スパッタリング方法およびその装置 - Google Patents
スパッタリング方法およびその装置Info
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- JPH08203828A JPH08203828A JP1149695A JP1149695A JPH08203828A JP H08203828 A JPH08203828 A JP H08203828A JP 1149695 A JP1149695 A JP 1149695A JP 1149695 A JP1149695 A JP 1149695A JP H08203828 A JPH08203828 A JP H08203828A
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- semiconductor wafer
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Abstract
(57)【要約】
【目的】 本発明は、コリメータを用いたスパッタリ
ングにおいて、コリメート効果が失われず、しかもパー
ティクルの発生を抑えることができるスパッタリング方
法及びその装置を提供するものである。 【構成】 コリメータ８と半導体ウエハ２間に２００Ｖ
の電圧を印加すれば、コリメータ８から半導体ウエハ２
方向に電界が発生するので、コリメータ８を斜めに通過
したスパッタ粒子Ｍは半導体ウエハ２の法線方向に偏向
されて堆積される。このように、コリメータと電界を併
用することにより、高アスペクト比のコンタクトホール
に配線材料を成膜する際にもコリメータのアスペクト比
を小さくできてコリメータに付着するスパッタ粒子を低
減できるので、成膜速度の低下を大幅に軽減できる。
ングにおいて、コリメート効果が失われず、しかもパー
ティクルの発生を抑えることができるスパッタリング方
法及びその装置を提供するものである。 【構成】 コリメータ８と半導体ウエハ２間に２００Ｖ
の電圧を印加すれば、コリメータ８から半導体ウエハ２
方向に電界が発生するので、コリメータ８を斜めに通過
したスパッタ粒子Ｍは半導体ウエハ２の法線方向に偏向
されて堆積される。このように、コリメータと電界を併
用することにより、高アスペクト比のコンタクトホール
に配線材料を成膜する際にもコリメータのアスペクト比
を小さくできてコリメータに付着するスパッタ粒子を低
減できるので、成膜速度の低下を大幅に軽減できる。
Description
【０００１】
【産業上の利用分野】本発明はスパッタリング方法およ
びその装置に関し、特にコリメータを用いたスパッタリ
ング方法およびその装置に関する。
びその装置に関し、特にコリメータを用いたスパッタリ
ング方法およびその装置に関する。
【０００２】
【従来の技術】半導体集積回路の配線材料として、Ａ
ｌ，Ｔｉ等が使用されおり、これらの配線材料は、スパ
ッタリングにより半導体ウエハに成膜されることが多
い。従来のスパッタリングに用いられる装置は図４に示
すよう、ターゲット１と、半導体ウエハ２を固定するた
めの保持基盤３と、磁力線を発生させるためのマグネッ
ト４とが、チャンバ５内に設置されるとともに、ターゲ
ット１に高圧電源６が接続されている。
ｌ，Ｔｉ等が使用されおり、これらの配線材料は、スパ
ッタリングにより半導体ウエハに成膜されることが多
い。従来のスパッタリングに用いられる装置は図４に示
すよう、ターゲット１と、半導体ウエハ２を固定するた
めの保持基盤３と、磁力線を発生させるためのマグネッ
ト４とが、チャンバ５内に設置されるとともに、ターゲ
ット１に高圧電源６が接続されている。
【０００３】そして、導入管７を通じて矢印方向からＡ
ｒ等の不活性ガスをチャンバ５内に導入し、ターゲット
１に高圧電源６からＤＣバイアスを印加することでＡｒ
イオンをターゲット１に衝突させて、ターゲット１の表
面からスパッタ粒子Ｍをはじき出している。はじき出さ
れたスパッタ粒子Ｍをターゲット１と対向する位置にあ
る半導体ウエハ２に堆積させて成膜し、電極や配線とし
て利用している。
ｒ等の不活性ガスをチャンバ５内に導入し、ターゲット
１に高圧電源６からＤＣバイアスを印加することでＡｒ
イオンをターゲット１に衝突させて、ターゲット１の表
面からスパッタ粒子Ｍをはじき出している。はじき出さ
れたスパッタ粒子Ｍをターゲット１と対向する位置にあ
る半導体ウエハ２に堆積させて成膜し、電極や配線とし
て利用している。
【０００４】ところで、近年のＶＬＳＩ等にみられる、
半導体装置のデザインルールの縮小化に伴って、素子間
を電気的に接続するためのコンタクトホール及びスルー
ホールは、径が小さく且つ深さが深くなりアスペクト比
（コンタクトの径と深さの比）が増大化してきている。
そのため、従来のスパッタリングでは、図５に示すよう
に、半導体ウエハ２０上の絶縁膜２１に開口された高ア
スペクト比のコンタクトホール２２に配線材料２３を堆
積させて成膜した場合、ターゲットからはじき出された
スパッタ粒子が異なる方向から半導体ウエハ２０に入射
し、コンタクトホール２２の開口縁及び内周壁に堆積す
るので、コンタクトホール２２の底部にまでスパッタ粒
子が入り込みにくく、コンタクトホール２２内での配線
材料２３のステップ・カバレッジが悪く接続不良や断線
が発生する場合があった。
半導体装置のデザインルールの縮小化に伴って、素子間
を電気的に接続するためのコンタクトホール及びスルー
ホールは、径が小さく且つ深さが深くなりアスペクト比
（コンタクトの径と深さの比）が増大化してきている。
そのため、従来のスパッタリングでは、図５に示すよう
に、半導体ウエハ２０上の絶縁膜２１に開口された高ア
スペクト比のコンタクトホール２２に配線材料２３を堆
積させて成膜した場合、ターゲットからはじき出された
スパッタ粒子が異なる方向から半導体ウエハ２０に入射
し、コンタクトホール２２の開口縁及び内周壁に堆積す
るので、コンタクトホール２２の底部にまでスパッタ粒
子が入り込みにくく、コンタクトホール２２内での配線
材料２３のステップ・カバレッジが悪く接続不良や断線
が発生する場合があった。
【０００５】そこで、スパッタリングのによる成膜のス
テップ・カバレッジを改善する技術としてコリメータを
用いたスパッタリング方法が提案されている。コリメー
タを用いたスパッタリング方法を実施するための装置
は、図６（ａ）に示すように、ターゲット１と、半導体
ウエハ２を固定するための保持基盤３と、マグネット４
とが、チャンバ５内に設置されるとともにターゲット１
に高圧電源６が接続されている。そして、導入管７を通
じて矢印方向からＡｒ等の不活性ガスをチャンバ５内に
導入し、ターゲット１に高圧電源６からＤＣバイアスを
印加してＡｒイオンをターゲット１に衝突させて、ター
ゲット１の表面からスパッタ粒子Ｍをはじき出して、ス
パッタ粒子Ｍを半導体ウエハ上に堆積させて成膜してい
る点は、従来と同様であるが、ターゲット１と半導体ウ
エハ２との間にステンレス等からなるスノコ状のコリメ
ータ８を設けて、半導体ウエハ２に対して垂直に近いス
パッタ粒子Ｍのみを通過させて半導体ウエハ２に成膜す
るものである。
テップ・カバレッジを改善する技術としてコリメータを
用いたスパッタリング方法が提案されている。コリメー
タを用いたスパッタリング方法を実施するための装置
は、図６（ａ）に示すように、ターゲット１と、半導体
ウエハ２を固定するための保持基盤３と、マグネット４
とが、チャンバ５内に設置されるとともにターゲット１
に高圧電源６が接続されている。そして、導入管７を通
じて矢印方向からＡｒ等の不活性ガスをチャンバ５内に
導入し、ターゲット１に高圧電源６からＤＣバイアスを
印加してＡｒイオンをターゲット１に衝突させて、ター
ゲット１の表面からスパッタ粒子Ｍをはじき出して、ス
パッタ粒子Ｍを半導体ウエハ上に堆積させて成膜してい
る点は、従来と同様であるが、ターゲット１と半導体ウ
エハ２との間にステンレス等からなるスノコ状のコリメ
ータ８を設けて、半導体ウエハ２に対して垂直に近いス
パッタ粒子Ｍのみを通過させて半導体ウエハ２に成膜す
るものである。
【０００６】なお、コリメータ８は同図（ｂ）の部分斜
視図で示ように、ハニカム状の貫通孔が規則的に配列さ
れており、その径Ｗに対する厚みＬの比（いわゆる、コ
リメータのアスペクト比）は、形成すべきコンタクトホ
ールのアスペクト比に応じて適宜選択される。
視図で示ように、ハニカム状の貫通孔が規則的に配列さ
れており、その径Ｗに対する厚みＬの比（いわゆる、コ
リメータのアスペクト比）は、形成すべきコンタクトホ
ールのアスペクト比に応じて適宜選択される。
【０００７】
【発明が解決しようとする課題】しかしながら、コリメ
ータを用いたスパッタリング方法では、コリメータを用
いないスッパタリング方法に比較して、ステップ・カバ
レッジは向上するが、次のような問題が発生するおそれ
があった。すなわち、コリメータを用いたスッパタリン
グ方法では、図７（ａ）に示すように、コリメータ８を
通過できなかったスパッタ粒子がコリメータ８に付着す
るので、その成膜速度はコリメータを用いないスッパタ
リング方法に比して低下していた。特に、高アスペクト
比のコンタクトホールに成膜される配線材料のステップ
・カバレッジを向上させるためにはコリメータのアスペ
クト比を高くしなければならず、その場合はスパッタ粒
子のコリメータ８への付着量が増して成膜速度は著しく
低下し、工程時間の短縮を妨げる要因となっていた。
ータを用いたスパッタリング方法では、コリメータを用
いないスッパタリング方法に比較して、ステップ・カバ
レッジは向上するが、次のような問題が発生するおそれ
があった。すなわち、コリメータを用いたスッパタリン
グ方法では、図７（ａ）に示すように、コリメータ８を
通過できなかったスパッタ粒子がコリメータ８に付着す
るので、その成膜速度はコリメータを用いないスッパタ
リング方法に比して低下していた。特に、高アスペクト
比のコンタクトホールに成膜される配線材料のステップ
・カバレッジを向上させるためにはコリメータのアスペ
クト比を高くしなければならず、その場合はスパッタ粒
子のコリメータ８への付着量が増して成膜速度は著しく
低下し、工程時間の短縮を妨げる要因となっていた。
【０００８】また、半導体ウエハを大量に処理した場
合、同図（ｂ）に示すように、コリメータの貫通孔内及
び単縁に付着したスパッタ粒子が堆積し厚膜９が形成さ
れていた。厚膜９が形成されるとコリメータの状態が変
化するので、成膜されるスッパタ粒子の通過方向に不要
な制約を受けるためコリメータとしての効果が失われた
り、目詰まりの原因ともなっていた。目詰まりした場
合、コリメータを交換しなければならなかった。
合、同図（ｂ）に示すように、コリメータの貫通孔内及
び単縁に付着したスパッタ粒子が堆積し厚膜９が形成さ
れていた。厚膜９が形成されるとコリメータの状態が変
化するので、成膜されるスッパタ粒子の通過方向に不要
な制約を受けるためコリメータとしての効果が失われた
り、目詰まりの原因ともなっていた。目詰まりした場
合、コリメータを交換しなければならなかった。
【０００９】さらに、垂直方向に開口されたコンタクト
ホール２２に、コリメータで終始一定方向に揃えたスパ
ッタ粒子だけで堆積させて成膜すると、図８に示すよう
に、コンタクトホール２２の開口縁に配線材料２３のく
びれ２４が発生し、後工程で膜剥離が生じるおそれがあ
った。本発明は、上述した問題点に鑑み、コリメータを
用いたスパッタリングにおいて、コリメート効果が失わ
れず、しかもパーティクルの発生を抑えることができる
スパッタリング方法及びその装置を提供するものであ
る。
ホール２２に、コリメータで終始一定方向に揃えたスパ
ッタ粒子だけで堆積させて成膜すると、図８に示すよう
に、コンタクトホール２２の開口縁に配線材料２３のく
びれ２４が発生し、後工程で膜剥離が生じるおそれがあ
った。本発明は、上述した問題点に鑑み、コリメータを
用いたスパッタリングにおいて、コリメート効果が失わ
れず、しかもパーティクルの発生を抑えることができる
スパッタリング方法及びその装置を提供するものであ
る。
【００１０】
【課題を解決するための手段】本発明は、上記の目的を
達成するために次のような構成をとる。すなわち、本発
明のスパッタリング方法は、コリメータを用いて半導体
ウエハに成膜するスパッタリング方法において、前記コ
リメータと半導体ウエハ間に電圧を印加させながら成膜
することを特徴とするものである。
達成するために次のような構成をとる。すなわち、本発
明のスパッタリング方法は、コリメータを用いて半導体
ウエハに成膜するスパッタリング方法において、前記コ
リメータと半導体ウエハ間に電圧を印加させながら成膜
することを特徴とするものである。
【００１１】本発明はまた、前記コリメータと保持基盤
間に印加する電圧を変化させながら成膜することを特徴
とするものである。本発明はまた、前記コリメータと保
持基盤間に印加する電圧を成膜の当初より高くしながら
成膜することを特徴とするものである。上記方法を好適
に実施することができる本発明のスパッタリング装置
は、ターゲットと、半導体ウエハを固定した保持基盤の
間にコリメータを設けたスパッタリング装置において、
前記コリメータと半導体ウエハ間に電圧を印加できる電
源を接続したことを特徴とするものである。
間に印加する電圧を変化させながら成膜することを特徴
とするものである。本発明はまた、前記コリメータと保
持基盤間に印加する電圧を成膜の当初より高くしながら
成膜することを特徴とするものである。上記方法を好適
に実施することができる本発明のスパッタリング装置
は、ターゲットと、半導体ウエハを固定した保持基盤の
間にコリメータを設けたスパッタリング装置において、
前記コリメータと半導体ウエハ間に電圧を印加できる電
源を接続したことを特徴とするものである。
【００１２】本発明はまた、前記コリメータと保持基盤
間に接続された電源は電圧の調整が可能な電源であるこ
とを特徴とするものである。
間に接続された電源は電圧の調整が可能な電源であるこ
とを特徴とするものである。
【００１３】
【作用】本発明のコリメータを用いたスパッタリング方
法は、コリメータと半導体ウエハ間に電圧を印加させな
がら成膜しているので、半導体ウエハ表面に対し垂直方
向に近いスパッタ粒子は従来と同様にコリメータを通過
するが、これ以外のスパッタ粒子もコリメータと半導体
ウエハに印加された電圧による電界の作用により半導体
ウエハに対し垂直方向に偏向されて、半導体ウエハ上に
堆積されて成膜される。
法は、コリメータと半導体ウエハ間に電圧を印加させな
がら成膜しているので、半導体ウエハ表面に対し垂直方
向に近いスパッタ粒子は従来と同様にコリメータを通過
するが、これ以外のスパッタ粒子もコリメータと半導体
ウエハに印加された電圧による電界の作用により半導体
ウエハに対し垂直方向に偏向されて、半導体ウエハ上に
堆積されて成膜される。
【００１４】
【実施例】以下、本発明の実施例を、図１を参照しつつ
説明する。尚、従来と同一部分や相当部分には同一の符
号を付している。本発明のコリメータを用いたスパッタ
リング方法を実施するための装置は、同図に示すよう
に、Ａｌ，Ｔｉ等の配線材料からなるターゲット１と、
このターゲット１と平行に対向する保持基盤３が設けら
れるとともに、保持基盤３にはシリコン等からなる半導
体ウエハ２が固定されている。保持基盤３には図示しな
い加熱手段が設けられており、保持基盤３を介して半導
体ウエハ２を所定温度に加熱することができる。ターゲ
ット１の上部には、マグネトロンスッパタのためのマグ
ネット４が設けられている。ターゲット１と半導体ウエ
ハ２を固定した保持基盤３の間には、ステンレス鋼（Ｓ
ＵＳ）からなるコリメータ８が配置されている。これら
は高真空に排気されるチャンバ５内に設置されている。
説明する。尚、従来と同一部分や相当部分には同一の符
号を付している。本発明のコリメータを用いたスパッタ
リング方法を実施するための装置は、同図に示すよう
に、Ａｌ，Ｔｉ等の配線材料からなるターゲット１と、
このターゲット１と平行に対向する保持基盤３が設けら
れるとともに、保持基盤３にはシリコン等からなる半導
体ウエハ２が固定されている。保持基盤３には図示しな
い加熱手段が設けられており、保持基盤３を介して半導
体ウエハ２を所定温度に加熱することができる。ターゲ
ット１の上部には、マグネトロンスッパタのためのマグ
ネット４が設けられている。ターゲット１と半導体ウエ
ハ２を固定した保持基盤３の間には、ステンレス鋼（Ｓ
ＵＳ）からなるコリメータ８が配置されている。これら
は高真空に排気されるチャンバ５内に設置されている。
【００１５】また、ターゲット１にはＤＣバイアスを印
加するための高圧電源６が、コリメータ８と半導体ウエ
ハ２間にも同様にＤＣバイアスを印加するための電源１
０が接続されており、この電源１０は電圧の調整を行う
ことができる。本発明のスパッタリング方法について説
明する。まず、導入管７を通じて矢印方向からＡｒ等の
不活性ガスをチャンバ５内に導入し、チャンバ５内のガ
ス圧を１ｍＴｏｒｒとする。ターゲット１に高圧電源６
から約−４００ＶのＤＣバイアスを印加してプラズマ中
のＡｒイオンをターゲット１に衝突させて、ターゲット
１の表面からスパッタ粒子Ｍをはじき出して、スパッタ
粒子Ｍを約１５０〜３００℃に加熱された半導体ウエハ
２上に堆積させて成膜している。マグネトロンスパッタ
では、ターゲット１上に設けられたマグネット４の磁力
線により放電プラズマ中の電子が閉じこめられて、ター
ゲット１表面が強く負電位にバイアスされて高密度のプ
ラズマが集中的に発生するので、比較的低電圧でスッパ
タ速度を高めることができる。
加するための高圧電源６が、コリメータ８と半導体ウエ
ハ２間にも同様にＤＣバイアスを印加するための電源１
０が接続されており、この電源１０は電圧の調整を行う
ことができる。本発明のスパッタリング方法について説
明する。まず、導入管７を通じて矢印方向からＡｒ等の
不活性ガスをチャンバ５内に導入し、チャンバ５内のガ
ス圧を１ｍＴｏｒｒとする。ターゲット１に高圧電源６
から約−４００ＶのＤＣバイアスを印加してプラズマ中
のＡｒイオンをターゲット１に衝突させて、ターゲット
１の表面からスパッタ粒子Ｍをはじき出して、スパッタ
粒子Ｍを約１５０〜３００℃に加熱された半導体ウエハ
２上に堆積させて成膜している。マグネトロンスパッタ
では、ターゲット１上に設けられたマグネット４の磁力
線により放電プラズマ中の電子が閉じこめられて、ター
ゲット１表面が強く負電位にバイアスされて高密度のプ
ラズマが集中的に発生するので、比較的低電圧でスッパ
タ速度を高めることができる。
【００１６】この状態で、コリメータ８と半導体ウエハ
２間に２００Ｖの電圧を印加すれば、図２に示すよう
に、コリメータ８から半導体ウエハ２方向に電界が発生
するので、コリメータ８を斜めに通過したスパッタ粒子
Ｍは半導体ウエハ２の法線方向に偏向されて堆積され
る。このように、コリメータと電界を併用することによ
り、高アスペクト比のコンタクトホールに配線材料を成
膜する際にもコリメータのアスペクト比を小さくできて
コリメータに付着するスパッタ粒子を低減できるので、
成膜速度の低下を大幅に軽減できる。
２間に２００Ｖの電圧を印加すれば、図２に示すよう
に、コリメータ８から半導体ウエハ２方向に電界が発生
するので、コリメータ８を斜めに通過したスパッタ粒子
Ｍは半導体ウエハ２の法線方向に偏向されて堆積され
る。このように、コリメータと電界を併用することによ
り、高アスペクト比のコンタクトホールに配線材料を成
膜する際にもコリメータのアスペクト比を小さくできて
コリメータに付着するスパッタ粒子を低減できるので、
成膜速度の低下を大幅に軽減できる。
【００１７】次に、本発明の他の実施例について説明す
る。本実施例のスッパタリング方法は上述と同様に、コ
リメータと電界を併用して成膜するスパッタリング方法
であるが、電界の強度を成膜の当初は弱くし、一定の膜
厚以上に成膜した後は、電界の強度を強くして成膜を行
うものである。即ち、図３（ａ）に示すように、まず成
膜の初期段階ではコリメータと半導体ウエハの印加電圧
を０〜４０Ｖに保持して半導体ウエハ２０上の絶縁膜２
１に設けられたコンタクトホール２２に配線材料２３Ａ
（ＴｉＮの場合）を０．０３μｍの膜厚になるまで堆積
する。成膜の当初に印加される電圧は低く電界強度も弱
いので、スパッタ粒子は異なる角度で半導体ウエハ２に
入射し成膜される。この場合、ステップ・カバレッジは
完全でないものの、剥離強度の強い配線材料２３Ａが成
膜される。
る。本実施例のスッパタリング方法は上述と同様に、コ
リメータと電界を併用して成膜するスパッタリング方法
であるが、電界の強度を成膜の当初は弱くし、一定の膜
厚以上に成膜した後は、電界の強度を強くして成膜を行
うものである。即ち、図３（ａ）に示すように、まず成
膜の初期段階ではコリメータと半導体ウエハの印加電圧
を０〜４０Ｖに保持して半導体ウエハ２０上の絶縁膜２
１に設けられたコンタクトホール２２に配線材料２３Ａ
（ＴｉＮの場合）を０．０３μｍの膜厚になるまで堆積
する。成膜の当初に印加される電圧は低く電界強度も弱
いので、スパッタ粒子は異なる角度で半導体ウエハ２に
入射し成膜される。この場合、ステップ・カバレッジは
完全でないものの、剥離強度の強い配線材料２３Ａが成
膜される。
【００１８】次に、同図（ｂ）に示すように、コリメー
タと半導体ウエハの印加電圧を２００Ｖに増大させた状
態で保持して半導体ウエハ２０上の配線材料２３Ｂを更
に０．１μｍの膜厚になるまで堆積する。この場合は、
電界強度が強くスパッタ粒子は半導体ウエハ２０に対し
法線方向に揃えられているのでステップ・カバレッジが
良い配線材料２３Ｂを成膜することができる。
タと半導体ウエハの印加電圧を２００Ｖに増大させた状
態で保持して半導体ウエハ２０上の配線材料２３Ｂを更
に０．１μｍの膜厚になるまで堆積する。この場合は、
電界強度が強くスパッタ粒子は半導体ウエハ２０に対し
法線方向に揃えられているのでステップ・カバレッジが
良い配線材料２３Ｂを成膜することができる。
【００１９】
【発明の効果】以上、説明したように本発明のスパッタ
リング方法は、このようにコリメータと電界を併用する
ことで、高アスペクト比のコンタクトホールに配線材料
を成膜する際にもコリメータのアスペクト比を小さくで
き、コリメータに付着するスパッタ粒子を低減できるの
で、成膜速度の低下を大幅に軽減できるまた、例え、ス
パッタ粒子が付着してコリメータの状態が変化しても、
コリメータと半導体ウエハ間に印加する電圧を調整する
ことで、スパッタ粒子の飛び方を一定の状態にコントロ
ールすることができるので、コリメータの交換回数を減
らすことができる。
リング方法は、このようにコリメータと電界を併用する
ことで、高アスペクト比のコンタクトホールに配線材料
を成膜する際にもコリメータのアスペクト比を小さくで
き、コリメータに付着するスパッタ粒子を低減できるの
で、成膜速度の低下を大幅に軽減できるまた、例え、ス
パッタ粒子が付着してコリメータの状態が変化しても、
コリメータと半導体ウエハ間に印加する電圧を調整する
ことで、スパッタ粒子の飛び方を一定の状態にコントロ
ールすることができるので、コリメータの交換回数を減
らすことができる。
【００２０】さらに、同一半導体ウエハの成膜中に印加
する電圧を調整して、電界強度を変化させることで、剥
離しにくく且つステップ・カバレッジの良い膜を形成で
きる。すなわち、成膜の当初は電界強度を弱くして方向
があまり揃っていないスパッタ粒子を堆積させることで
強固な膜を成膜した後、電界強度を強くして方向を揃え
てスパッタ粒子を堆積させることでステップ・カバレッ
ジの良い膜を形成できる。
する電圧を調整して、電界強度を変化させることで、剥
離しにくく且つステップ・カバレッジの良い膜を形成で
きる。すなわち、成膜の当初は電界強度を弱くして方向
があまり揃っていないスパッタ粒子を堆積させることで
強固な膜を成膜した後、電界強度を強くして方向を揃え
てスパッタ粒子を堆積させることでステップ・カバレッ
ジの良い膜を形成できる。
【図１】本発明のスパッタリング方法を示す説明図。
【図２】本発明の作用を示す説明図。
【図３】本発明の他の実施例を示す説明図。
【図４】従来のスパッタリング方法を示す説明図。
【図５】従来のスパッタリング方法の問題点を示す説明
図。
図。
【図６】従来のスパッタリング方法の問題点を示す説明
図。
図。
【図７】従来のスパッタリング方法の問題点を示す説明
図。
図。
【図８】従来のスパッタリング方法の問題点を示す説明
図。
図。
１ ターゲット ２ 半導体ウエハ ３ 保持基盤 ４ マグネット ５ チャンバ ６ 高圧電源 ７ 導入管 ８ コリメータ １０ 電源
Claims (5)
- 【請求項１】 コリメータを用いて半導体ウエハに成膜
するスパッタリング方法において、前記コリメータと半
導体ウエハ間に電圧を印加させながら成膜することを特
徴とするスパッタリング方法。 - 【請求項２】 前記コリメータと半導体ウエハ間に印加
する電圧を変化させながら成膜することを特徴とする請
求項１記載のスパッタリング方法。 - 【請求項３】 前記コリメータと半導体ウエハ間に印加
する電圧を成膜の当初より高くしながら成膜することを
特徴とする請求項２記載のスパッタリング方法。 - 【請求項４】 ターゲットと、半導体ウエハを固定した
保持基盤の間にコリメータを設けたスパッタリング装置
において、前記コリメータと半導体ウエハ間に電圧を印
加できる電源を接続したことを特徴とするスパッタリン
グ装置。 - 【請求項５】 前記コリメータと半導体ウエハ間に接続
された電源は電圧の調整が可能な電源であることを特徴
とする請求項４記載のスパッタリング装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1149695A JPH08203828A (ja) | 1995-01-27 | 1995-01-27 | スパッタリング方法およびその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1149695A JPH08203828A (ja) | 1995-01-27 | 1995-01-27 | スパッタリング方法およびその装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08203828A true JPH08203828A (ja) | 1996-08-09 |
Family
ID=11779649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1149695A Pending JPH08203828A (ja) | 1995-01-27 | 1995-01-27 | スパッタリング方法およびその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08203828A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100398699B1 (ko) * | 1998-11-05 | 2004-02-05 | 학교법인 포항공과대학교 | 스퍼터링에의해기판상에박막을형성하는방법 |
| WO2015060942A1 (en) * | 2013-10-24 | 2015-04-30 | Applied Materials, Inc. | Bipolar collimator utilized in a physical vapor deposition chamber |
| JP2020122211A (ja) * | 2019-01-31 | 2020-08-13 | 株式会社アルバック | スパッタリング装置及びスパッタリング方法 |
| CN115161594A (zh) * | 2022-08-02 | 2022-10-11 | 上海陛通半导体能源科技股份有限公司 | 可改善深孔填充的镀膜设备及方法 |
-
1995
- 1995-01-27 JP JP1149695A patent/JPH08203828A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100398699B1 (ko) * | 1998-11-05 | 2004-02-05 | 학교법인 포항공과대학교 | 스퍼터링에의해기판상에박막을형성하는방법 |
| WO2015060942A1 (en) * | 2013-10-24 | 2015-04-30 | Applied Materials, Inc. | Bipolar collimator utilized in a physical vapor deposition chamber |
| US9831074B2 (en) | 2013-10-24 | 2017-11-28 | Applied Materials, Inc. | Bipolar collimator utilized in a physical vapor deposition chamber |
| JP2020122211A (ja) * | 2019-01-31 | 2020-08-13 | 株式会社アルバック | スパッタリング装置及びスパッタリング方法 |
| CN115161594A (zh) * | 2022-08-02 | 2022-10-11 | 上海陛通半导体能源科技股份有限公司 | 可改善深孔填充的镀膜设备及方法 |
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