KR100440261B1 - Method of manufacturing a metal line in semiconductor device - Google Patents

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Abstract

The present invention relates to a method of forming a metal line in a semiconductor device. Upon a process of forming a barrier metal layer of Ti/TiN using an ion metal plasma (IMP) method, an increased AC bias power is applied to increase a deposition thickness of Ti/TiN at an edge portion of the bottom of a contact hole. Therefore, it is possible to prevent penetration of fluorine ions into the semiconductor substrate upon a process of depositing a subsequent tungsten layer.

Description

반도체 소자의 금속 배선 형성 방법{Method of manufacturing a metal line in semiconductor device} A metal wiring method for forming a semiconductor device {Method of manufacturing a metal line in semiconductor device}

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 이온 금속 플라즈마(Ion Metal Plasma; IMP) 방식을 이용한 장벽 금속층 형성 방법에 관한 것이다. It relates to a barrier metal layer forming method using the; (IMP Metal Ion Plasma) method The present invention relates to a method of forming a metal wiring of a semiconductor device, in particular an ion metal plasma.

최근, 반도체 소자에서 신호 전달 및 전원 인가 등의 목적으로 사용되는 금속 배선은 소자의 집적도 증가로 인해 배선 자체의 선폭 및 배선 간의 간격이 점점 좁아지고 있으며, 이러한 추세에 따라 금속 배선 형성 방법도 다양하게 시도되고 있다. Recently, the metal wire used for the purpose of applying the signal transmission and power supply from a semiconductor device is the line width and the distance between the wiring of the wiring itself due to the density increase of the device is tapered, forming a metal interconnection in accordance with this trend method also vary It has been tried. 금속 배선의 재료로는 알루미늄(Al), 구리(Cu) 및 이들의 합금층이 주로 사용되며, 소정의 접합부를 노출시키는 콘택홀 내에 금속 배선 재료를 매립시켜 원하는 두께 및 폭을 갖는 금속 배선을 형성한다. A material of the metal wiring of aluminum (Al), copper (Cu), and their alloys layer is mainly used to form a by embedding a metal wiring material in a contact hole that exposes a predetermined junction metal wires having a desired thickness and width do. 또한, 금속 배선 재료의 불량한 콘택홀 매립특성을 개선하기 위해 콘택홀 내에 텅스텐 플러그(W plug)를 형성한 후에 그의 상부에 금속 배선을 형성한다. Further, a metal wiring on its top after the formation of the tungsten plug (W plug) in the contact hole in order to improve the poor properties of the buried contact hole metal wiring material.

그러나, 이 경우 콘택홀의 저면부에서 알루미늄 금속층 또는 텅스텐 플러그와 반도체 기판의 실리콘이 반응하여 접합 스파이킹(Junction spiking) 현상이 발생하게 되며, 이러한 접합 스파이킹은 결국 반도체 소자의 전기적 특성 및 신뢰성을 저하시키는 원인으로 작용하게 된다. However, in this case, and the aluminum metal layer or a tungsten plug and the silicon is the reaction of the semiconductor substrate junction spiking (Junction spiking) phenomenon occurs in the contact hole bottom portion, this junction spiking is eventually degrade the electrical properties and reliability of the semiconductor element is a cause of action. 따라서, 이러한 접합 스파이킹 현상을 방지하기 위해 층간절연막(Inter Layer Dielectric; ILD)을 식각하여 형성하고, 텅스텐층에 의해 매립되는 콘택홀 내부 표면 상에 반도체 기판의 실리콘(Si) 이온이 텅스텐층으로 확산되는 것을 방지하기 위한 장벽 금속층(Barrier Metal; B/M)이 형성되며, 이러한 장벽 금속층은 티타늄(Ti)과 티타늄 질화막(TiN)의 적층 구조로 이루어진다. Therefore, this bonding spy interlayer insulating film to prevent the king phenomenon; with silicon of the semiconductor substrate on the contact hole, the inner surface is formed by etching the (Inter Layer Dielectric ILD), and embedded with tungsten layer (Si) ion tungsten layer a barrier metal layer for preventing diffusion (barrier metal; B / M) is formed, such a barrier metal layer is made of a stacked structure of titanium (Ti) and titanium nitride (TiN).

Ti/TiN막으로 이루어진 적층 구조로 장벽 금속층을 형성하는 방법에는 컨벤셔널(Conventional) Ti/TiN 방법, 시준법(Collimated) Ti/컨벤셔널 TiN 방법, IMP Ti/화학기상증착(Chemical Vapor Deposition; CVD) TiN 방법, IMP Ti/IMP TiN(단, AC 바이어스 전력을 가하지 않음) 또는 IMP Ti/시준법(Collimated) TiN 방법이 널리 사용되고 있다. A method of forming a barrier metal layer in a laminated structure comprising a Ti / TiN film has Conventional (Conventional) Ti / TiN process, collimation method (Collimated) Ti / Conventional TiN method, IMP Ti / CVD (Chemical Vapor Deposition; CVD ) TiN method, IMP Ti / TiN IMP (however, does not apply AC bias power) or IMP Ti / collimation method (collimated) TiN method is widely used.

도 1은 컨벤셔널 Ti/TiN 방법과 시준법 Ti/컨벤셔널 TiN 방법을 이용하여 장벽 금속층을 형성할 경우 얻을 수 있는 장벽 금속층의 프로파일(Profile)을 도시한도면이다. 1 is a view showing the Conventional Ti / TiN method and collimation method Ti / Conventional case of forming the barrier metal layer by using the method of the TiN barrier metal layer to obtain a profile (Profile).

도 1을 참조하면, 컨벤셔널 Ti/TiN 방법의 경우, 게이트 및 접합영역을 포함한 소정의 메모리 셀 및 트랜지스터가 형성된 반도체 기판(10) 상에 층간절연막(12)을 형성한 후 포토리소그래피(Photorithography) 및 식각공정을 실시하여 반도체 기판(10)의 소정 부위가 오픈(Open)되도록 콘택홀(14)을 형성한다. 1, the Conventional Ti / In the case of TiN method, a predetermined memory cell and a transistor including a gate and the junction region is formed after forming the interlayer insulating film 12 on the semiconductor substrate 10, photolithography (Photorithography) and performing an etching process to form contact holes 14 is a predetermined portion of the semiconductor substrate 10 to be open (open). 이어서, 아르곤(Ar) 가스를 이용하여 Ti 및 TiN 타겟을 때려 증착하는 컨벤셔널 방식으로 콘택홀(14)을 포함한 전체 구조 상부에 Ti막 및 TiN막(16a 및 16b)을 순차적으로 증착하여 장벽 금속층(16)을 형성한다. Then, argon (Ar) barrier to the entire structure above sequentially deposited on the Ti film and the TiN film (16a and 16b) in a Conventional manner that beat depositing Ti and TiN target by using a gas including the contact holes 14 metal layer to form 16. 한편, 시준법 Ti/컨벤셔널 TiN 방법의 경우, 반도체 기판(10)에 콘택홀(14)을 형성한 후 아르곤 가스를 이용하여 Ti을 때려 증착하되, 아르곤 가스에 의해 Ti 입자중 직진성을 갖는 입자만을 증착시키는 시준법을 이용하여 Ti막(16a)을 형성한다. On the other hand, the collimator method Ti / Conventional For relational TiN method, after forming the contact holes 14 on the semiconductor substrate 10 by using the argon gas, but beat depositing Ti, particles having a straightness of Ti particles by the argon gas using a collimated process of depositing only to form a Ti film (16a). 이어서, 컨벤셔널 방식으로 Ti막(16a) 상에 TiN막(16b)을 증착하여 장벽 금속층(16)을 형성한다. Next, Conventional method to form a TiN film (16b) by depositing the barrier metal layer 16 on the Ti film (16a).

상기와 같이, 컨벤셔널 Ti/TiN 방법과 시준법 Ti/컨벤셔널 TiN 방법을 이용할 경우, 장벽 금속층(16)은 반도체 소자의 집적도의 증가로 인해 층간절연막(12)에 형성된 콘택홀(14)의 크기가 감소함에 따라 콘택홀(14)의 저면부의 모서리 부위(A1)에서 충분한 Ti막(16a)의 스텝 커버리지(Step coverage) 특성을 얻을 수 없기 때문에 콘택 저항이 증가되어 반도체 소자의 결함을 유발하는 문제점이 발생한다. As described above, the Conventional when using the fractional Ti / TiN method and collimation method Ti / Conventional TiN method, a barrier metal layer 16 is a contact hole 14 formed on the interlayer insulating film 12 due to the increase in integration degree of semiconductor devices is the contact resistance increases because the size is reduced a step coverage (step coverage) characteristics of the contact hole 14 is sufficient Ti film (16a) in a bottom part corner portion (A1) of the obtained, as to cause the defects of the semiconductor element the problem arises. 또한, TiN막(16b)의 경우에도 콘택홀(14)의 저면부의 모서리 부위(A1)에서 충분한 스텝 커버리지 특성을 얻을 수 없으며, 콘택홀(14)의 내부 표면상에 형성된 TiN막(16b)의 측면 탑 부분에서의 오버행(Overhang) 현상으로 인해 후속 텅스텐층(도시하지 않음) 매립시 텅스텐층 내부에 키 홀(Key hole)이 발생되어 소자의 전기적 특성 및 신뢰성이 저하되는 문제점이 발생한다. In the case of TiN film (16b) also can not obtain a sufficient step coverage property at the edge portion (A1) the bottom surface portion of contact hole 14, the TiN film (16b) formed on the inner surface of contact hole 14 due to the overhang (overhang) phenomena in the top side part is a key hole (key hole) in the internal tungsten layer during the subsequent tungsten layer (not shown) embedded generation arises a problem that the electric characteristics and reliability of the device decreases.

따라서, 컨벤셔널 Ti/TiN 방법과 시준법 Ti/컨벤셔널 TiN 방법은 도 3에 도시된 'A3'부위와 같이 콘택홀 저면의 모서리 부위에서 Ti/TiN막의 스텝 커버리지가 취약하여 텅스텐 증착시 플루오르(Fluorine; F) 이온이 반도체 기판의 실리콘 이온과 반응하여 텅스텐이 반도체 기판으로 침투하는 문제가 발생한다. Thus, the Conventional during fractional Ti / TiN method and collimation method Ti / Conventional TiN method is tungsten deposited Ti / TiN film, the step coverage is weak in the edge portion of the bottom surface of the contact hole as shown in the 'A3' portion shown in FIG. 3 fluorine ( Fluorine; F) ions react with the silicon ions in the semiconductor substrate, there arises a problem that the tungsten to penetrate into the semiconductor substrate. 또한, 콘택홀 저면의 TiSi 2 층 하부에 플루오르 이온이 침투하여 그 부위에 비정질 층이 형성됨으로써 콘택저항의 증가로 인한 소자의 페일이 발생한다. In addition, the TiSi 2 layer bottom of the bottom surface of the contact hole by a fluorine ion is penetrated and the amorphous layer is formed by the fail of the device due to the increase of contact resistance occurs in that area.

도 2는 IMP Ti/CVD TiN 방법과 IMP Ti/IMP TiN 방법을 이용하여 장벽 금속층을 형성할 경우 얻을 수 있는 장벽 금속층의 프로파일(Profile)을 도시한 도면이다. 2 is a view showing a profile (Profile) of the barrier metal layer can be obtained for forming a barrier metal layer by using the IMP Ti / TiN CVD method and IMP Ti / TiN IMP method.

도 2를 참조하면, IMP Ti/CVD TiN 방법은 반도체 기판(20) 상에 층간절연막(22)을 형성한 후 포토리소그래피 및 식각공정을 실시하여 반도체 기판(20)의 소정 부위가 오픈(Open)되도록 콘택홀(24)을 형성한다. Referring to Figure 2, IMP Ti / CVD TiN method a predetermined portion opened in the interlayer insulating film after forming a 22 by performing a photolithography and etching process, the semiconductor substrate 20 on the semiconductor substrate 20 (Open) to form a contact hole 24. 이어서, IMP 방식을 이용하여 Ti막(26a)을 형성하고, TDEAT+NH 3 소오스를 이용한 CVD 방식으로 Ti막(26a) 상에 TiN막(26b)를 형성한 후 플라즈마 처리(Plasma treatment)를 함으로써 층간절연막(22)에 형성된 콘택홀(24)의 저면 부위를 결정질(Crystalline)화하여 각 막의 스텝 커버리지 특성을 향상시키는 방법이다. Then, after using IMP manner to form a Ti film (26a), forming a TiN layer (26b) on the Ti film (26a) by a CVD method using the TDEAT + NH 3 source, by the plasma process (Plasma treatment) an interlayer insulating film 22, contact holes crystalline (crystalline) a bottom portion (24) formed on the screen by a method of improving the step coverage characteristics of each film. 한편, IMP Ti/IMP TiN 방법은 콘택홀(24)이 형성된 반도체 기판(20) 상에 IMP 방식으로 Ti막(26a) 및 TiN막(26b)을 순차적으로 증착하여 장벽 금속층(26)을 형성하는 방법이다. On the other hand, IMP Ti / IMP TiN method of forming a contact hole 24 is formed in semiconductor substrate 20, a barrier metal layer 26 by sequentially depositing a Ti film (26a) and a TiN film (26b) to the IMP manner onto It is a way.

상기와 같이, IMP Ti/CVD TiN 방법과 IMP Ti/IMP TiN 방법을 이용할 경우, 콘택홀의 측벽(Side wall)이 비정질상으로 그대로 남게 되어, 후속 열처리 공정(Anneal)시 콘택홀의 저면의 모서리 부위(A2)의 TiN막(26b)이 연속적인 막을 형성하지 못하게 된다. As described above, IMP Ti / CVD when using the TiN method as IMP Ti / IMP TiN way, contact hole side wall (Side wall) is left intact in an amorphous phase, a subsequent heat treatment step (Anneal) when the edge portion of the contact hole bottom surface (A2 ) TiN film (26b) is of preventing the formation of continuous film. 이로 인해, 도 4에 도시된 'A4'와 같이 후속 텅스텐층 증착시 플루오르가 콘택홀의 저면 모서리 부위로 쉽게 침투하여 플루오르 이온과 반도체 기판의 실리콘 이온이 반응하여 그 부위에 유전막이 형성됨으로써 전체적으로 콘택 저항이 증가되어 소자 패일(Fail)을 유발시키게 된다. Therefore, the subsequent tungsten layer deposited upon fluorocarbon is easily penetrate into the contact hole bottom corner portion by the reaction of silicon ions in the fluoride ion and the semiconductor substrate is a dielectric layer formed on the area by being entirely contact resistance, such as the 'A4' shown in Figure 4 It is increased, thereby causing the element Fail (Fail). 또한, 콘택홀의 측벽의 스텝 커버리지가 너무 취약하여 텅스텐층 증착시 플루오르 이온의 라디칼(F-radical)이 반도체 기판의 실리콘 이온과 반응하여 SiF 4 를 형성함에 따라 후속 텅스텐층 매립 공정을 방해하게 된다. Furthermore, the step coverage of the contact hole sidewalls is too weak will interfere with the subsequent tungsten layer embedding process as tungsten layer radical (F-radical) of fluorine ions during the deposition to form the SiF 4 reacts with the silicon ions in the semiconductor substrate.

상기에서 설명한 바와 같이 종래의 컨벤셔널 Ti/TiN 방법, 시준법 Ti/컨벤셔널 TiN 방법, IMP Ti/CVD TiN 방법과 IMP Ti/IMP TiN 방법을 이용할 경우 발생하는 소자 페일을 도 5a 및 도 5b를 통해 설명하면 다음과 같다. A conventional Conventional Ti / TiN process, collimation method Ti / Conventional TiN method, IMP Ti / CVD TiN method as IMP Ti / IMP Figures 5a and 5b the device fail to issue through a TiN method as described above, When explained by the following:

도 5a 및 도 5b는 도 3 및 도 4에서 도시된 플루오르 이온의 침투에 의한 셀 전류(Cell current)에 따라 발생하는 트랜스컨덕턴스(Trensconductor; 1/R) 특성 악화에 의한 소자의 기능 페일(Function fail)을 설명하기 위해 도시한 특성도이다. Figures 5a and 5b transconductance (Trensconductor; 1 / R) generated according to the cell current (Cell current) by the penetration of the fluorine ions shown in Figures 3 and 4. Features of the device according to the characteristic deterioration fail (Function fail ) is a characteristic diagram shown to explain.

즉, 도 5a에 도시된 바와 같이 플루오르 이온 침투에 의해 페일 셀(FailCell; FC)이 발생할 경우에는 셀 전압(Vpx)에 따른 셀 드레인 전류(Drain current)의 변화가 거의 없으며, 플루오르 이온 침투가 발생하지 않은 정상 셀(Normal Cell; NC)의 경우에는 셀 드레인 전류가 소정 문턱 전압에서 급격히 변화하는 것을 알 수 있다. That is, as shown in Fig. 5a fail-cells by the fluorine ion penetration; In the event of (FailCell FC), the change in the cell drain current (Drain current) according to the cell voltage (Vpx) rarely, fluorine ion penetration occurs, normal cells that have not; for (normal cell NC) and it can be seen that a drastic change in the threshold voltage of a predetermined value, the cell drain current. 한편, 플루오르 이온 침투에 의한 콘택홀 저면의 콘택저항의 증가에 의해 페일 셀(FC)이 발생하면, 셀 게이트 전압을 스위핑(Sweeping) 할 경우 인접한 셀 게이트 전극에 인가되는 전류량의 변화폭이 감소하게 되어 2-비트 로우 GM(Low Maximum Gradient) 셀이 발생한다. On the other hand, when the fail-cells (FC) is produced by the increase in the contact resistance of the bottom surface of the contact hole by a fluorine ion penetration, reduced variation in the amount applied to an adjacent cell, the gate electrode decreases if the sweeping (Sweeping) a cell gate voltage the 2-bit low-GM (low Maximum Gradient) cells occurs. 또한, 도 5b에 도시된 바와 같이 정상 셀(NC)의 경우 문턱전압이 일정한 범위(4.5V 내지 5V)를 유지하는데 반해, 페일 셀(FC)의 경우 문턱전압이 5.5V 에서 9.9V까지 증가하는 것을 알 수 있다. In addition, to increase, as shown in 5b for a normal cell (NC), whereas the threshold voltage maintains a constant range (4.5V to 5V), if the fail-cells (FC) in the threshold voltage is 5.5V to 9.9V it can be seen that.

따라서, 본 발명은 상기 문제를 해결하기 위해 안출된 것으로, IMP 방식을 이용한 Ti/TiN의 장벽 금속층 형성공정시 AC 바이어스 전력을 증가시킴으로써 콘택홀 저면부의 모서리 부위에 Ti/TiN의 증착 두께를 강화하여 후속 텅스텐층 증착 공정시 플루오르 이온이 반도체 기판으로 침투하는 것을 방지할 수 있는 반도체 소자의 금속 배선 형성방법을 제공함에 그 목적이 있다. Accordingly, the present invention is to enhance the contemplated the that, IMP manner using Ti / TiN as a barrier metal layer forming step when AC by increasing the bias power Ti / TiN deposition the thickness of the contact hole bottom part corner region in order to solve the above problems to provide a metal wiring method for forming a semiconductor device capable of preventing a subsequent tungsten layer deposition process when fluoride ions to penetrate the semiconductor substrate, it is an object.

도 1은 컨벤셔널 Ti/TiN 방법과 시준법 Ti/컨벤셔널 TiN 방법을 이용하여 장벽 금속층을 형성할 경우 얻을 수 있는 장벽 금속층의 프로파일(Profile)을 도시한 도면. Figure 1 Conventional Ti / TiN method and collimation method Ti / Conventional When using the method to form a TiN barrier metal layer a drawing showing a profile (Profile) of the barrier metal layer can be obtained.

도 2는 IMP Ti/CVD TiN 방법과 IMP Ti/IMP TiN 방법을 이용하여 장벽 금속층을 형성할 경우 얻을 수 있는 장벽 금속층의 프로파일을 도시한 도면. Figure 2 is a view showing the IMP Ti / TiN CVD method and IMP Ti / IMP profile of the barrier metal layer can be obtained for forming a barrier metal layer by using the TiN method.

도 3은 도 1에 도시된 장벽 금속층의 프로파일에 따른 페일 셀(Fail cell)의 프로파일을 도시한 TEM. Figure 3 is a TEM showing the profile of the fail-cell (Fail cell) according to the profile of the barrier metal layer shown in Fig.

도 4는 도 2에 도시된 장벽 금속층의 프로파일에 따른 페일 셀의 프로파일을 도시한 TEM. 4 is a TEM showing the profile of the fail-cell according to the profile of the barrier metal layer shown in Fig.

도 5a 내지 도 5b는 도 3 및 도 4에서 도시된 프로파일에 따라 발생하는 트랜스컨덕턴스(Trensconductor; 1/R) 특성 악화에 의한 소자의 기능 페일(Function fail)을 설명하기 위해 도시한 특성도. Also a characteristic diagram to explain the functionality of the device fail (fail Function) according to the characteristic deterioration; Figure 5a to Figure 5b transconductance (1 / R Trensconductor) generated according to the profile shown in Figs.

도 6a 내지 도 6c는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을설명하기 위해 도시한 반도체 소자의 단면도. Figure 6a to Figure 6c is a cross-sectional view of the semiconductor device illustrated in order to explain a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 7a 내지 도 7c는 AC 바이어스 전력에 따른 장벽 금속층의 프로파일을 도시한 반도체 소자의 단면도. Figures 7a-7c are cross-sectional views of a semiconductor device showing a profile of a barrier metal layer in accordance with the AC bias power.

<도면의 주요 부분에 대한 부호의 설명> <Description of the Related Art>

10, 20, 100 : 반도체 기판 12, 22, 102 : 층간절연막 10, 20, 100: semiconductor substrate 12, 22, 102: interlayer insulating film

14, 24, 104 : 콘택홀 16a, 26a, 106a : Ti막 14, 24, 104: contact hole 16a, 26a, 106a: Ti film

16b, 26b, 106b : TiN막 16, 26, 106 : 장벽 금속층 16b, 26b, 106b: TiN film 16, 26, 106: barrier metal layer

상술한 목적을 달성하기 위해 본 발명은 소정의 구조가 형성된 반도체 기판 상에 층간절연막을 형성하는 단계; The present invention to achieve the above object comprises the steps of forming an interlayer insulating film on a semiconductor substrate on which a predetermined structure is formed; 상기 층간절연막을 식각하여 콘택홀을 형성하는단계; Forming a contact hole by etching the interlayer insulating film; 상기 콘택홀의 내부 표면 상에 장벽 금속층을 형성하되, AC 바이어스 전력을 인가하여 상기 장벽 금속층의 프로파일을 결정하는 단계; But the method comprising forming a barrier metal layer on the inner surface of the contact hole, determining the profile of the barrier metal layer by applying an AC bias power; 및 상기 콘택홀을 매립하도록 콘택 플러그를 형성한 후 전체 구조 상부에 금속 배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다. And it characterized by comprising a step of forming a metal wiring on the entire upper structure after forming a contact plug to fill the contact hole.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. With reference to the accompanying drawings will be described a preferred embodiment of the present invention;

도 6a 내지 도 6c는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위해 도시한 반도체 소자의 단면도이다. Figures 6a through 6c are cross-sectional views of a semiconductor device illustrated to explain the metal wiring formation method of a semiconductor device according to an embodiment of the present invention.

도 6a를 참조하면, 메모리 셀 및 트랜지스터를 형성하기 위한 게이트 전극 및 접합 영역(도시하지 않음)이 형성된 반도체 기판(100) 상에 층간절연막(102)을 형성한 후 평탄화 공정(CMP)을 실시하여 층간절연막(102)을 평탄화한다. Referring to Figure 6a, the memory cell and the gate electrode and the bonding region for forming a transistor (not shown) by performing a planarization process (CMP) after forming the interlayer insulating film 102 on the formed semiconductor substrate 100 and planarizing the inter-layer insulating film 102. the

이어서, 전체 구조 상부에 포토레지스트(Photoresist)를 도포한 후 포토 마스크를 이용한 노광공정을 실시하여 반도체 기판(100)의 소정 부위를 오픈하기 위한 포토레지스트 패턴(도시하지 않음)을 형성한다. Then, after applying a photoresist (Photoresist) the entire upper structure by carrying out exposure process using a photomask to form a photoresist pattern (not shown) for opening a predetermined portion of the semiconductor substrate 100. 이어서, 포토레지스트 패턴을 이용한 식각공정을 실시하여 반도체 기판(100)이 소정 부위가 오픈되도록 콘택홀(104)을 형성한다. Then, by performing an etching process using a photoresist pattern and the semiconductor substrate 100 is formed a contact hole 104 is open to the predetermined area.

도 6b를 참조하면, 소정의 세정공정을 실시하여 콘택홀(104)의 내부면에 잔재하는 파티클(Paticle)을 제거하여 콘택홀(104) 내부 면의 계면특성을 향상시킨다. Referring to Figure 6b, thereby subjected to a predetermined cleaning process by removing the particles (Paticle) to residue on the inner surface of the contact hole 104 to improve the interface characteristics of the inner side contact hole 104. 이어서, 후속 공정에 의해 콘택홀(104)의 내부 표면 및 층간절연막(102) 상에 콘택홀(104)을 매립하도록 형성되는 금속막과 반도체 기판(100) 간의 반응에 의해 그들의 접합면에서 발생하는 접합 스파이킹 현상을 방지하기 위해 Ti막(106a) 및 TiN막(106b)을 순차적으로 증착하여 장벽 금속층(106)을 형성한다. Then, by the reaction between the contact hole 104, an inner surface and an interlayer insulation film a metal film and the semiconductor substrate 100 is formed to bury the contact holes 104 on the (102) by a subsequent step of generating at their joint surfaces bonding spy to prevent King phenomenon sequentially deposited on the Ti film (106a) and a TiN film (106b) to form a barrier metal layer (106).

여기서, 장벽 금속층(106)은 Ti막(106a) 및 TiN막(106b)을 단일 챔버에서 증착하여 형성하거나, 2개의 챔버에서 각각 독립적으로 형성하되, 일반적으로 증착 장비로는 IMP Ti/IMP TiN 레시피 튜닝(Recipe Tuning)을 쉽게 사용할 수 있는 AMAT사의 'Endura System'을 사용한다. Here, the barrier metal layer 106 may be a Ti film (106a) and a TiN film (106b) formed by deposition in a single chamber or, but are formed independently in the two chambers, typically in the deposition apparatus is IMP Ti / IMP TiN Recipe use the tuning (Recipe tuning) easy 'Endura System' AMAT's available.

이때, Ti막(106a) 및 TiN막(106b)을 단일 챔버에서 증착할 경우, 먼저 챔버의 압력을 10 내지 50mTorr로 유지하는 상태에서 DC 파워, RF 파워 및 AC 바이어스 파워를 각각 1.5 내지 3.0KW, 1.5 내지 3.0KW 및 200 내지 500W로 인가하여 Ti막(106a)을 증착한다. At this time, Ti film (106a) and if the deposition of TiN film (106b) in a single chamber, the first 1.5 to DC power, AC power and RF bias power in the state of maintaining the pressure in the chamber 10 to each of 50mTorr to 3.0KW, applying a 1.5 to 3.0KW and 200 to 500W and to deposit a Ti film (106a). 이어서, 챔버 내의 조건을 Ti막(106a) 증착 조건과 거의 동일한 조건으로 유지하는 상태에서 챔버 내로 N 2 가스를 주입하여 Ti막(106a) 상에 TiN막(106b)을 증착한다. Then, the N 2 gas into the chamber and the conditions in the chamber while maintaining substantially the same conditions as the Ti film (106a) is injected into the deposition conditions to deposit the TiN film (106b) on the Ti film (106a). TiN막(106b) 증착 공정시 챔버 내로 주입되는 N 2 가스에 의해 챔버의 압력이 20 내지 100mTorr로 유지된다. The pressure in the chamber is maintained at 20 to 100mTorr by the N 2 gas is introduced into the TiN film (106b) during the deposition process chamber. 여기서, Ti막(106a)의 증착 타겟을 콘택홀(104)의 저면부를 기준으로 하여 50 내지 100Å이 되도록하기 위해 반도체 기판(100) 기준으로 100 내지 500Å의 두께로 증착한다. Here, it is deposited to a thickness of 100 to 500Å, based on the semiconductor substrate 100 to ensure that from 50 to 100Å and the deposition target of a Ti film (106a) to the bottom parts of the reference of the contact hole 104. The

또한, Ti막(106a) 및 TiN막(106b)을 2개의 챔버를 이용하여 증착할 경우, 먼저 제 1 챔버의 압력을 10 내지 50mTorr로 유지하는 상태에서 DC 파워, RF 파워 및AC 바이어스 파워를 각각 1.5 내지 3.0KW, 1.5 내지 3.0KW 및 200 내지 500W로 인가하여 Ti막(106a)을 증착한다. In addition, the Ti film (106a) and a TiN film (106b) 2 of the case to be deposited using the chamber, the first, respectively the DC power, RF power, and the AC bias power while maintaining the pressure in the first chamber 10 to 50mTorr applying a 1.5 to 3.0KW, 1.5 to 3.0KW and 200 to 500W and to deposit a Ti film (106a). 이어서, 제 1 챔버와 동일한 조건을 가지되, 추가적으로 N 2 가스가 주입된 제 2 챔버로 반도체 기판(100)을 이동시켜 Ti막(106a) 상에 TiN막(106b)을 증착한다. Then, being of the same conditions as the first chamber, and depositing a TiN film (106b) on the Ti film (106a) by moving the semiconductor substrate 100 to the second chamber of the additional N 2 gas inlet. 이때, 제 2 챔버의 압력은 N 2 가스에 의해 20 내지 100mTorr로 유지된다. At this time, the pressure in the second chamber is held at 20 to 100mTorr by a N 2 gas. 여기서, Ti막(106a)의 증착 타겟을 콘택홀(104)의 저면부를 기준으로 하여 50 내지 100Å이 되도록하기 위해 반도체 기판(100) 기준으로 100 내지 500Å의 두께로 증착한다. Here, it is deposited to a thickness of 100 to 500Å, based on the semiconductor substrate 100 to ensure that from 50 to 100Å and the deposition target of a Ti film (106a) to the bottom parts of the reference of the contact hole 104. The

한편, Ti막(106a) 및 TiN막(106b)을 단일 챔버에서 증착할 경우 챔버 내에서 최종적으로 증착되는 막은 Ti막/TiN막/Ti막으로 이루어진다. On the other hand, Ti is made a film (106a) and a TiN film (106b) the final film Ti layer / TiN layer / Ti layer is deposited in the chamber when deposited in a single chamber. 이는, 전 웨이퍼 공정시 N 2 가스에서 증착공정을 마무리하게 되면, 장벽 금속층을 형성하기 위해 챔버 내로 후속 웨이퍼(즉, 새로운 웨이퍼)가 인입될 시 새로운 웨이퍼 상에는 Ti막보다 TiN막이 먼저 증착되어 전기적인 특성을 저하시키는 원인이 됨에 따라 이를 방지하기 위해 TiN막을 증착한 후 N 2 가스를 차단한 상태로 증착공정을 마무리하기 때문이다. Which, before the wafer when process when finished the deposition step in N 2 gas, the TiN film is deposited before the Ti film formed on the new wafer upon being a subsequent wafer (i.e., the new wafer) that has been drawn into the chamber to form a barrier metal layer electrically after depositing TiN films to prevent this as a cause of lowering the characteristic it is due to finish the evaporation process in a state of blocking the N 2 gas. 여기서, TiN막 상에 증착된 Ti막은 후속 N 2 가스를 이용한 열처리 공정에 의해 TiN막으로 모두 변환된다. Here, the conversion in both the TiN film by the heat treatment process using a N 2 gas follow a Ti film is deposited on the TiN film.

도 6c를 참조하면, 소정의 열처리 공정을 실시하여 장벽 금속층(106)을 열처리 한후 콘택홀(104)이 매립되도록 콘택홀(104) 및 장벽 금속층(106) 상에 텅스텐층(108)을 증착한다. Referring to Figure 6c, to deposit a contact hole 104 and the barrier metal layer 106, a tungsten layer 108 on the barrier metal layer 106 is subjected to a predetermined heat treatment process such that the heat treatment hanhu contact hole 104 is buried . 이후, 도시되지는 않아지만 텅스텐층(108)은 층간절연막(102)상에 형성된 TiN막(106b)이 노출되도록 에치백되며, 그런 다음 TiN막(106b) 및 텅스텐층(108) 상에 알루미늄 금속막을 증착한 상태에서 알루미늄 금속막, 장벽 금속층(106)을 패터닝하여 금속 배선을 형성한다. Then, because not shown, but a tungsten layer 108 is etched back so that the TiN film (106b) is exposed it is formed on the interlayer insulating film 102, and then the aluminum metal on the TiN film (106b) and the tungsten layer 108 patterning the aluminum metal film, the barrier metal layer 106 is deposited in a film state to form a metal wiring.

상기에서 설명한 바와 같이, 장벽 금속층(106)을 형성하기 위한 Ti막(106a) 및 TiN막(106b)의 증착공정을 IMP 방식을 이용하여 실시하되, 도 6b에 도시된 'B1'과 같은 프로파일을 얻기 위해서는 증착공정시 AC 바이어스 전력을 소정 크기 이상으로 인가해야 한다. As described above, the synthesis was carried out a deposition process of a Ti film (106a) and a TiN film (106b) for forming the barrier metal layer 106 by using the IMP manner, a profile, such as the 'B1' shown in Figure 6b given the AC bias power during the deposition process should be applied to size in order to obtain more than. 여기서, AC 바이어스 전력을 인가하는 이유는 장벽 금속층(106)의 특성 강화를 위함과 아울러 콘택홀(104) 저면부의 모서리 부위에 형성되는 TiN막(106b)의 두께를 두껍게 형성하여 종래 기술에서 발생하는 문제를 해결하기 위함이다. Here, the reason for applying the AC bias power is formed in the thickness of the TiN film (106b) formed in the well contact edge portion bottom part hole 104 and in order to attribute the strengthening of the barrier metal layer 106 that occurs in the prior art It is to solve the problem.

이와 같이, IMP Ti/IMP TiN 방법에서 AC 바이어스 전력은 장벽 금속층의 프로파일을 결정하는 중요한 요소로 작용하는데, 이러한 AC 바이어스 전력의 크기에 따른 장벽 금속층의 프로파일의 변화를 도 7a 내지 도 7c를 결부하여 상세히 설명하면 다음과 같다. Thus, the AC bias power in the IMP Ti / IMP TiN method for an important factor in determining the profile of the barrier metal layer, by a change in the barrier metal layer profiles in accordance with the magnitude of this AC bias power coupled to Figures 7a-7c described in detail as follows.

도 7a을 참조하면, 이 도면은 AC 바이어스 전력을 0 내지 50W로 인가할 경우의 장벽 금속층의 프로파일을 도시한 도면으로서, 콘택홀(104) 저면부의 모서리 부위(B2)가 일반적인 물리기상증착(Physical Vapor Deposition; PVD)을 이용한 금속 증착공정으로 증착되는 대부분의 장벽 금속층(106)이 갖는 프로파일과 동일한 프로파일을 갖는다. Referring to Figure 7a, this figure is a view showing a profile of a barrier metal layer in case of applying an AC bias power from 0 to 50W, the contact hole 104, the bottom part corner portion (B2) is a typical physical vapor deposition (Physical Vapor deposition; has the same profile and the majority of the barrier profile with the metal layer 106 is deposited with a metal evaporation process using a PVD). 이로써, 종래의 장벽 금속층이 갖는 동일한 문제가 발생하게 된다. Thus, it is the same problem with the conventional barrier metal layer occurs.

도 7b를 참조하면, 이 도면은 AC 바이어스 전력을 100 내지 150W로 인가할경우의 장벽 금속층의 프로파일을 도시한 도면으로서, 도 7a에 도시된 바와 같이 콘택홀(104) 저면부의 중앙이 볼록하게 돌출되는 부위(B2)가 AC 바이어스 전력을 100W로 상승시켜 인가함으로써 도시된 'B3'와 같이 균일한 크기로 일정하게 형성된다. Referring to Figure 7b, this figure is a view showing a profile of a barrier metal layer in case of applying an AC bias voltage to 100 to 150W, the contact holes 104 as shown in Figure 7a projecting to the bottom part central convex region (B2) increases the AC bias power to 100W is formed by a constant to a uniform size, such as the 'B3' shown by the application.

도 7c를 참조하면, 이 도면은 AC 바이어스 전력을 200 내지 500W로 인가할 경우의 장벽 금속층의 프로파일을 도시한 도면으로서, 도 7b에 도시된 'B3'와 달리 콘택홀(104)의 저면부의 모서리 부위(B4)가 오목한 프로파일을 갖는다. Referring to Figure 7c, the figure is the edge bottom part of a view showing a profile of a barrier metal layer in case of applying an AC bias voltage to 200 to 500W, the contact holes 104, unlike the 'B3' shown in Fig. 7b region (B4) has a concave profile. 이는 높은 AC 바이어스 전력에 의해 Ti 이온이 높은 에너지를 가지고 콘택홀의 저면부의 Ti막 또는 TiN막에 충돌하면서 기증착된 층을 재증착(Re-sputtering) 시키기 때문에 콘택홀(104) 저면부의 모서리 부위(B4)와 측벽 부위에 장벽 금속층(106)이 두껍게 형성되기 때문이다. This contact hole 104, the bottom part corner areas because it re-deposition (Re-sputtering) of the deposited layer group and Ti ions to have high energy hit the contact hole bottom portion Ti film or a TiN film by the high AC bias power ( B4) and the barrier metal layer (106 in the side wall portion) is because the thicker form.

본 발명은 IMP 방식을 이용한 Ti/TiN의 장벽 금속층 형성공정시 AC 바이어스 전력을 증가시킴으로써 콘택홀 저면부의 모서리 부위에 Ti/TiN의 증착 두께를 강화하여 후속 텅스텐층 증착 공정시 플루오르 이온이 반도체 기판으로 침투하는 것을 방지할 수 있다. The invention and by increasing the IMP scheme AC bias voltage in forming the barrier metal layer of Ti / TiN process using the enhanced deposition thickness of the Ti / TiN on the contact hole bottom part corner portion subsequent tungsten layer deposition process when fluoride ions into the semiconductor substrate it is possible to prevent penetration.

또한, 본 발명은 IMP 방식을 이용한 장벽 금속층 형성공정시 AC 바이어스 전력을 적절히 조절함으로써 텅스텐층 증착 공정시 플루오르 이온이 반도체 기판으로 침투하는 것을 방지하여 플루오르에 의한 소자의 패일을 방지할 수 있으며, 메모리소자의 특성 및 수율 증대를 향상시킬 수 있다. In addition, the present invention can by by appropriately adjusting the AC bias power when the barrier metal layer formation process using the IMP how the tungsten layer deposition process when fluoride ions prevent the penetration into the semiconductor substrate to prevent Fail of an device by fluorine, memory it is possible to improve the properties of the device and increase the yield.

Claims (8)

  1. 소정의 구조가 형성된 반도체 기판 상에 층간절연막을 형성하는 단계; Forming an interlayer insulating film on a semiconductor substrate on which a predetermined structure is formed;
    상기 층간절연막을 식각하여 콘택홀을 형성하는 단계; Forming a contact hole by etching the interlayer insulating film;
    상기 콘택홀의 내부 표면 상에 DC파워, RF파워 및 AC 바이어스 파워를 이용한 이온금속 플라즈마처리를 통해 장벽 금속층을 형성하되, AC 바이어스 전력로 인해 상기 장벽 금속층의 프로파일을 결정하는 단계; But the method comprising forming a barrier metal layer through an ion metal plasma process using a DC power, RF power, and the AC bias power on the inner surface of the contact hole, due to the AC bias power determines the profile of the barrier metal layer; And
    상기 장벽금속층이 포함된 결과물 전면에 금속물질을 형성하여 금속배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법. A metal wiring method for forming a semiconductor device comprising the steps of forming a metal wiring by forming a metal material in front with which the barrier metal layer results.
  2. 제 1 항에 있어서, 상기 장벽금속층은 The method of claim 1, wherein the barrier metal layer
    상기 DC 파워가 1.5 내지 3.0KW, 상기 RF 파워가 1.5 내지 3.0 KW, 상기 AC 바이어스 파워가 200 내지 500W인가되어 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법. The DC power is 1.5 to 3.0KW, metal wiring formation method of a semiconductor device which is characterized in that the RF power is from 1.5 to 3.0 KW, the AC bias power is applied to the formation 200 to 500W.
  3. 제1 항 또는 제2 항에 있어서, 상기 장벽금속층은 According to claim 1 or 2, wherein the barrier metal layer
    단일챔버에서 Ti막 및 TiN막의 적층구조로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법. A metal wiring method for forming a semiconductor device characterized by forming a Ti film and a TiN film, a laminated structure in a single chamber.
  4. 제 3 항에 있어서, 상기 Ti막은 4. The method of claim 3 wherein the Ti film
    상기 챔버의 압력을 10 내지 50mTorr로 유지하는 상태에서 100 내지 500Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법. A metal wiring method for forming a semiconductor device characterized in that the deposition in the state of maintaining the pressure in the chamber 10 to 50mTorr in a thickness of 100 to 500Å.
  5. 제3 항 또는 제4 항에 있어서, 상기 TiN막은 4. The method of claim 3 or 4, wherein the TiN film
    상기 챔버 내의 조건을 상기 Ti막 증착 조건과 동일한 조건으로 유지하는 상태에서 상기 챔버 내로 N 2 가스를 주입하여 제1 TiN막을 증착하는 단계; While maintaining the condition in the chamber under the same conditions as the Ti film deposition conditions for the steps of claim 1 TiN deposited film by injecting N 2 gas into the chamber;
    상기 챔버 내로 주입되는 상기 N 2 가스를 차단하여 상기 제 1 TiN막 상에 Ti막을 증착하는 단계; Claim 1 wherein the Ti film deposited on the TiN film by blocking the N 2 gas is introduced into the chamber; And
    N 2 가스를 이용한 열처리 공정을 실시하여 상기 Ti막을 제 2 TiN막으로 변환시키는 단계를 통해 제 1 및 제 2 TiN막의 적층 구조로 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법. Subjected to heat treatment process using a N 2 gas and the Ti film is second metal wiring method for forming a semiconductor device characterized in that by the step of conversion to the TiN film is formed to the first and second TiN film laminated structure.
  6. 제 1 항에 있어서, 상기 장벽 금속층은 The method of claim 1, wherein the barrier metal layer
    제 1 및 제 2 챔버를 이용하여 Ti막 및 TiN막의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법. A first metal wire and the method of forming the semiconductor device characterized by forming a Ti film and a TiN film, a laminated structure with a second chamber.
  7. 제 6 항에 있어서, 상기 Ti막은 The method of claim 6, wherein the Ti film
    상기 1 챔버의 압력을 10 내지 50mTorr로 유지하는 상태에서 100 내지 500Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법. A metal wiring method for forming a semiconductor device characterized in that the vapor-deposited in a thickness of 100 to 500Å in a state in which the pressure of the first chamber 10 to 50mTorr.
  8. 제 6 항 또는 제7 항에 있어서, 상기 TiN막은 Claim 6 or claim 7 wherein the TiN film
    상기 제 1 챔버와 동일한 조건을 가지되, 추가적으로 N 2 가스가 주입된 제 2 챔버로 상기 Ti막이 증착된 상기 반도체 기판을 이동시켜 상기 Ti막 상에 증착되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법. A metal wiring formed in the semiconductor elements, characterized in that being of the same conditions as the first chamber, to move said semiconductor substrate with the Ti film is deposited into the second chamber of the additional N 2 gas inlet is deposited on the Ti film Way.
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