JP2001007049A - 半導体集積回路装置の製造方法およびその製造装置 - Google Patents
半導体集積回路装置の製造方法およびその製造装置Info
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Abstract
(57)【要約】
【課題】 半導体基板上の絶縁膜に設けられた溝または
孔へのＣｕ膜の埋め込み性を向上する。 【解決手段】 半導体基板１の実効温度を−５０〜１０
０℃程度に維持してスパッタリング法で成膜された第１
のＣｕ膜７の上層に、実効温度を２５０〜５００℃程度
に維持して第２のＣｕ膜８をスッパッタリング法で成膜
するので、第２のＣｕ膜８を成膜する際に、第１のＣｕ
膜７の形状が崩れて、Ｃｕが入射する見込み角度が広が
りＣｕを溝５の内部に堆積し易くなり、さらに、Ｃｕ原
子が第１のＣｕ膜７の表面で動き易くなる。
孔へのＣｕ膜の埋め込み性を向上する。 【解決手段】 半導体基板１の実効温度を−５０〜１０
０℃程度に維持してスパッタリング法で成膜された第１
のＣｕ膜７の上層に、実効温度を２５０〜５００℃程度
に維持して第２のＣｕ膜８をスッパッタリング法で成膜
するので、第２のＣｕ膜８を成膜する際に、第１のＣｕ
膜７の形状が崩れて、Ｃｕが入射する見込み角度が広が
りＣｕを溝５の内部に堆積し易くなり、さらに、Ｃｕ原
子が第１のＣｕ膜７の表面で動き易くなる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、ダマシンプロセスによって
形成される銅（Ｃｕ）配線を有する半導体集積回路装置
に適用して有効な技術に関するものである。
置の製造技術に関し、特に、ダマシンプロセスによって
形成される銅（Ｃｕ）配線を有する半導体集積回路装置
に適用して有効な技術に関するものである。
【０００２】
【従来の技術】Ｃｕ配線は、低抵抗化が図れること、高
いエレクトロマイグレーション耐性を有することから、
０. ２μｍ以下のプロセスの配線層として有望視されて
いる。Ｃｕ配線の形成には、Ｃｕのエッチングまたは層
間絶縁膜の埋め込みの難しさから、ダマシンプロセスが
採用されている。すなわち、半導体基板上に層間絶縁膜
を形成した後、この層間絶縁膜に配線の溝形状または孔
形状を形成し、次いでスパッタリフロー法によって層間
絶縁膜の上層にＣｕを成膜し、この後、化学的機械研磨
（Chemical Mechanical Polishing ；ＣＭＰ）技術でそ
の表面を平坦化することで溝または孔にＣｕ膜を埋め込
み、Ｃｕ配線を形成する。
いエレクトロマイグレーション耐性を有することから、
０. ２μｍ以下のプロセスの配線層として有望視されて
いる。Ｃｕ配線の形成には、Ｃｕのエッチングまたは層
間絶縁膜の埋め込みの難しさから、ダマシンプロセスが
採用されている。すなわち、半導体基板上に層間絶縁膜
を形成した後、この層間絶縁膜に配線の溝形状または孔
形状を形成し、次いでスパッタリフロー法によって層間
絶縁膜の上層にＣｕを成膜し、この後、化学的機械研磨
（Chemical Mechanical Polishing ；ＣＭＰ）技術でそ
の表面を平坦化することで溝または孔にＣｕ膜を埋め込
み、Ｃｕ配線を形成する。
【０００３】なお、スパッタリフロー法は、溝または孔
が形成された層間絶縁膜の上層に配線材料をスパッタ蒸
着した後、約４５０℃程度に半導体基板を加熱して配線
材料を溝または孔の内部へ流動させる成膜技術であり、
例えば日本機械学会論文集（Ｂ編）６４巻６２７号１９
９８年、Ｐ２９７〜３０３などに、スパッタリフロー法
を用いて成膜されたＣｕ膜からなるＣｕ配線についての
記載がある。
が形成された層間絶縁膜の上層に配線材料をスパッタ蒸
着した後、約４５０℃程度に半導体基板を加熱して配線
材料を溝または孔の内部へ流動させる成膜技術であり、
例えば日本機械学会論文集（Ｂ編）６４巻６２７号１９
９８年、Ｐ２９７〜３０３などに、スパッタリフロー法
を用いて成膜されたＣｕ膜からなるＣｕ配線についての
記載がある。
【０００４】
【発明が解決しようとする課題】ところで、スパッタリ
ング技術はプラズマでターゲット材の表面を物理的に叩
くことによって原子を半導体ウエハに付着させる成膜技
術であるため、ターゲットからたたき出された粒子は、
半導体ウエハの外側に向かう斜め成分が強くなる。この
ため、半導体ウエハの周辺に近づくに従って、層間絶縁
膜に形成された溝または孔の側壁では半導体ウエハの中
心側のＣｕ膜が薄く、外側のＣｕ膜が厚くなるシャドウ
イングが起きてしまう。
ング技術はプラズマでターゲット材の表面を物理的に叩
くことによって原子を半導体ウエハに付着させる成膜技
術であるため、ターゲットからたたき出された粒子は、
半導体ウエハの外側に向かう斜め成分が強くなる。この
ため、半導体ウエハの周辺に近づくに従って、層間絶縁
膜に形成された溝または孔の側壁では半導体ウエハの中
心側のＣｕ膜が薄く、外側のＣｕ膜が厚くなるシャドウ
イングが起きてしまう。
【０００５】さらに、Ｃｕのスパッタリングは、通常、
室温程度で行われるため、半導体ウエハ上のＣｕ原子の
流動（リフロー）現象が小さく、半導体ウエハ上に堆積
されるＣｕ膜の膜厚の増加に伴ってＣｕが入射する溝内
での見込み角度が小さくなり、Ｃｕの入射量が次第に減
少する問題も生ずる。
室温程度で行われるため、半導体ウエハ上のＣｕ原子の
流動（リフロー）現象が小さく、半導体ウエハ上に堆積
されるＣｕ膜の膜厚の増加に伴ってＣｕが入射する溝内
での見込み角度が小さくなり、Ｃｕの入射量が次第に減
少する問題も生ずる。
【０００６】本発明者が検討したところによると、半導
体ウエハの中心部と周辺部とでＣｕ成膜にばらつきが生
じ、半導体ウエハの、特に周辺部では溝内または孔内の
Ｃｕ膜の埋め込みが不十分となって、配線抵抗の増加ま
たは導通不良が起きることが明らかとなった。
体ウエハの中心部と周辺部とでＣｕ成膜にばらつきが生
じ、半導体ウエハの、特に周辺部では溝内または孔内の
Ｃｕ膜の埋め込みが不十分となって、配線抵抗の増加ま
たは導通不良が起きることが明らかとなった。
【０００７】本発明の目的は、半導体基板上の絶縁膜に
設けられた溝または孔へのＣｕ膜の埋め込み性を向上す
ることのできる技術を提供することにある。
設けられた溝または孔へのＣｕ膜の埋め込み性を向上す
ることのできる技術を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置の製造方法は、半導
体基板上の絶縁膜に溝または孔を形成する工程と、半導
体基板の実効温度を相対的に低温の−５０〜１００℃程
度に維持し、平坦部での膜厚が溝または孔の実効深さの
８０〜１４０％程度となるように、絶縁膜の上層にスパ
ッタリング法によって第１のＣｕ膜を堆積する工程と、
半導体基板の実効温度を相対的に高温の２５０〜５００
℃程度に維持し、平坦部での膜厚が溝または孔の実効深
さの５〜５０％程度となるように、第１のＣｕ膜の上層
にスパッタリング法によって第２のＣｕ膜を堆積する工
程とを有するものである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置の製造方法は、半導
体基板上の絶縁膜に溝または孔を形成する工程と、半導
体基板の実効温度を相対的に低温の−５０〜１００℃程
度に維持し、平坦部での膜厚が溝または孔の実効深さの
８０〜１４０％程度となるように、絶縁膜の上層にスパ
ッタリング法によって第１のＣｕ膜を堆積する工程と、
半導体基板の実効温度を相対的に高温の２５０〜５００
℃程度に維持し、平坦部での膜厚が溝または孔の実効深
さの５〜５０％程度となるように、第１のＣｕ膜の上層
にスパッタリング法によって第２のＣｕ膜を堆積する工
程とを有するものである。
【００１０】（２）本発明の半導体集積回路装置の製造
方法は、半導体基板上の絶縁膜に溝または孔を形成する
工程と、半導体基板の実効温度を相対的に低温の−５０
〜１００℃程度に維持し、平坦部での膜厚が溝または孔
の実効深さの８０〜１４０％程度となるように、絶縁膜
の上層にスパッタリング法によって第１のＣｕ膜を堆積
する工程と、半導体基板の実効温度を相対的に高温の２
５０〜５００℃程度に維持し、平坦部での膜厚が溝また
は孔の実効深さの５〜５０％程度となるように、第１の
Ｃｕ膜の上層にスパッタリング法によって第２のＣｕ膜
を堆積する工程と、半導体基板に３５０〜５００℃程度
の温度でリフロー処理を施す工程とを有するものであ
る。
方法は、半導体基板上の絶縁膜に溝または孔を形成する
工程と、半導体基板の実効温度を相対的に低温の−５０
〜１００℃程度に維持し、平坦部での膜厚が溝または孔
の実効深さの８０〜１４０％程度となるように、絶縁膜
の上層にスパッタリング法によって第１のＣｕ膜を堆積
する工程と、半導体基板の実効温度を相対的に高温の２
５０〜５００℃程度に維持し、平坦部での膜厚が溝また
は孔の実効深さの５〜５０％程度となるように、第１の
Ｃｕ膜の上層にスパッタリング法によって第２のＣｕ膜
を堆積する工程と、半導体基板に３５０〜５００℃程度
の温度でリフロー処理を施す工程とを有するものであ
る。
【００１１】（３）本発明の半導体集積回路装置の製造
方法は、前記（１）または（２）のＣｕ膜の製造方法に
おいて、第１のＣｕ膜または第２のＣｕ膜が８０％以上
の銅を含むものである。
方法は、前記（１）または（２）のＣｕ膜の製造方法に
おいて、第１のＣｕ膜または第２のＣｕ膜が８０％以上
の銅を含むものである。
【００１２】（４）本発明の半導体集積回路装置の製造
方法は、前記（１）、（２）または（３）のＣｕ膜の製
造方法において、第１のＣｕ膜の成膜速度を２００〜４
００ｎｍ／分とするものである。
方法は、前記（１）、（２）または（３）のＣｕ膜の製
造方法において、第１のＣｕ膜の成膜速度を２００〜４
００ｎｍ／分とするものである。
【００１３】（５）本発明の半導体集積回路装置の製造
方法は、前記（１）、（２）または（３）のＣｕ膜の製
造方法において、第２のＣｕ膜の成膜速度を１００〜３
００ｎｍ／分とするものである。
方法は、前記（１）、（２）または（３）のＣｕ膜の製
造方法において、第２のＣｕ膜の成膜速度を１００〜３
００ｎｍ／分とするものである。
【００１４】（６）本発明の半導体集積回路装置の製造
方法は、前記（１）、（２）または（３）のＣｕ膜の製
造方法において、スパッタリング装置のターゲット材と
半導体基板との距離を１５０ｍｍ以上とするものであ
る。
方法は、前記（１）、（２）または（３）のＣｕ膜の製
造方法において、スパッタリング装置のターゲット材と
半導体基板との距離を１５０ｍｍ以上とするものであ
る。
【００１５】（７）本発明の半導体集積回路装置の製造
方法は、前記（１）、（２）または（３）のＣｕ膜の製
造方法において、第２のＣｕ膜を成膜する際の半導体基
板の平均昇温速度を１００℃／分以上とするものであ
る。
方法は、前記（１）、（２）または（３）のＣｕ膜の製
造方法において、第２のＣｕ膜を成膜する際の半導体基
板の平均昇温速度を１００℃／分以上とするものであ
る。
【００１６】（８）本発明の半導体集積回路装置の製造
方法は、前記（１）のＣｕ膜の製造方法において、第２
のＣｕ膜を堆積する工程の後に、第２のＣｕ膜および第
１のＣｕ膜の表面を研磨して、溝または孔の内部に第１
のＣｕ膜および第２のＣｕ膜を埋め込む工程を有するも
のである。
方法は、前記（１）のＣｕ膜の製造方法において、第２
のＣｕ膜を堆積する工程の後に、第２のＣｕ膜および第
１のＣｕ膜の表面を研磨して、溝または孔の内部に第１
のＣｕ膜および第２のＣｕ膜を埋め込む工程を有するも
のである。
【００１７】（９）本発明の半導体集積回路装置の製造
方法は、前記（２）のＣｕ膜の製造方法において、半導
体基板にリフロー処理を施す工程の後に、第２のＣｕ膜
および第１のＣｕ膜の表面を研磨して、溝または孔の内
部に第１のＣｕ膜および第２のＣｕ膜を埋め込む工程を
有するものである。
方法は、前記（２）のＣｕ膜の製造方法において、半導
体基板にリフロー処理を施す工程の後に、第２のＣｕ膜
および第１のＣｕ膜の表面を研磨して、溝または孔の内
部に第１のＣｕ膜および第２のＣｕ膜を埋め込む工程を
有するものである。
【００１８】（１０）本発明の半導体集積回路装置の製
造方法は、前記（１）または（２）のＣｕ膜の製造方法
において、半導体基板上の絶縁膜に溝または孔を形成す
る工程の後に、スパッタエッチングによって溝または孔
の肩部を切り落とす工程を有するものである。
造方法は、前記（１）または（２）のＣｕ膜の製造方法
において、半導体基板上の絶縁膜に溝または孔を形成す
る工程の後に、スパッタエッチングによって溝または孔
の肩部を切り落とす工程を有するものである。
【００１９】（１１）本発明の半導体集積回路装置の製
造方法は、前記（１）または（２）のＣｕ膜の製造方法
において、絶縁膜の上層にスパッタリング法によって第
１のＣｕ膜を堆積する工程の前に、絶縁膜の上層にバリ
ア膜を堆積する工程を有し、このバリア膜の上層に上記
第１のＣｕ膜を堆積するものである。
造方法は、前記（１）または（２）のＣｕ膜の製造方法
において、絶縁膜の上層にスパッタリング法によって第
１のＣｕ膜を堆積する工程の前に、絶縁膜の上層にバリ
ア膜を堆積する工程を有し、このバリア膜の上層に上記
第１のＣｕ膜を堆積するものである。
【００２０】（１２）本発明の半導体集積回路装置の製
造方法は、前記（２）のＣｕ膜の製造方法において、リ
フロー処理を５Ｔｏｒｒ以上の高真空中、不活性雰囲気
中または還元雰囲気中で行うものである。
造方法は、前記（２）のＣｕ膜の製造方法において、リ
フロー処理を５Ｔｏｒｒ以上の高真空中、不活性雰囲気
中または還元雰囲気中で行うものである。
【００２１】（１３）本発明の半導体集積回路装置の製
造方法は、前記（１１）のＣｕ膜の製造方法において、
バリア膜をタンタル膜、窒化タンタル膜、窒化タングス
テン膜、窒化タングステン膜またはこれら膜によって構
成される積層膜とするものである。
造方法は、前記（１１）のＣｕ膜の製造方法において、
バリア膜をタンタル膜、窒化タンタル膜、窒化タングス
テン膜、窒化タングステン膜またはこれら膜によって構
成される積層膜とするものである。
【００２２】（１４）本発明の半導体集積回路装置の製
造装置は、半導体基板の実効温度を相対的に低温の−５
０〜１００℃程度に維持できるスパッタリング装置と半
導体基板の実効温度を相対的に高温の２５０〜５００℃
程度に維持できるスパッタリング装置とが一つの搬送室
を共有しているものである。
造装置は、半導体基板の実効温度を相対的に低温の−５
０〜１００℃程度に維持できるスパッタリング装置と半
導体基板の実効温度を相対的に高温の２５０〜５００℃
程度に維持できるスパッタリング装置とが一つの搬送室
を共有しているものである。
【００２３】（１５）本発明の半導体集積回路装置の製
造装置は、半導体基板の実効温度を相対的に低温の−５
０〜１００℃程度に維持できるスパッタリング装置と、
半導体基板の実効温度を相対的に高温の２５０〜５００
℃程度に維持できるスパッタリング装置と、高融点金属
膜または高融点金属化合物膜を形成する装置とが一つの
搬送室を共有しているものである。
造装置は、半導体基板の実効温度を相対的に低温の−５
０〜１００℃程度に維持できるスパッタリング装置と、
半導体基板の実効温度を相対的に高温の２５０〜５００
℃程度に維持できるスパッタリング装置と、高融点金属
膜または高融点金属化合物膜を形成する装置とが一つの
搬送室を共有しているものである。
【００２４】（１６）本発明の半導体集積回路装置の製
造装置は、半導体基板の実効温度を相対的に低温の−５
０〜１００℃程度に維持できるスパッタリング装置と、
半導体基板の実効温度を相対的に高温の２５０〜５００
℃程度に維持できるスパッタリング装置と、高融点金属
膜または高融点金属化合物膜を形成する装置と、スパッ
タエッチング装置と、ヒータ加熱装置またはランプ加熱
装置とが一つの搬送室を共有しているものである。
造装置は、半導体基板の実効温度を相対的に低温の−５
０〜１００℃程度に維持できるスパッタリング装置と、
半導体基板の実効温度を相対的に高温の２５０〜５００
℃程度に維持できるスパッタリング装置と、高融点金属
膜または高融点金属化合物膜を形成する装置と、スパッ
タエッチング装置と、ヒータ加熱装置またはランプ加熱
装置とが一つの搬送室を共有しているものである。
【００２５】（１７）本発明の半導体集積回路装置の製
造装置は、二つの搬送室を有し、一方の搬送室を半導体
基板の実効温度を相対的に低温の−５０〜１００℃程度
に維持できるスパッタリング装置と、半導体基板の実効
温度を相対的に高温の２５０〜５００℃程度に維持でき
るスパッタリング装置と、高融点金属膜または高融点金
属化合物膜を形成する装置とが共有し、他方の搬送室を
スパッタエッチング装置とヒータ加熱装置またはランプ
加熱装置とが共有しているものである。
造装置は、二つの搬送室を有し、一方の搬送室を半導体
基板の実効温度を相対的に低温の−５０〜１００℃程度
に維持できるスパッタリング装置と、半導体基板の実効
温度を相対的に高温の２５０〜５００℃程度に維持でき
るスパッタリング装置と、高融点金属膜または高融点金
属化合物膜を形成する装置とが共有し、他方の搬送室を
スパッタエッチング装置とヒータ加熱装置またはランプ
加熱装置とが共有しているものである。
【００２６】（１８）本発明の半導体集積回路装置の製
造装置は、前記（１５）、（１６）、（１７）の半導体
集積回路装置の製造装置において、高融点金属膜または
高融点金属化合物膜を形成する装置をスパッタリング装
置または化学的気相成長（Chemical Vapor Deposition
；ＣＶＤ）装置とするものである。
造装置は、前記（１５）、（１６）、（１７）の半導体
集積回路装置の製造装置において、高融点金属膜または
高融点金属化合物膜を形成する装置をスパッタリング装
置または化学的気相成長（Chemical Vapor Deposition
；ＣＶＤ）装置とするものである。
【００２７】上記した手段によれば、半導体基板の実効
温度を相対的に低温に維持して第１のＣｕ膜を堆積した
後、半導体基板の実効温度を相対的に高温に維持して第
２のＣｕ膜を堆積するので、第２のＣｕ膜を成膜する
際、Ｃｕのリフロー現象によって第１のＣｕ膜の形状が
崩れて、Ｃｕが入射する見込み角度が広がりＣｕを溝ま
たは孔の内部に堆積し易くなる。さらに、半導体基板上
に供給される第２のＣｕ膜を構成するＣｕ原子は、すで
に半導体基板上に堆積された下地の第１のＣｕ膜から受
ける熱エネルギーによって第１のＣｕ膜上で動き易くな
る。これらにより、溝または孔へのＣｕ膜の埋め込み性
を向上させることができる。
温度を相対的に低温に維持して第１のＣｕ膜を堆積した
後、半導体基板の実効温度を相対的に高温に維持して第
２のＣｕ膜を堆積するので、第２のＣｕ膜を成膜する
際、Ｃｕのリフロー現象によって第１のＣｕ膜の形状が
崩れて、Ｃｕが入射する見込み角度が広がりＣｕを溝ま
たは孔の内部に堆積し易くなる。さらに、半導体基板上
に供給される第２のＣｕ膜を構成するＣｕ原子は、すで
に半導体基板上に堆積された下地の第１のＣｕ膜から受
ける熱エネルギーによって第１のＣｕ膜上で動き易くな
る。これらにより、溝または孔へのＣｕ膜の埋め込み性
を向上させることができる。
【００２８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００２９】本発明の一実施の形態であるダマシンプロ
セスを適用したＣｕ配線の製造方法を図１〜図７を用い
て説明する。なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
セスを適用したＣｕ配線の製造方法を図１〜図７を用い
て説明する。なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００３０】まず、図１に示すように、半導体素子（図
示せず）が形成された半導体基板１上に層間絶縁膜２お
よび窒化シリコン膜３を形成する。この層間絶縁膜２
は、例えば酸化シリコン膜および平坦化されたＢＰＳＧ
（Boron-doped Phospho Silicate Glass）膜からなる積
層膜によって構成されている。次いで、窒化シリコン膜
３の上層に、例えばＴＥＯＳ（Tetra Ethyl Ortho Sili
cate；Ｓｉ（ＯＣ2 Ｈ5Ｏ4 ））とオゾンとをソースガ
スとしたプラズマＣＶＤ法によって形成された酸化シリ
コン膜４を堆積する。この後、レジストパターンをマス
クとして酸化シリコン膜４および窒化シリコン膜３を順
次エッチングすることにより、溝５を形成する。
示せず）が形成された半導体基板１上に層間絶縁膜２お
よび窒化シリコン膜３を形成する。この層間絶縁膜２
は、例えば酸化シリコン膜および平坦化されたＢＰＳＧ
（Boron-doped Phospho Silicate Glass）膜からなる積
層膜によって構成されている。次いで、窒化シリコン膜
３の上層に、例えばＴＥＯＳ（Tetra Ethyl Ortho Sili
cate；Ｓｉ（ＯＣ2 Ｈ5Ｏ4 ））とオゾンとをソースガ
スとしたプラズマＣＶＤ法によって形成された酸化シリ
コン膜４を堆積する。この後、レジストパターンをマス
クとして酸化シリコン膜４および窒化シリコン膜３を順
次エッチングすることにより、溝５を形成する。
【００３１】次に、図２に示すように、溝５の肩部をス
パッタエッチング法によって切り落とし、丸く加工す
る。エッチング量は約５０ｎｍ以下である。
パッタエッチング法によって切り落とし、丸く加工す
る。エッチング量は約５０ｎｍ以下である。
【００３２】次いで、図３に示すように、半導体基板１
上にバリア膜６を堆積する。バリア膜６は、Ｃｕ膜の拡
散を防止することができる機能を有し、スパッタリング
法またはＣＶＤ法によって成膜されて、その厚さは平坦
部で約８０ｎｍ以下である。バリア膜６としては、窒化
チタン（ＴｉＮ）膜、タンタル（Ｔａ）膜、窒化タンタ
ル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、または
これらの膜によって構成される積層膜などを採用しても
よい。
上にバリア膜６を堆積する。バリア膜６は、Ｃｕ膜の拡
散を防止することができる機能を有し、スパッタリング
法またはＣＶＤ法によって成膜されて、その厚さは平坦
部で約８０ｎｍ以下である。バリア膜６としては、窒化
チタン（ＴｉＮ）膜、タンタル（Ｔａ）膜、窒化タンタ
ル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、または
これらの膜によって構成される積層膜などを採用しても
よい。
【００３３】次に、図４に示すように、半導体基板１の
実効温度を−５０〜１００℃程度に維持し、バリア膜６
の上層に第１のＣｕ膜７をスパッタリング法で堆積す
る。第１のＣｕ膜７は、Ｃｕを約８０％以上含んでお
り、平坦部での膜厚が溝５の実効深さの８０〜１４０％
程度となるように成膜される。なお、成膜速度が遅い場
合にはＣｕの流動性が悪くなって埋め込み性が劣化する
ため、第１のＣｕ膜７の成膜速度は２００〜４００ｎｍ
／分程度とする。スパッタリング装置のターゲット材と
半導体基板１との距離は、指向性を上げるために約１５
０ｍｍ以上に設定される。
実効温度を−５０〜１００℃程度に維持し、バリア膜６
の上層に第１のＣｕ膜７をスパッタリング法で堆積す
る。第１のＣｕ膜７は、Ｃｕを約８０％以上含んでお
り、平坦部での膜厚が溝５の実効深さの８０〜１４０％
程度となるように成膜される。なお、成膜速度が遅い場
合にはＣｕの流動性が悪くなって埋め込み性が劣化する
ため、第１のＣｕ膜７の成膜速度は２００〜４００ｎｍ
／分程度とする。スパッタリング装置のターゲット材と
半導体基板１との距離は、指向性を上げるために約１５
０ｍｍ以上に設定される。
【００３４】続いて、図５に示すように、半導体基板１
の実効温度を２５０〜５００℃程度に維持し、高真空状
態を破ることなく第１のＣｕ膜７の上層に第２のＣｕ膜
８をスッパッタリング法で堆積する。第２のＣｕ膜８
は、Ｃｕを約８０％以上含んでおり、平坦部での膜厚が
溝５の実効深さの５〜５０％程度となるように成膜され
る。なお、成膜速度が速い場合にはＣｕが流動する前に
Ｃｕが堆積するので、溝５の内部にボイドを残して溝５
の入口部でブリッジ現象が生じ、一方、成長速度が速い
場合にはＣｕが堆積する前にＣｕが流動するので、溝５
の側壁にＣｕが成膜しなことから、第２のＣｕ膜７の成
膜速度は１００〜３００ｎｍ／分程度とし、成膜中の半
導体基板１の平均昇温速度は約１００℃／分以上とす
る。スパッタリング装置のターゲット材と半導体基板１
との距離は、指向性を上げるために約１５０ｍｍ以上に
設定される。
の実効温度を２５０〜５００℃程度に維持し、高真空状
態を破ることなく第１のＣｕ膜７の上層に第２のＣｕ膜
８をスッパッタリング法で堆積する。第２のＣｕ膜８
は、Ｃｕを約８０％以上含んでおり、平坦部での膜厚が
溝５の実効深さの５〜５０％程度となるように成膜され
る。なお、成膜速度が速い場合にはＣｕが流動する前に
Ｃｕが堆積するので、溝５の内部にボイドを残して溝５
の入口部でブリッジ現象が生じ、一方、成長速度が速い
場合にはＣｕが堆積する前にＣｕが流動するので、溝５
の側壁にＣｕが成膜しなことから、第２のＣｕ膜７の成
膜速度は１００〜３００ｎｍ／分程度とし、成膜中の半
導体基板１の平均昇温速度は約１００℃／分以上とす
る。スパッタリング装置のターゲット材と半導体基板１
との距離は、指向性を上げるために約１５０ｍｍ以上に
設定される。
【００３５】次に、図６に示すように、半導体基板１に
５Ｔｏｒｒ以上の高真空中で３５０〜５００℃程度の熱
処理を施して、第２のＣｕ膜８をリフロー現象によって
溝５の内部へ流し込む（リフロー処理）。なお、このリ
フロー処理は、不活性雰囲気（例えば窒素、ヘリウムま
たはアルゴンなど）中または還元雰囲気（例えば水素ま
たは一酸化炭素など）中で行ってもよい。
５Ｔｏｒｒ以上の高真空中で３５０〜５００℃程度の熱
処理を施して、第２のＣｕ膜８をリフロー現象によって
溝５の内部へ流し込む（リフロー処理）。なお、このリ
フロー処理は、不活性雰囲気（例えば窒素、ヘリウムま
たはアルゴンなど）中または還元雰囲気（例えば水素ま
たは一酸化炭素など）中で行ってもよい。
【００３６】この後、図７に示すように、第２のＣｕ膜
８および第１のＣｕ膜７の表面、ならびにバリア膜６の
露出した表面をＣＭＰ法によって平坦化し、溝５にバリ
ア膜６、第１のＣｕ膜７および第２のＣｕ膜８を埋め込
み、第１のＣｕ膜７および第２のＣｕ膜８によってＣｕ
配線ＭＬを構成する。
８および第１のＣｕ膜７の表面、ならびにバリア膜６の
露出した表面をＣＭＰ法によって平坦化し、溝５にバリ
ア膜６、第１のＣｕ膜７および第２のＣｕ膜８を埋め込
み、第１のＣｕ膜７および第２のＣｕ膜８によってＣｕ
配線ＭＬを構成する。
【００３７】図８は、本実施の形態においてＣｕ配線Ｍ
Ｌを形成するための製造装置の一例を示す概略平面図で
ある。
Ｌを形成するための製造装置の一例を示す概略平面図で
ある。
【００３８】この製造装置は、ロードロック室１０、搬
送室１１ａ，１１ｂ、脱ガス室１２、スパッタエッチン
グ室１３、バリア膜形成室１４、第１Ｃｕスパッタ室１
５および第２Ｃｕスパッタ室１６によって構成される。
送室１１ａ，１１ｂ、脱ガス室１２、スパッタエッチン
グ室１３、バリア膜形成室１４、第１Ｃｕスパッタ室１
５および第２Ｃｕスパッタ室１６によって構成される。
【００３９】まず、前記図１に示した構造を有する半導
体ウエハ（図示せず）をロードロック室１０に設置す
る。次に、ロードロック室１０から取り出された半導体
ウエハは、搬送窒１１ａを通り、脱ガス室１２に搬送さ
れて、半導体ウエハの表面に吸着しているガス、水分な
どを加熱によって脱離させる。この加熱にはヒータ加熱
方式またはランプ加熱方式が用いられ、脱ガスを行うこ
とによって、後述するバリア膜形成室１４、第１Ｃｕス
パッタ室１５または第２Ｃｕスパッタ室１６での半導体
ウエハからの脱ガスが抑えられて、Ｃｕ配線の導通不良
またはチャンバ内での発塵を防ぐことができる。
体ウエハ（図示せず）をロードロック室１０に設置す
る。次に、ロードロック室１０から取り出された半導体
ウエハは、搬送窒１１ａを通り、脱ガス室１２に搬送さ
れて、半導体ウエハの表面に吸着しているガス、水分な
どを加熱によって脱離させる。この加熱にはヒータ加熱
方式またはランプ加熱方式が用いられ、脱ガスを行うこ
とによって、後述するバリア膜形成室１４、第１Ｃｕス
パッタ室１５または第２Ｃｕスパッタ室１６での半導体
ウエハからの脱ガスが抑えられて、Ｃｕ配線の導通不良
またはチャンバ内での発塵を防ぐことができる。
【００４０】次に、半導体ウエハは搬送室１１ａを通
り、脱ガス室１２からスパッタエッチング室１３に搬送
されて、半導体ウエハにスパッタエッチング処理が施さ
れる（前記図２）。次いで、半導体ウエハは搬送室１１
ａおよび搬送室１１ｂを通り、スパッタエッチング室１
３からバリア膜形成室１４へ搬送されて、半導体ウエハ
上にバリア膜６が堆積される（前記図３）。このバリア
膜形成室１４はスパッタリング装置またはＣＶＤ装置に
よって構成される。
り、脱ガス室１２からスパッタエッチング室１３に搬送
されて、半導体ウエハにスパッタエッチング処理が施さ
れる（前記図２）。次いで、半導体ウエハは搬送室１１
ａおよび搬送室１１ｂを通り、スパッタエッチング室１
３からバリア膜形成室１４へ搬送されて、半導体ウエハ
上にバリア膜６が堆積される（前記図３）。このバリア
膜形成室１４はスパッタリング装置またはＣＶＤ装置に
よって構成される。
【００４１】この後、半導体ウエハは搬送室１１ｂを通
り、バリア膜形成室１４から第１Ｃｕスパッタ室１５へ
搬送されて、バリア膜６の上層に第１のＣｕ膜７をスパ
ッタリング法で堆積し（前記図４）、続いて半導体ウエ
ハは搬送室１１ｂを通り、第１Ｃｕスパッタ室１５から
第２Ｃｕスパッタ室１６へ搬送されて、第１のＣｕ膜７
の上層に第２のＣｕ膜８をスパッタリング法で堆積する
（前記図５）。次いで、半導体ウエハは搬送室１１ａ，
１１ｂを通り、第２Ｃｕスパッタ室１６からロードロッ
ク室１０に戻される。
り、バリア膜形成室１４から第１Ｃｕスパッタ室１５へ
搬送されて、バリア膜６の上層に第１のＣｕ膜７をスパ
ッタリング法で堆積し（前記図４）、続いて半導体ウエ
ハは搬送室１１ｂを通り、第１Ｃｕスパッタ室１５から
第２Ｃｕスパッタ室１６へ搬送されて、第１のＣｕ膜７
の上層に第２のＣｕ膜８をスパッタリング法で堆積する
（前記図５）。次いで、半導体ウエハは搬送室１１ａ，
１１ｂを通り、第２Ｃｕスパッタ室１６からロードロッ
ク室１０に戻される。
【００４２】このように、本実施の形態によれば、半導
体基板１の実効温度を相対的に低温の−５０〜１００℃
程度に維持して第１のＣｕ膜７を堆積した後、半導体基
板１の実効温度を相対的に高温の２５０〜５００℃程度
に維持して第２のＣｕ膜８を堆積するので、第２のＣｕ
膜８を成膜する際、Ｃｕのリフロー現象によって第１の
Ｃｕ膜７の形状が崩れて、Ｃｕが入射する見込み角度が
広がりＣｕを溝５の内部に堆積し易くなる。さらに、第
２のＣｕ膜８を成膜する際、実効温度が相対的に高温の
２５０〜５００℃程度に維持された半導体基板１上に供
給されるＣｕ原子は、すでに半導体基板１上に堆積され
た下地の第１のＣｕ膜７から受ける熱エネルギーによっ
て第１のＣｕ膜７上で動き易くなる。
体基板１の実効温度を相対的に低温の−５０〜１００℃
程度に維持して第１のＣｕ膜７を堆積した後、半導体基
板１の実効温度を相対的に高温の２５０〜５００℃程度
に維持して第２のＣｕ膜８を堆積するので、第２のＣｕ
膜８を成膜する際、Ｃｕのリフロー現象によって第１の
Ｃｕ膜７の形状が崩れて、Ｃｕが入射する見込み角度が
広がりＣｕを溝５の内部に堆積し易くなる。さらに、第
２のＣｕ膜８を成膜する際、実効温度が相対的に高温の
２５０〜５００℃程度に維持された半導体基板１上に供
給されるＣｕ原子は、すでに半導体基板１上に堆積され
た下地の第１のＣｕ膜７から受ける熱エネルギーによっ
て第１のＣｕ膜７上で動き易くなる。
【００４３】なお、本実施の形態では、溝５内のＣｕ膜
の埋め込み性を向上させるために、溝５の肩部をスパッ
タエッチング法によって切り落としたが、Ｃｕ配線が埋
め込まれる溝５の深さが溝５の幅よりも小さい場合は、
溝５の肩部を切る落とさなくてもよい。
の埋め込み性を向上させるために、溝５の肩部をスパッ
タエッチング法によって切り落としたが、Ｃｕ配線が埋
め込まれる溝５の深さが溝５の幅よりも小さい場合は、
溝５の肩部を切る落とさなくてもよい。
【００４４】また、本実施の形態では、第２のＣｕ膜８
をリフロー現象によって溝５の内部へ流し込むために、
第２のＣｕ膜８を堆積した後に半導体基板１にリフロー
処理を施したが、スパッタリング法で第２のＣｕ膜８を
溝５の内部に完全に埋め込むことができる場合は、リフ
ロー処理を行わなくてもよい。
をリフロー現象によって溝５の内部へ流し込むために、
第２のＣｕ膜８を堆積した後に半導体基板１にリフロー
処理を施したが、スパッタリング法で第２のＣｕ膜８を
溝５の内部に完全に埋め込むことができる場合は、リフ
ロー処理を行わなくてもよい。
【００４５】また、本実施の形態では、第２のＣｕ膜８
を堆積した後に半導体基板１に施されるリフロー処理
は、高真空中、不活性雰囲気中または還元雰囲気中で行
うが、第２のＣｕ膜８を半導体基板１上に堆積する工程
と半導体基板１にリフロー処理を施す工程とを高真空状
態を破ることなく連続して行える場合は、第２のＣｕ膜
８の表面の酸化を防ぐことができるので、リフロー処置
を還元雰囲気中で行う必要はない。
を堆積した後に半導体基板１に施されるリフロー処理
は、高真空中、不活性雰囲気中または還元雰囲気中で行
うが、第２のＣｕ膜８を半導体基板１上に堆積する工程
と半導体基板１にリフロー処理を施す工程とを高真空状
態を破ることなく連続して行える場合は、第２のＣｕ膜
８の表面の酸化を防ぐことができるので、リフロー処置
を還元雰囲気中で行う必要はない。
【００４６】また、本実施の形態では、Ｃｕ配線の製造
装置は、２つの搬送室１１ａ，１１ｂを設け、一方の搬
送室１１ａに脱ガス室１２とスパッタエッチング室１３
とを接続し、他方の搬送室１１ｂにバリア膜形成室１４
と第１Ｃｕスパッタ室１５と第２Ｃｕスパッタ室１６と
を接続したが、一つの共通の搬送室に脱ガス室１２、ス
パッタエッチング室１３、バリア膜形成室１４、第１Ｃ
ｕスパッタ室１５および第２Ｃｕスパッタ室１６を設け
てもよい。
装置は、２つの搬送室１１ａ，１１ｂを設け、一方の搬
送室１１ａに脱ガス室１２とスパッタエッチング室１３
とを接続し、他方の搬送室１１ｂにバリア膜形成室１４
と第１Ｃｕスパッタ室１５と第２Ｃｕスパッタ室１６と
を接続したが、一つの共通の搬送室に脱ガス室１２、ス
パッタエッチング室１３、バリア膜形成室１４、第１Ｃ
ｕスパッタ室１５および第２Ｃｕスパッタ室１６を設け
てもよい。
【００４７】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００４８】例えば、前記実施の形態では、溝に埋め込
まれる配線に適用した場合について説明したが、半導体
素子と配線とを接続する孔または上層配線と下層配線と
を接続する孔に埋め込まれるプラブにも適用可能であ
る。
まれる配線に適用した場合について説明したが、半導体
素子と配線とを接続する孔または上層配線と下層配線と
を接続する孔に埋め込まれるプラブにも適用可能であ
る。
【００４９】また、前記実施の形態では、シングルダマ
シンプロセスに適用した場合について説明したが、デュ
アルダマシンプロセスにも適用可能である。
シンプロセスに適用した場合について説明したが、デュ
アルダマシンプロセスにも適用可能である。
【００５０】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５１】本発明によれば、半導体基板の実効温度を
相対的に低温に維持して成膜された第１のＣｕ膜の上層
に、実効温度を相対的に高温に維持して第２のＣｕ膜を
成膜することにより、第２のＣｕ膜を成膜する際、Ｃｕ
が入射する見込み角度が広がりＣｕを溝または孔の内部
に堆積し易くなり、さらに、Ｃｕ原子がすでに半導体基
板上に堆積された下地第１のＣｕ膜の表面で動き易くな
るので、溝または孔へのＣｕ膜の埋め込み性を向上する
ことができる。
相対的に低温に維持して成膜された第１のＣｕ膜の上層
に、実効温度を相対的に高温に維持して第２のＣｕ膜を
成膜することにより、第２のＣｕ膜を成膜する際、Ｃｕ
が入射する見込み角度が広がりＣｕを溝または孔の内部
に堆積し易くなり、さらに、Ｃｕ原子がすでに半導体基
板上に堆積された下地第１のＣｕ膜の表面で動き易くな
るので、溝または孔へのＣｕ膜の埋め込み性を向上する
ことができる。
【００５２】さらに、溝または孔へのＣｕ膜の埋め込み
性を向上できることから、Ｃｕ配線の抵抗の増加または
導通不良を防止することができて、Ｃｕ配線を有する半
導体集積回路装置の歩留まりが向上する。
性を向上できることから、Ｃｕ配線の抵抗の増加または
導通不良を防止することができて、Ｃｕ配線を有する半
導体集積回路装置の歩留まりが向上する。
【図１】本発明の一実施の形態であるダマシンプロセス
によるＣｕ配線の製造方法を示す半導体基板の要部断面
図である。
によるＣｕ配線の製造方法を示す半導体基板の要部断面
図である。
【図２】本発明の一実施の形態であるダマシンプロセス
によるＣｕ配線の製造方法を示す半導体基板の要部断面
図である。
によるＣｕ配線の製造方法を示す半導体基板の要部断面
図である。
【図３】本発明の一実施の形態であるダマシンプロセス
によるＣｕ配線の製造方法を示す半導体基板の要部断面
図である。
によるＣｕ配線の製造方法を示す半導体基板の要部断面
図である。
【図４】本発明の一実施の形態であるダマシンプロセス
によるＣｕ配線の製造方法を示す半導体基板の要部断面
図である。
によるＣｕ配線の製造方法を示す半導体基板の要部断面
図である。
【図５】本発明の一実施の形態であるダマシンプロセス
によるＣｕ配線の製造方法を示す半導体基板の要部断面
図である。
によるＣｕ配線の製造方法を示す半導体基板の要部断面
図である。
【図６】本発明の一実施の形態であるダマシンプロセス
によるＣｕ配線の製造方法を示す半導体基板の要部断面
図である。
によるＣｕ配線の製造方法を示す半導体基板の要部断面
図である。
【図７】本発明の一実施の形態であるダマシンプロセス
によるＣｕ配線の製造方法を示す半導体基板の要部断面
図である。
によるＣｕ配線の製造方法を示す半導体基板の要部断面
図である。
【図８】本発明の一実施の形態であるＣｕ成膜装置の一
例を示す概略平面図である。
例を示す概略平面図である。
１ 半導体基板 ２ 層間絶縁膜 ３ 窒化シリコン膜 ４ 酸化シリコン膜 ５ 溝 ６ バリア膜 ７ 第１のＣｕ膜 ８ 第２のＣｕ膜 １０ ロードロック室 １１ａ 搬送室 １１ｂ 搬送室 １２ 脱ガス室 １３ スパッタエッチング室 １４ バリア膜形成室 １５ 第１銅スパッタ室 １６ 第２銅スパッタ室 ＭＬ 銅配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 齋藤 達之 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 小西 信博 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 4K029 AA29 BA08 BB02 BC03 BD02 CA05 EA02 EA08 GA00 GA01 4M104 BB17 BB30 BB32 BB33 DD16 DD19 DD37 DD39 DD79 FF17 FF18 FF22 HH13 5F033 HH11 HH21 HH32 HH33 HH34 MM01 MM02 MM12 MM13 PP06 PP15 PP18 PP33 QQ09 QQ10 QQ34 QQ37 QQ48 QQ73 QQ75 QQ85 QQ98 RR04 RR06 RR15 SS01 SS04 SS15 TT02 WW01 WW03 WW10 XX02
Claims (10)
- 【請求項１】 (a).半導体基板上の絶縁膜に溝または孔
を形成する工程と、(b).前記半導体基板の実効温度を相
対的に低温の−５０〜１００℃程度に維持し、平坦部で
の膜厚が前記溝または前記孔の実効深さの８０〜１４０
％程度となるように、前記絶縁膜の上層にスパッタリン
グ法によって第１の銅膜を堆積する工程と、(c).前記半
導体基板の実効温度を相対的に高温の２５０〜５００℃
程度に維持し、平坦部での膜厚が前記溝または前記孔の
実効深さの５〜５０％程度となるように、前記第１の銅
膜の上層にスパッタリング法によって第２の銅膜を堆積
する工程とを有することを特徴とする半導体集積回路装
置の製造方法。 - 【請求項２】 (a).半導体基板上の絶縁膜に溝または孔
を形成する工程と、(b).前記半導体基板の実効温度を相
対的に低温の−５０〜１００℃程度に維持し、平坦部で
の膜厚が前記溝または前記孔の実効深さの８０〜１４０
％程度となるように、前記絶縁膜の上層にスパッタリン
グ法によって第１の銅膜を堆積する工程と、(c).前記半
導体基板の実効温度を相対的に高温の２５０〜５００℃
程度に維持し、平坦部での膜厚が前記溝または前記孔の
実効深さの５〜５０％程度となるように、前記第１の銅
膜の上層にスパッタリング法によって第２の銅膜を堆積
する工程と、(d).前記半導体基板に３５０〜５００℃程
度の温度でリフロー処理を施す工程とを有することを特
徴とする半導体集積回路装置の製造方法。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置の製造方法であって、前記第１の銅膜または前記第
２の銅膜は８０％以上の銅を含むことを特徴とする半導
体集積回路装置の製造方法。 - 【請求項４】 請求項１、２または３記載の半導体集積
回路装置の製造方法であって、前記第１の銅膜の成膜速
度が２００〜４００ｎｍ／分であることを特徴とする半
導体集積回路装置の製造方法。 - 【請求項５】 請求項１、２または３記載の半導体集積
回路装置の製造方法であって、前記第２の銅膜の成膜速
度が１００〜３００ｎｍ／分であることを特徴とする半
導体集積回路装置の製造方法。 - 【請求項６】 請求項１、２または３記載の半導体集積
回路装置の製造方法であって、スパッタリング装置のタ
ーゲット材と前記半導体基板との距離が１５０ｍｍ以上
であることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項７】 請求項１、２または３記載の半導体集積
回路装置の製造方法であって、前記第２の銅膜を成膜す
る際の前記半導体基板の平均昇温速度が１００℃／分以
上であることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項８】 請求項１または２記載の半導体集積回路
装置の製造方法であって、前記(a) 工程の後にスパッタ
エッチングによって前記溝または前記孔の肩部を切り落
とすことを特徴とする半導体集積回路装置の製造方法。 - 【請求項９】 請求項１または２記載の半導体集積回路
装置の製造方法であって、前記(b) 工程の前に前記絶縁
膜の上層にバリア膜を堆積し、次いで前記バリア膜の上
層に前記第１の銅膜を堆積することを特徴とする半導体
集積回路装置の製造方法。 - 【請求項１０】 半導体基板の実効温度を相対的に低温
の−５０〜１００℃程度に維持できるスパッタリング装
置と前記半導体基板の実効温度を相対的に高温の２５０
〜５００℃程度に維持できるスパッタリング装置とが一
つの搬送室を共有していることを特徴とする半導体集積
回路装置の製造装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11179191A JP2001007049A (ja) | 1999-06-25 | 1999-06-25 | 半導体集積回路装置の製造方法およびその製造装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11179191A JP2001007049A (ja) | 1999-06-25 | 1999-06-25 | 半導体集積回路装置の製造方法およびその製造装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001007049A true JP2001007049A (ja) | 2001-01-12 |
Family
ID=16061537
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11179191A Pending JP2001007049A (ja) | 1999-06-25 | 1999-06-25 | 半導体集積回路装置の製造方法およびその製造装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001007049A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1999
- 1999-06-25 JP JP11179191A patent/JP2001007049A/ja active Pending
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