JP2509394B2 - メタラジ構造体の形成方法 - Google Patents
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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Description
【０００１】
【産業上の利用分野】この発明は、半導体デバイスの相
互接続構造体に関するものであり、より詳細には、複数
の異なるレベルのメタラジ線を自己整合的に相互接続す
る方法および構造体に関するものである。
互接続構造体に関するものであり、より詳細には、複数
の異なるレベルのメタラジ線を自己整合的に相互接続す
る方法および構造体に関するものである。
【０００２】
【従来の技術】ＶＬＳＩ技術の開発において、実際上可
能なできるだけ多数の自己整合する微細形状を１工程で
実現することが、長年望まれていた。半導体技術によっ
て相互接続の線分を自己整合させることにより、集積回
路デバイスの組合せが占める必要面積を減少させ、これ
によって集積密度を高めるとともに、構成部品の製造コ
ストを低下させることができる。
能なできるだけ多数の自己整合する微細形状を１工程で
実現することが、長年望まれていた。半導体技術によっ
て相互接続の線分を自己整合させることにより、集積回
路デバイスの組合せが占める必要面積を減少させ、これ
によって集積密度を高めるとともに、構成部品の製造コ
ストを低下させることができる。
【０００３】従来は、半導体加工では、工程の最初だけ
最小の画定可能な寸法を使用していた。マスクの画定レ
ベルが増大するとともに、整合の許容誤差が累積し、下
段への相互接続の線分を正しく整合させるための位置決
では、各レベルの寸法を次々に増大させなければならな
かったからである。多くの半導体加工では、１５以上の
マスク・レベルが必要であり、最終メタライゼーション
工程、すなわちバック・エンド・オブ・ザ・ライン（Ｂ
ＥＯＬ）が、ＶＬＳＩの集積度を増大する際の限定要因
になっている。
最小の画定可能な寸法を使用していた。マスクの画定レ
ベルが増大するとともに、整合の許容誤差が累積し、下
段への相互接続の線分を正しく整合させるための位置決
では、各レベルの寸法を次々に増大させなければならな
かったからである。多くの半導体加工では、１５以上の
マスク・レベルが必要であり、最終メタライゼーション
工程、すなわちバック・エンド・オブ・ザ・ライン（Ｂ
ＥＯＬ）が、ＶＬＳＩの集積度を増大する際の限定要因
になっている。
【０００４】ＢＥＯＬ技術で使用可能な集積度に影響を
与える他の要因は、工程数が増えるほど、半導体基板の
上面が不規則になり、または凹凸ができることである。
適切な機能的構造を形成するには、相互接続メタラジの
異なるレベル間の接触バイア・ホールの寸法を大きくす
る必要があった。
与える他の要因は、工程数が増えるほど、半導体基板の
上面が不規則になり、または凹凸ができることである。
適切な機能的構造を形成するには、相互接続メタラジの
異なるレベル間の接触バイア・ホールの寸法を大きくす
る必要があった。
【０００５】最近、回路の集積度を増大し続けるには、
技術の改良が必要なことが明らかになった。この改良の
１つが、相互接続に使用するメタラジと、それに関連す
る誘電体層の平面性を増す方法の開発であった。たとえ
ば、平面化技術の１つは、「基板上に同一平面の金属及
び絶縁フィルムを形成する化学的／機械的研磨方
法」（"Chem-Mech Polishing Method for Producing Co
planar Metal/Insulator Films on a Substrate"）と題
する米国特許第4,944,836号明細書に詳細に記載され
た、化学・機械的研磨（ＣＭＰ）法である。ＣＭＰ法を
使用すると、高密度のデバイスを製作するのに必要な加
工および整合の許容誤差を減少させるために、金属、誘
電体、または両方を平面化させることができる。
技術の改良が必要なことが明らかになった。この改良の
１つが、相互接続に使用するメタラジと、それに関連す
る誘電体層の平面性を増す方法の開発であった。たとえ
ば、平面化技術の１つは、「基板上に同一平面の金属及
び絶縁フィルムを形成する化学的／機械的研磨方
法」（"Chem-Mech Polishing Method for Producing Co
planar Metal/Insulator Films on a Substrate"）と題
する米国特許第4,944,836号明細書に詳細に記載され
た、化学・機械的研磨（ＣＭＰ）法である。ＣＭＰ法を
使用すると、高密度のデバイスを製作するのに必要な加
工および整合の許容誤差を減少させるために、金属、誘
電体、または両方を平面化させることができる。
【０００６】高集積度ＢＥＯＬ処理は、単一の金属層を
レベル間バイアおよび相互接続として使用することか
ら、個別に画定可能なバイア・スタッドおよび線の加工
を使用することにまで発展してきた。米国特許第４５８
２５６３号明細書に、個別のバイア・スタッドを形成し
て、垂直方向の相互接続として機能させ、実質的に平坦
な相互接続を、水平方向の相互接続として使用する、こ
のような技法の１例が記載されている。
レベル間バイアおよび相互接続として使用することか
ら、個別に画定可能なバイア・スタッドおよび線の加工
を使用することにまで発展してきた。米国特許第４５８
２５６３号明細書に、個別のバイア・スタッドを形成し
て、垂直方向の相互接続として機能させ、実質的に平坦
な相互接続を、水平方向の相互接続として使用する、こ
のような技法の１例が記載されている。
【０００７】位置合せの許容誤差を減らすまたはなくす
るのに有用なもう１つの技法は、１つまたは複数のマス
ク・レベルで、自己整合する微細形状を実現することで
ある。自己整合したスタッドおよび相互接続線を形成で
きるいくつかの技法が知られている。「二重レベル自己
整合のための単一マスクと像形成」（"Single Mask and
Imaging for a Dual Level Self Aligned Definitio
n", ＩＢＭテクニカル・ディスクロージャ・ブリテン、
1987年12月、pp．195-196）に「スタッド・アップ」自
己整合技法が教示されている。米国特許第4,789,648号
明細書、論文「形状に沿った配線を形成する単一ステッ
プ多層金属化手法」（"Single-Step, Multilevel, Meta
lization Technique for Conformal Wiring", ＩＢＭテ
クニカル・ディスクロージャ・ブリテン、1988年9月, p
p．400-401）、および、米国特許第5091289号明細書に
は、自己整合「スタッド・ダウン」相互接続メタラジを
形成するそれぞれ異なる技法が教示されている。また、
「単一金属付着からの多層集積回路配線構造」（"A Mul
ti-Level Integrated Circuit Wiring Structure from
a Single Metal Deposit"）と題する米国特許第4,962,0
58号明細書には、スタッド・アップ構造およびスタッド
・ダウン構造の両方を形成する技法が教示されている。
上記の各文献では、スタッドと、メタラジの界面層が、
共にスタッドと線の自己整合が達成される処理によって
形成される。
るのに有用なもう１つの技法は、１つまたは複数のマス
ク・レベルで、自己整合する微細形状を実現することで
ある。自己整合したスタッドおよび相互接続線を形成で
きるいくつかの技法が知られている。「二重レベル自己
整合のための単一マスクと像形成」（"Single Mask and
Imaging for a Dual Level Self Aligned Definitio
n", ＩＢＭテクニカル・ディスクロージャ・ブリテン、
1987年12月、pp．195-196）に「スタッド・アップ」自
己整合技法が教示されている。米国特許第4,789,648号
明細書、論文「形状に沿った配線を形成する単一ステッ
プ多層金属化手法」（"Single-Step, Multilevel, Meta
lization Technique for Conformal Wiring", ＩＢＭテ
クニカル・ディスクロージャ・ブリテン、1988年9月, p
p．400-401）、および、米国特許第5091289号明細書に
は、自己整合「スタッド・ダウン」相互接続メタラジを
形成するそれぞれ異なる技法が教示されている。また、
「単一金属付着からの多層集積回路配線構造」（"A Mul
ti-Level Integrated Circuit Wiring Structure from
a Single Metal Deposit"）と題する米国特許第4,962,0
58号明細書には、スタッド・アップ構造およびスタッド
・ダウン構造の両方を形成する技法が教示されている。
上記の各文献では、スタッドと、メタラジの界面層が、
共にスタッドと線の自己整合が達成される処理によって
形成される。
【０００８】回路の集積度を増大し続けるには、ＢＥＯ
Ｌ技術をさらに改善する技法が、さらに必要となる。
Ｌ技術をさらに改善する技法が、さらに必要となる。
【０００９】
【発明が解決しようとする課題】この発明の目的は、３
段自己整合メタラジを提供することにより、多段相互接
続メタラジの自己整合を得る能力を大幅に改善すること
にある。
段自己整合メタラジを提供することにより、多段相互接
続メタラジの自己整合を得る能力を大幅に改善すること
にある。
【００１０】この発明の他の目的は、第１段の相互接
続、第２段の相互接続、およびそれらに関連するスタッ
ドの間の自己整合を達成するための方法を提供すること
にある。
続、第２段の相互接続、およびそれらに関連するスタッ
ドの間の自己整合を達成するための方法を提供すること
にある。
【００１１】
【課題を解決するための手段】この発明によれば、第１
段の相互接続を表す第１のマスクによって画定される共
通の垂直縁部、または共通平面を使用することにより、
メタラジ用のバイアを形成する際にマスクの位置合せ誤
差を考慮する必要がなくなる。相互接続バイアおよび第
２段の相互接続を画定するための以後のマスクは、以後
の金属段を画定する共通エレメントとして、第１のマス
ク・パターンの少なくとも１つの縁部を使用する。エッ
チ・ストップ層と、オーバサイズの第２段マスクの組合
せにより、マスクのオーバレイが避けられる。
段の相互接続を表す第１のマスクによって画定される共
通の垂直縁部、または共通平面を使用することにより、
メタラジ用のバイアを形成する際にマスクの位置合せ誤
差を考慮する必要がなくなる。相互接続バイアおよび第
２段の相互接続を画定するための以後のマスクは、以後
の金属段を画定する共通エレメントとして、第１のマス
ク・パターンの少なくとも１つの縁部を使用する。エッ
チ・ストップ層と、オーバサイズの第２段マスクの組合
せにより、マスクのオーバレイが避けられる。
【００１２】
【実施例】この発明を効果的に実施するには、従来技術
の各種の教示を理解することが必要である。下記の文献
は、この発明を実施するために必要な特殊技術の一部を
示すものである。
の各種の教示を理解することが必要である。下記の文献
は、この発明を実施するために必要な特殊技術の一部を
示すものである。
【００１３】表面を平面化するための化学・機械的研磨
については、上述の文献、米国特許第4,944,836号、米
国特許第4,789,648号、および米国特許第4,962,058号の
各明細書に記載されている。
については、上述の文献、米国特許第4,944,836号、米
国特許第4,789,648号、および米国特許第4,962,058号の
各明細書に記載されている。
【００１４】スタッドおよび相互接続のための、タング
ステン等の超硬金属の形成方法は、シード式ＣＶＤにつ
いては、「タングステン・スタッドの選択的ＣＶＤプロ
セス」（"Process for Selective Chemical Vapor Depo
sition of Tungsten Studs",Research Disclosure, May
1988, item 28923）、六フッ化タングステンおよびシ
ランからのタングステンのＣＶＤについては米国特許第
4,892,843号明細書、有機誘電体ＢＥＯＬ環境でのタン
グステンの使用については「ポリイミド・フィルム特性
及びポリイミドへのタングステンの選択的ＬＰＣＶＤ」
（"PolyimideFilm Properties and Selective LPCVD of
Tungsten on Polyimide", R.W.Patee et al, J. Elect
rochemical Society、June 1988, pp. 1477-83）、多段
メタラジＢＥＯＬ法における選択的タングステン・スタ
ッドの使用については、「タングステン・バイアの選択
的ＣＶＤを使用した平坦多層相互接続」（"ThermallySt
able and Completely Planarized Multilevel Intercon
nection with Selective CVD-W Via and 31P+/11B+ Imp
lanted WSix/TiN/Si Contact", K.Mitsuhashiet al, 19
88 Symposium on VLSI Technology Digest of Technica
l Papers、pp. 71-2, May 10-13, 1988）に記載されて
いる。
ステン等の超硬金属の形成方法は、シード式ＣＶＤにつ
いては、「タングステン・スタッドの選択的ＣＶＤプロ
セス」（"Process for Selective Chemical Vapor Depo
sition of Tungsten Studs",Research Disclosure, May
1988, item 28923）、六フッ化タングステンおよびシ
ランからのタングステンのＣＶＤについては米国特許第
4,892,843号明細書、有機誘電体ＢＥＯＬ環境でのタン
グステンの使用については「ポリイミド・フィルム特性
及びポリイミドへのタングステンの選択的ＬＰＣＶＤ」
（"PolyimideFilm Properties and Selective LPCVD of
Tungsten on Polyimide", R.W.Patee et al, J. Elect
rochemical Society、June 1988, pp. 1477-83）、多段
メタラジＢＥＯＬ法における選択的タングステン・スタ
ッドの使用については、「タングステン・バイアの選択
的ＣＶＤを使用した平坦多層相互接続」（"ThermallySt
able and Completely Planarized Multilevel Intercon
nection with Selective CVD-W Via and 31P+/11B+ Imp
lanted WSix/TiN/Si Contact", K.Mitsuhashiet al, 19
88 Symposium on VLSI Technology Digest of Technica
l Papers、pp. 71-2, May 10-13, 1988）に記載されて
いる。
【００１５】図１を参照すると、第１段メタラジによっ
て接触される複数の領域（図示せず）を含む、部分的に
加工された半導体基板１０が示されている。基板１０の
上に、好ましくはＣＭＰ法によって平面化された不動態
化誘電体層１２がある。層１２は、通常の二酸化シリコ
ン、またはホウ素またはリンあるいはその両方をドーピ
ングしたガラス、またはポリイミド等の有機材料であ
る。誘電体層１２の上に、誘電体層１２に対して選択的
にエッチングできる、窒化シリコン、酸化アルミニウ
ム、その他の材料のエッチ・ストップ層１４がある。
て接触される複数の領域（図示せず）を含む、部分的に
加工された半導体基板１０が示されている。基板１０の
上に、好ましくはＣＭＰ法によって平面化された不動態
化誘電体層１２がある。層１２は、通常の二酸化シリコ
ン、またはホウ素またはリンあるいはその両方をドーピ
ングしたガラス、またはポリイミド等の有機材料であ
る。誘電体層１２の上に、誘電体層１２に対して選択的
にエッチングできる、窒化シリコン、酸化アルミニウ
ム、その他の材料のエッチ・ストップ層１４がある。
【００１６】基板１０の上の様々なデバイス領域を相互
接続するための第１段メタラジ（Ｍ１）を画定するため
に、マスキング１６層が形成され、選択的にパターン形
成されてチャネル１８を画定している。このチャネル
は、規則的で平行なものとして示してあるが、所要のど
んな構成でもよい。
接続するための第１段メタラジ（Ｍ１）を画定するため
に、マスキング１６層が形成され、選択的にパターン形
成されてチャネル１８を画定している。このチャネル
は、規則的で平行なものとして示してあるが、所要のど
んな構成でもよい。
【００１７】Ｍ１チャネルの画定後、基板上のチャネル
の経路をコンフォーマルな導電層を形成する。図２に示
すように、第１のメタラジ層２０を、いくつかの周知の
方法で形成する。たとえば、リフトオフ付着法を使用す
ることができる。他の方法には、イオン・クラスタ・ビ
ーム法や、任意の方向性付着法がある。Ｍ１ ２０の付
着が、マスク１６によって形成されたパターンを充填す
るように付着されないことが、重要な特徴である。Ｍ１
の付着後、マスク１６を、マスクの材料に適した方法で
除去する。
の経路をコンフォーマルな導電層を形成する。図２に示
すように、第１のメタラジ層２０を、いくつかの周知の
方法で形成する。たとえば、リフトオフ付着法を使用す
ることができる。他の方法には、イオン・クラスタ・ビ
ーム法や、任意の方向性付着法がある。Ｍ１ ２０の付
着が、マスク１６によって形成されたパターンを充填す
るように付着されないことが、重要な特徴である。Ｍ１
の付着後、マスク１６を、マスクの材料に適した方法で
除去する。
【００１８】スタッドの形成に適した材料を使用して、
図３に示すように、基板上にマスク２２を形成する。ス
タッドを無電解法で形成する場合は、有機レジストが使
用できる。スタッドの形成に選択的タングステンを使用
する場合は、ポリイミド、酸化物、または他の絶縁性マ
スクが必要である。マスク２２を形成した後、スタッド
が必要な位置で、Ｍ１の選択された部分を露出させる。
この形成は選択的過程であるため、マスク２２の整合は
重要ではない。各スタッドの少なくとも１つの縁部が最
初の誘電体１２のチャネル縁部によって画定されること
に留意されたい。次に、スタッド２４を形成して、スタ
ッド・バイアを部分的に充填する。
図３に示すように、基板上にマスク２２を形成する。ス
タッドを無電解法で形成する場合は、有機レジストが使
用できる。スタッドの形成に選択的タングステンを使用
する場合は、ポリイミド、酸化物、または他の絶縁性マ
スクが必要である。マスク２２を形成した後、スタッド
が必要な位置で、Ｍ１の選択された部分を露出させる。
この形成は選択的過程であるため、マスク２２の整合は
重要ではない。各スタッドの少なくとも１つの縁部が最
初の誘電体１２のチャネル縁部によって画定されること
に留意されたい。次に、スタッド２４を形成して、スタ
ッド・バイアを部分的に充填する。
【００１９】マスク２２の除去後、基板の表面全体を第
２の誘電体２６、好ましくは酸化物で被覆し、ＣＭＰま
たは反応性イオン・エッチング（ＲＩＥ）エッチバック
法により、基板の表面を、エッチングされないマスク１
４のレベルで平面化する。
２の誘電体２６、好ましくは酸化物で被覆し、ＣＭＰま
たは反応性イオン・エッチング（ＲＩＥ）エッチバック
法により、基板の表面を、エッチングされないマスク１
４のレベルで平面化する。
【００２０】次に、図４に示すように、第２段相互接続
Ｍ２を画定するマスク２８を、平面化した表面上に付着
させる。マスク２８は、必要なメタライゼーション・パ
ターンよりオーバーレイ誤差だけ故意に大きく作成す
る。次に、適当な材料のコンフォーマル層を、オーバー
レイ誤差に等しい厚みに付着させて、側壁スペーサ３０
を形成する。方向性ＲＩＥを用いて、内周上にスペーサ
３０を形成する。この工程は、誘電体１２と、その上の
エッチングされない層の元の縁部が、マスク２８の縁部
で露出しないようにするために行う。次に、層１４の露
出部分をエッチングによってすべて除去して、開口部中
の誘電体１２を露出させ、Ｍ２用の相互接続パターンを
画定する。次に、露出した誘電体層１２および２６を、
前に形成したスタッド２４を露出させるのに十分な深さ
まで選択的にエッチングする。次に、スペーサ３０を選
択的に除去して、層１４の、マスク１６によって最初に
画定された部分を露出させる。次にＭ２マスク２８を除
去する。この工程の結果、マスク１４によって画定され
た、誘電体１２の元の縁部に自己整合した、Ｍ２のくぼ
んだ像が得られる。
Ｍ２を画定するマスク２８を、平面化した表面上に付着
させる。マスク２８は、必要なメタライゼーション・パ
ターンよりオーバーレイ誤差だけ故意に大きく作成す
る。次に、適当な材料のコンフォーマル層を、オーバー
レイ誤差に等しい厚みに付着させて、側壁スペーサ３０
を形成する。方向性ＲＩＥを用いて、内周上にスペーサ
３０を形成する。この工程は、誘電体１２と、その上の
エッチングされない層の元の縁部が、マスク２８の縁部
で露出しないようにするために行う。次に、層１４の露
出部分をエッチングによってすべて除去して、開口部中
の誘電体１２を露出させ、Ｍ２用の相互接続パターンを
画定する。次に、露出した誘電体層１２および２６を、
前に形成したスタッド２４を露出させるのに十分な深さ
まで選択的にエッチングする。次に、スペーサ３０を選
択的に除去して、層１４の、マスク１６によって最初に
画定された部分を露出させる。次にＭ２マスク２８を除
去する。この工程の結果、マスク１４によって画定され
た、誘電体１２の元の縁部に自己整合した、Ｍ２のくぼ
んだ像が得られる。
【００２１】次に、図５に示すように、第２段の金属を
ブランケット付着させる。ＣＭＰまたはその他の反応性
イオン・エッチング等の適当な方法を用いて、誘電体１
２の表面内に画定されたＭ２パターン３２を残して、基
板表面全体を平面化させる。層３２の縁部は、そのスタ
ッド上にある部分で、マスク１６の元のパターンに自己
整合する。
ブランケット付着させる。ＣＭＰまたはその他の反応性
イオン・エッチング等の適当な方法を用いて、誘電体１
２の表面内に画定されたＭ２パターン３２を残して、基
板表面全体を平面化させる。層３２の縁部は、そのスタ
ッド上にある部分で、マスク１６の元のパターンに自己
整合する。
【００２２】次に、図６を参照すると、Ｍ１マスク１６
によって画定された理想的な平面３４の概略図が示され
ている。図から分かるように、斜線で示した部分で、Ｍ
１２０、スタッド２４、およびＭ２ ３２は、面３４と
同レベルに平面化されている。
によって画定された理想的な平面３４の概略図が示され
ている。図から分かるように、斜線で示した部分で、Ｍ
１２０、スタッド２４、およびＭ２ ３２は、面３４と
同レベルに平面化されている。
【００２３】この発明を１つの実施例に関して示した
が、他の周知の処理方法を使用することにより、この発
明の他の態様も実現できることが、当業者に理解される
であろう。
が、他の周知の処理方法を使用することにより、この発
明の他の態様も実現できることが、当業者に理解される
であろう。
【００２４】
【発明の効果】以上説明したように、この発明によれ
ば、第１段相互接続を画定する第１のマスクによって画
定される共通の垂直縁部または共通平面を使用すること
により、メタラジ用のバイアを形成する際にマスクの位
置合せ誤差を考慮する必要がなくなる。
ば、第１段相互接続を画定する第１のマスクによって画
定される共通の垂直縁部または共通平面を使用すること
により、メタラジ用のバイアを形成する際にマスクの位
置合せ誤差を考慮する必要がなくなる。
【図１】本発明により基板上に不動態化誘電体、エッチ
・ストップ、マスクの各層を形成し、相互接続用の第１
段メタラジ用チャネルを形成した構造を示す断面図。
・ストップ、マスクの各層を形成し、相互接続用の第１
段メタラジ用チャネルを形成した構造を示す断面図。
【図２】図１の構造に第１のメタラジ層を形成し、マス
ク層を除去した構造を示す断面図。
ク層を除去した構造を示す断面図。
【図３】図２の構造にスタッド形成のためのマスクを形
成し、スタッドが必要な位置を露出させ、スタッドを形
成した構造を示す断面図。
成し、スタッドが必要な位置を露出させ、スタッドを形
成した構造を示す断面図。
【図４】図３の構造に、エッチ・ストップ層で画定され
た不動態化誘電体層に自己整合した、第２段相互接続層
メタラジ用の凹部が形成された構造を示す断面図。
た不動態化誘電体層に自己整合した、第２段相互接続層
メタラジ用の凹部が形成された構造を示す断面図。
【図５】図４の構造に第２段の金属をブランケット付着
させ、基板表面全体を平面化させた構造を示す断面図。
させ、基板表面全体を平面化させた構造を示す断面図。
【図６】相互接続の３つのレベルを画定する共通面を示
す仮想構造の断面図。
す仮想構造の断面図。
フロントページの続き (72)発明者 カーター・ウェリング・カーンタ アメリカ合衆国 05456、バーモント州、 コルチェスター、グランドビュー・ロー ド（番地なし) (56)参考文献 特開 昭63−76457（ＪＰ，Ａ)
Claims (2)
- 【請求項１】 第１の誘電体層を形成し、 上記第１の誘電体層中に、第１のパターンを画定し、 上記第１の誘電体層中に形成した上記第１のパターン
を、導体で部分的に充填し、 上記第１の誘電体層中に形成した第１のパターンの少な
くとも１つに少なくとも部分的に整合した複数の導電性
スタッドを選択的に形成し、上記スタッドで上記第１の
誘電体層中の上記第１のパターンを部分的に充填し、 上記第１の誘電体層中の上記第１のパターンの残りの部
分を、第２の誘電体層で充填して平面化し、上記第１のパターンを含む第１および第２の誘電体層の
領域から、上記スタッドの上端が露出するよう該第１お
よび第２の誘電体を平面的に取り除き、 上記取り除かれた領域を導電性材料で充填することを含
む、半導体基板中に、少なくとも３つの自己整合したメ
タラジ構造体を形成する方法。 - 【請求項２】 上記の第１および第２のパターンが、上
記の導電性スタッドによって結合された相互接続の第１
段および第２段を表すことを特徴とする、請求項１に記
載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US54617590A | 1990-06-29 | 1990-06-29 | |
| US546175 | 1990-06-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669199A JPH0669199A (ja) | 1994-03-11 |
| JP2509394B2 true JP2509394B2 (ja) | 1996-06-19 |
Family
ID=24179195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3077307A Expired - Lifetime JP2509394B2 (ja) | 1990-06-29 | 1991-03-18 | メタラジ構造体の形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0463365A3 (ja) |
| JP (1) | JP2509394B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5651855A (en) | 1992-07-28 | 1997-07-29 | Micron Technology, Inc. | Method of making self aligned contacts to silicon substrates during the manufacture of integrated circuits |
| GB2346009B (en) * | 1999-01-13 | 2002-03-20 | Lucent Technologies Inc | Define via in dual damascene process |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4396458A (en) * | 1981-12-21 | 1983-08-02 | International Business Machines Corporation | Method for forming planar metal/insulator structures |
| JPS6376457A (ja) * | 1986-09-19 | 1988-04-06 | Fujitsu Ltd | 半導体装置の製造方法 |
| DE3813836C2 (de) * | 1988-04-23 | 1997-11-27 | Daimler Benz Ag | Verfahren zur Herstellung monolithisch integrierter, multifunktionaler Schaltungen |
-
1991
- 1991-03-18 JP JP3077307A patent/JP2509394B2/ja not_active Expired - Lifetime
- 1991-05-24 EP EP19910108402 patent/EP0463365A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0669199A (ja) | 1994-03-11 |
| EP0463365A2 (en) | 1992-01-02 |
| EP0463365A3 (en) | 1993-06-09 |
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