TWI748219B

TWI748219B - 記憶體裝置及其製造方法

Info

Publication number: TWI748219B
Application number: TW108127680A
Authority: TW
Inventors: 蔡易宗; 林志豪; 李健志; 吳佳緯
Original assignee: 華邦電子股份有限公司
Priority date: 2019-08-05
Filing date: 2019-08-05
Publication date: 2021-12-01
Also published as: TW202107683A

Abstract

本發明實施例提供記憶體裝置及其製造方法，此方法包含在基底上方形成複數個閘極結構，在閘極結構的兩側形成第一間隙壁，在兩相鄰的第一間隙壁之間填充介電層，在閘極結構上方形成金屬矽化物層，在金屬矽化物層、第一間隙壁和介電層上方順應性形成間隙壁材料層，以及對間隙壁材料層進行回蝕刻，以在金屬矽化物層的兩側形成第二間隙壁。

Description

記憶體裝置及其製造方法

本發明實施例係有關於半導體技術，且特別是有關於記憶體裝置及其製造方法。

快閃記憶體(flash memory)為有著高容量、高讀取/寫入速度、低功耗以及低成本的非揮發性記憶體。由於快閃記憶體具有非揮發性的特性，因此在關閉快閃記憶體之後，資料仍能夠儲存於快閃記憶體中。因此，許多現代電子裝置廣泛地使用快閃記憶體。

隨著半導體裝置尺寸的微縮，製造記憶體裝置的難度也大幅提升，記憶體裝置的製程期間可能產生不想要的缺陷，這些缺陷可能會造成記憶體裝置的效能降低或損壞。因此，必須持續改善記憶體裝置，以提升良率。

在一實施例中，提供記憶體裝置的製造方法，此方法包含在基底上方形成複數個閘極結構；在閘極結構的兩側形成第一間隙壁；在兩相鄰的第一間隙壁之間填充介電層；在閘極結構上方形成金屬矽化物層；在金屬矽化物層、第一間隙壁和介電層上方順應性形成間隙壁材料層；以及對間隙壁材料層進行回蝕刻，以在金屬矽化物層的兩側形成第二間隙壁。

在其他實施例中，提供記憶體裝置，記憶體裝置包含複數個閘極結構，設置於基底上方；第一間隙壁，設置於閘極結構的兩側；介電層，設置於兩相鄰的第一間隙壁之間；金屬矽化物層，設置於閘極結構上方；以及第二間隙壁，設置於金屬矽化物層的兩側。

以下說明本發明實施例之記憶體裝置及其製造方法。然而，可輕易了解本發明實施例提供的發明概念而可實施於廣泛的各種特定背景。所揭示的特定實施例僅用於說明以特定方法製作及使用本發明，並非用以侷限本發明的範圍。再者，在本發明實施例之圖式及說明內容中係使用相同的標號來表示相同或相似的部件。

請參照第1A-1H圖，其顯示出依據本發明的一實施例之形成第1H圖所示之記憶體裝置100的製造方法在各階段的剖面示意圖。可在第1A-1H圖所述的階段之前、期間、及/或之後提供額外的操作。在不同的實施例中，可移動、刪除或置換前述的一些操作。可加入額外的部件到記憶體裝置。在不同的實施例中，可移動、刪除或置換以下所述的一些部件。

首先，如第1A圖所示，提供基底101，並在基底101上依序形成介電層102、第一閘極電極材料層103、介電層104，以及第二閘極電極材料層105。在一實施例中，基底101可由矽或其他半導體材料製成，或者，基底101可包含其他元素半導體材料，例如鍺(Ge)。在一實施例中，基底101可由化合物半導體製成，例如碳化矽、氮化鎵、砷化鎵、砷化銦或磷化銦。在一實施例中，基底101由合金半導體製成，例如矽鍺、碳化矽鍺、磷化砷鎵或磷化銦鎵。在一實施例中，基底101包含絕緣層上覆矽基底或其他合適的基底。在一實施例中，基底101具有摻雜的井區(未顯示)以及淺溝槽隔離區(未顯示)於其中，淺溝槽隔離區將摻雜的井區彼此電性隔離。

介電層102作為記憶體裝置的穿隧氧化膜。在一實施例中，介電層102的材料可為氧化矽、氧化鉿、氧化鋯、氧化鋁、二氧化鋁鉿合金、二氧化矽鉿、氮氧化矽鉿、氧化鉭鉿、氧化鈦鉿、氧化鋯鉿或前述之組合。

第一閘極電極材料層103後續作為記憶體裝置的浮動閘極(floating gate)。在一實施例中，第一閘極電極材料層103可由非晶矽、多晶矽、一或多種金屬、金屬氮化物、金屬矽化物、導電金屬氧化物或前述之組合所形成。明確而言，前述金屬可包括但不限於鉬(Mo)、鎢(W)、鈦(Ti)、鉭(Ta)、鉑(Pt)或鉿(Hf)。上述金屬氮化物可包括但不限於氮化鉬(MoN)、氮化鎢(WN)、氮化鈦(TiN)以及氮化鉭(TaN)。前述金屬矽化物可包括但不限於矽化鎢(WSi_x )。前述導電金屬氧化物可包括但不限於釕金屬氧化物(RuO₂ )以及銦錫金屬氧化物(indium tin oxide，ITO)。

介電層104作為記憶體裝置的閘極間介電層。在一實施例中，介電層104具有開口104a。在一實施例中，介電層104可為氧化層-氮化層-氧化層(oxide-nitride-oxide，ONO)結構，例如氧化矽-氮化矽-氧化矽。

第二閘極電極材料層105後續作為記憶體裝置的控制閘極(control gate)。第二閘極電極材料層105填充介電層104的開口104a。在一實施例中，第二閘極電極材料層105可由非晶矽、多晶矽或前述之組合所形成。在一實施例中，第二閘極電極材料層105的材料相同於第一閘極電極材料層103的材料。在其他實施例中，第二閘極電極材料層105的材料不同於第一閘極電極材料層103的材料。

接著，如第1B圖所示，透過微影、蝕刻製程將第一閘極電極材料層103、介電層104和第二閘極電極材料層105圖案化，以形成記憶體單元電晶體和選擇閘極電晶體。記憶體單元電晶體具有包括第一閘極電極203、閘極介電層204和第二閘極電極205的閘極結構。選擇閘極電晶體具有包括第一閘極電極203、閘極介電層204’和第二閘極電極205的閘極結構，閘極介電層204’具有開口204a。在相鄰的記憶體單元電晶體之間具有開口106。在一實施例中，蝕刻製程可為乾蝕刻製程、濕蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程、其他合適的製程或前述之組合。

接著，如第1C圖所示，在閘極結構的兩側形成間隙壁107，間隙壁107的頂表面低於第二閘極電極205的頂表面。在一實施例中，間隙壁107的頂表面高於閘極介電層204和204’的頂表面。在一實施例中，間隙壁107的材料可為氧化矽、氮化矽、氮氧化矽或前述之組合、其他合適的絕緣材料。在一實施例中，間隙壁107可透過順應性沉積、微影、蝕刻製程形成。在一實施例中，順應性沉積製程可為物理氣相沉積製程、化學氣相沉積製程、原子層沉積製程、蒸鍍、其他合適的製程或前述之組合。在一實施例中，蝕刻製程可為乾蝕刻製程。

請再參照第1C圖，在兩相鄰的間隙壁107之間填充介電層108，介電層108的頂表面低於第二閘極電極205的頂表面。間隙壁107和介電層108完全填充開口106。在一實施例中，介電層108的頂表面高於閘極介電層204和204’的頂表面。在一實施例中，介電層108的頂表面與間隙壁107的頂表面齊平。在一實施例中，介電層108可為四乙氧基矽烷(tetraethoxysilane，TEOS)、低介電常數介電材料或其他合適的介電材料。在一實施例中，介電層108可透過沉積、微影、蝕刻製程形成。在一實施例中，沉積製程可為物理氣相沉積製程、化學氣相沉積製程、原子層沉積製程、蒸鍍、其他合適的製程或前述之組合。在一實施例中，蝕刻製程可為乾蝕刻製程。

接著，如第1D圖所示，在第二閘極電極205、間隙壁107和介電層108上方形成金屬層109。在本實施例中，金屬層109順應性地覆蓋第二閘極電極205、間隙壁107和介電層108。在一實施例中，金屬層109可為鈷、鈦或其他合適的金屬材料。在一實施例中，金屬層109可透過物理氣相沉積製程、化學氣相沉積製程、原子層沉積製程、蒸鍍、任何合適的製程或前述之組合形成。

接著，請參照第1E圖，對金屬層109進行退火製程，使金屬層109與第二閘極電極205的矽材料反應，以形成金屬矽化物層110。在一實施例中，金屬矽化物層110具有殘留物110a，殘留物110a在間隙壁107和介電層108上。在一實施例中，金屬矽化物層110可例如為CoSi₂ 。在一實施例中，退火製程的溫度可在約500°C至約850°C之間。

接著，如第1F圖所示，在金屬矽化物層110、間隙壁107和介電層108上方順應性形成間隙壁材料層111。在一實施例中，間隙壁材料層111可為氧化矽、氮化矽、氮氧化矽、前述之組合或其他合適的絕緣材料。在本實施例中，間隙壁材料層111為氮化矽。在一實施例中，間隙壁材料層111的材料相同於間隙壁107的材料。在其他實施例中，間隙壁材料層111的材料不同於間隙壁107的材料。在本實施例中，間隙壁材料層111可透過原子層沉積製程形成，原子層沉積製程的溫度約550°C。在其他實施例中，間隙壁材料層111可透過物理氣相沉積製程、化學氣相沉積製程、蒸鍍、任何合適的製程或前述之組合形成。

接著，依據一實施例，對間隙壁材料層111進行第一回蝕刻製程，以在金屬矽化物層110的兩側形成間隙壁111a。在一實施例中，第一回蝕刻製程例如為乾蝕刻製程。在本實施例中，間隙壁111a的頂部高於金屬矽化物層110的頂部。也就是說，在一實施例中，間隙壁111a突出至金屬矽化物層110的頂表面之上。依據一實施例，間隙壁111a的頂部高於金屬矽化物層110的頂部，使間隙壁111a更佳地保護金屬矽化物層110。在一實施例中，金屬矽化物層110具有高度H₁ ，間隙壁111a具有高度H₂ ，高度H₂ 大於高度H₁ 。在其他實施例中，間隙壁111a的頂部與金屬矽化物層110的頂部齊平。在其他實施例中，間隙壁111a的頂部低於金屬矽化物層110的頂部。在一實施例中，間隙壁111a直接接觸金屬矽化物層110。在一實施例中，間隙壁111a的底表面與金屬矽化物層110的底表面齊平。

值得注意的是，當金屬矽化物層110具有殘留物110a時，殘留物110a會在第一回蝕刻的步驟中一併被移除，因此可避免相鄰的金屬矽化物層110發生短路的問題，進而改善記憶體裝置的良率。在另一實施例中，亦可在第一回蝕刻製程後進行一第二回蝕刻製程，以確保殘留物11a被移除。在此實施例中，第一回蝕刻製程使用包括CF₄ 或CHF₃ 的蝕刻劑，第二回蝕刻製程使用包括HBr或Cl₂ 的蝕刻劑。

接著，如第1H圖所示，在金屬矽化物層110、間隙壁111a、間隙壁107和介電層108上形成介電層112。在一實施例中，介電層112完全覆蓋金屬矽化物層110、間隙壁111a、間隙壁107和介電層108，使得介電層112填充於相鄰的間隙壁111a之間的間隙。在一實施例中，間隙壁111a的底表面與介電層112的底表面齊平。在一實施例中，介電層112的材料可相同於介電層110的材料。在一實施例中，介電層112可透過沉積製程以及平坦化製程形成，沉積製程例如物理氣相沉積製程、化學氣相沉積製程、原子層沉積製程、蒸鍍、任何合適的製程或前述之組合，平坦化製程例如化學機械研磨製程。

接著，在形成介電層112之後，可形成導通孔(未顯示)和接墊(未顯示)通過介電層112、介電層108和介電層102。在本實施例中，導通孔和接墊共同作為位元線/源極線接點電極。在一實施例中，導通孔和接墊可為銀、銅、金、鉑、鎢、釙或其他合適的導電材料。在一實施例中，導通孔透過蝕刻製程、沉積製程以及平坦化製程形成。在一實施例中，接墊透過沉積製程、微影製程及蝕刻製程形成。在一實施例中，在形成導通孔和接墊之後，完成記憶體裝置100的製程。

本發明實施例之記憶體裝置及其製造方法可應用於NOR快閃記憶體、NAND快閃記憶體、3D快閃記憶體等各類型的快閃記憶體。

總上所述，依據本發明一實施例，透過在金屬矽化物層上形成間隙壁材料層，接著透過回蝕刻製程移除間隙壁材料層的水平部分和金屬矽化物層的殘留物，以在金屬矽化物層的兩側形成間隙壁，可避免相鄰的金屬矽化物層發生短路的問題，進而改善記憶體裝置的良率。

再者，依據本發明一實施例，間隙壁的頂部高於金屬矽化物層的頂部，使間隙壁更佳地保護金屬矽化物層之側壁。

雖然本發明實施例已以多個實施例描述如上，但這些實施例並非用於限定本發明實施例。本發明所屬技術領域中具有通常知識者可在未悖離本發明實施例的精神和範圍下進行適當的改變、取代和替換。因此，本發明之保護範圍當視後附的申請專利範圍所界定者為準。

100:記憶體裝置 101:基底 102、104、108、112:介電層 103:第一閘極電極材料層 104a、106、204a:開口 105:第二閘極電極材料層 107:間隙壁 109:金屬層 110:金屬矽化物層 110a:殘留物 111:間隙壁材料層 111a:間隙壁 203:第一閘極電極 204、204’:閘極介電層 205:第二閘極電極 H₁、H₂:高度

根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件(feature)並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。第1A-1H圖顯示依據本發明的一實施例之記憶體裝置的製造方法在各階段的剖面示意圖。

100:記憶體裝置

101:基底

102、108、112:介電層

107:間隙壁

110:金屬矽化物層

111a:間隙壁

203:第一閘極電極

204、204’:閘極介電層

205:第二閘極電極

Claims

一種記憶體裝置的製造方法，包括：在一基底上方形成複數個閘極結構；在該些閘極結構的兩側形成一第一間隙壁；在兩相鄰的該第一間隙壁之間填充一介電層；在該些閘極結構上方形成一金屬矽化物層；在該金屬矽化物層、該第一間隙壁和該介電層上方順應性形成一間隙壁材料層；以及對該間隙壁材料層進行一回蝕刻，以在該金屬矽化物層的兩側形成一第二間隙壁。
如申請專利範圍第1項所述之記憶體裝置的製造方法，其中形成該金屬矽化物層的步驟包括：在該些閘極結構、該第一間隙壁和該介電層上方形成一金屬層；以及對該金屬層進行一退火製程，使該金屬層與該些閘極結構反應以形成該金屬矽化物層。
如申請專利範圍第1項所述之記憶體裝置的製造方法，其中在形成該金屬矽化物層之後以及在該回蝕刻之前，該金屬矽化物層具有一殘留物在該第一間隙壁和該介電層上。
如申請專利範圍第3項所述之記憶體裝置的製造方法，其中該回蝕刻包括一第一蝕刻製程和一第二蝕刻製程，該第一蝕刻製程移除該間隙壁材料層的水平部分以形成該第二間隙壁，該第二蝕刻製程移除該金屬矽化物層的該殘留物。
如申請專利範圍第4項所述之記憶體裝置的製造方法，其中該第一蝕刻製程使用包括CF₄或CHF₃的蝕刻劑，且該第二蝕刻製程使用包括HBr或Cl₂的蝕刻劑。
如申請專利範圍第1項所述之記憶體裝置的製造方法，其中該回蝕刻為一乾蝕刻製程。
如申請專利範圍第1項所述之記憶體裝置的製造方法，其中進行一原子層沉積製程形成該間隙壁材料層，且該原子層沉積製程的製程溫度約550℃。
一種記憶體裝置，包括：複數個閘極結構，設置於一基底上方；一第一間隙壁，設置於該些閘極結構的兩側；一介電層，設置於兩相鄰的該第一間隙壁之間；一金屬矽化物層，設置於該些閘極結構上方；以及一第二間隙壁，設置於該金屬矽化物層的兩側，其中該第二間隙壁的底表面位於該第一間隙壁的頂表面的上方且與該金屬矽化物層的底表面齊平。
如申請專利範圍第8項所述之記憶體裝置，其中該第二間隙壁直接接觸該金屬矽化物層。
如申請專利範圍第8項所述之記憶體裝置，其中該第二間隙壁的頂部高於該金屬矽化物層的頂部。
如申請專利範圍第8項所述之記憶體裝置，其中該些閘極結構包括：一第一閘極電極；一閘極介電層，設置於該第一閘極電極上方；以及一第二閘極電極，設置於該閘極介電層上方。
如申請專利範圍第8項所述之記憶體裝置，其中該第二間隙壁包括氮化矽。
如申請專利範圍第8項所述之記憶體裝置，進一步包含：一附加介電層，與該金屬矽化物層直接接觸且設置於兩相鄰的該閘極結構的該第二間隙壁之間。
如申請專利範圍第8項所述之記憶體裝置，其中該第一間隙壁直接接觸該些閘極結構。