TWI717970B - 半導體結構以及其形成方法 - Google Patents

Abstract

本揭露提供一種半導體結構的形成方法，包含以下步驟：提供基底；形成堆疊結構於基底上；形成阻障層於堆疊結構的側壁上；形成第一介電層覆蓋阻障層以及堆疊結構；移除第一介電層的一部分以暴露出堆疊結構的上部；形成金屬層覆蓋堆疊結構以及第一介電層；實行退火製程使金屬層與堆疊結構反應，以於堆疊結構的上部形成金屬矽化物層；移除金屬層的未反應部分；移除阻障層的一部分，以於阻障層的上方形成凹陷；以及形成第二介電層覆蓋金屬矽化物層以及第一介電層，以於堆疊結構的兩側形成空氣間隙。

Description

半導體結構以及其形成方法

本揭露係有關於一種半導體結構以及其形成方法，且特別係有關於快閃記憶體裝置的結構以及其形成方法。

近年來，由於快閃記憶體（flash memory）兼具高密度、低成本、可重複寫入及電可抹除性等優點，已然成為非揮發性記憶體元件的主流，並廣泛的應用於各式可攜式電子產品中，例如筆記型電腦、平板電腦、數位相機、智慧型手機等相關可攜式電子產品。為了增加快閃記憶體裝置內的元件密度以及改善其整體表現，目前動態隨機存取記憶體裝置的製造技術持續朝向元件尺寸的微縮化而努力。

然而，當元件尺寸持續縮小時，許多挑戰隨之而生。在半導體結構的製程中，元件之間的間距減少將提升微影製程及蝕刻製程的難度。舉例而言，當蝕刻製程無法確實移除導電結構之間的導電材料時，將使得短路或漏電流等問題發生的風險增加。

對於快閃記憶體裝置而言，提高積集度以及縮小關鍵尺寸常使得記憶體裝置遭遇字元線漏電（word line leakage）、位元線短路（bit line short）以及高溫資料保持（high-temperature data retention，HTDR）不佳等問題。

雖然現存的快閃記憶體裝置的形成方法可大致滿足它們原先預定的用途，但其仍未在各個方面皆徹底地符合需求。因此，發展出能夠進一步改快閃記憶體裝置的良率的製程，仍為目前業界致力研究的課題之一。

根據本揭露一些實施例，提供一種半導體結構的形成方法，包含以下步驟：提供基底；形成堆疊結構於基底上；形成阻障層於堆疊結構的側壁的一部分上；形成第一介電層覆蓋阻障層以及堆疊結構；移除第一介電層的一部分以暴露出堆疊結構的上部；形成金屬層覆蓋堆疊結構以及第一介電層；實行退火製程使金屬層與堆疊結構反應，以於堆疊結構的上部形成金屬矽化物層；移除金屬層的未反應部分；移除阻障層的一部分，以於阻障層的上方形成凹陷；以及形成第二介電層覆蓋金屬矽化物層以及第一介電層，以於堆疊結構的兩側形成空氣間隙。

根據本揭露一些實施例，提供一種半導體結構，包含基底、堆疊結構、阻障層以及空氣間隙，堆疊結構設置於基底上，且堆疊結構的上部包括金屬矽化物層，阻障層設置於堆疊結構的側壁的一部分上且與堆疊結構的側壁的一部分接觸，此外，空氣間隙設置於該阻障層上方。

為讓本揭露之特徵、或優點能更明顯易懂，下文特舉出一些實施例，並配合所附圖式，作詳細說明如下。

以下針對本揭露實施例的半導體結構的形成方法以及由前述方法所形成的半導體結構作詳細說明。應了解的是，以下之敘述提供許多不同的實施例或例子，用以實施本揭露一些實施例之不同態樣。以下所述特定的元件及排列方式僅為簡單清楚描述本揭露一些實施例。當然，這些僅用以舉例而非本揭露之限定。此外，在不同實施例中可能使用類似及/或對應的標號標示類似及/或對應的元件，以清楚描述本揭露。然而，這些類似及/或對應的標號的使用僅為了簡單清楚地敘述本揭露一些實施例，不代表所討論之不同實施例及/或結構之間具有任何關連性。

本揭露實施例可配合圖式一併理解，本揭露之圖式亦被視為揭露說明之一部分。應理解的是，本揭露之圖式並未按照比例繪製，事實上，可能任意的放大或縮小元件的尺寸以便清楚表現出本揭露的特徵。再者，當述及一第一材料層位於一第二材料層上或之上時，包含第一材料層與第二材料層直接接觸之情形。或者，亦可能間隔有一或更多其它材料層之情形，在此情形中，第一材料層與第二材料層之間可能不直接接觸。

根據本揭露一些實施例，提供之半導體結構的形成方法包含形成空氣間隙（air gap）於字元線結構之間，藉此降低導電材料（例如，鈷、矽化鈷等）殘留造成字元線短路的風險，並且可改善電阻電容延遲（RC delay）效應，藉此改善記憶體結構的資料儲存穩定性，進而可提升最終產品的良率及可靠度。

第1A至1L圖顯示根據本揭露一些實施例中，半導體結構10於其形成方法中各階段的結構剖面示意圖。應理解的是，可於半導體結構10的製造方法進行前、進行中及/或進行後提供額外的操作。根據一些實施例，以下所述的一些階段可以被取代或刪除。根據一些實施例，可添加額外特徵於半導體結構10。根據一些實施例，以下所述的半導體結構10的部分特徵可以被取代或刪除。

根據一些實施例，半導體結構10可包含不同種類之非揮發性記憶體（nonvolatile memory）結構，例如快閃記憶體，但本揭露不以此為限。

請參照第1A圖，首先，提供基底102。在一些實施例中，基底102可包含元素半導體基底。

接著，形成堆疊結構100T於基底102上。詳細而言，可依序形成穿隧介電層104、浮置閘極（floating gate）層106、閘間介電層108以及控制閘極（control gate）層110於基底102上，以形成堆疊結構100T。在一些實施例中，堆疊結構100T將於後續製程中被圖案化以形成字元線結構。

在一些實施例中，穿隧（tunnel）介電層104的材料可包含氧化矽、或其它合適的介電材料。在一些實施例中，可藉由化學氣相沉積（chemical vapor deposition，CVD）製程、熱氧化（thermal oxidation）製程、或前述之組合形成穿隧介電層104。

在一些實施例中，浮置閘極層106的材料可包含摻雜的多晶矽、非摻雜的多晶矽、或其它合適的材料。在一些實施例中，可藉由前述化學氣相沉積製程形成浮置閘極層106。在一些實施例中，閘間介電層108的材料可包含氧化層/氮化層/氧化層（oxide/nitride/oxide，ONO）所構成的複合層，例如，由氧化矽/氮化矽/氧化矽所構成的複合層。應理解的是，所述閘間介電層108的複合層並不僅限於三層。在一些實施例中，可藉由前述化學氣相沉積製程形成閘間介電層108。再者，在一些實施例中，控制閘極層110的材料可包含摻雜的多晶矽、非摻雜的多晶矽、或其它合適的介電材料。在一些實施例中，可藉由前述化學氣相沉積製程形成控制閘極層110。

接著，如第1A圖所示，形成硬遮罩層HM以及光阻層PR於控制閘極層110上，圖案化的光阻層PR可用以定義硬遮罩層HM的圖案，進而定義後續的堆疊結構100T的位置及形狀。

接著，請參照第1B圖，移除圖案化的光阻層PR，並且以硬遮罩層HM作為蝕刻遮罩移除一部分的控制閘極層110，以形成圖案化的控制閘極層110。在一些實施例中，移除一部分的控制閘極層110以暴露出閘間介電層108的頂表面108t。在一些實施例中，可藉由乾式蝕刻製程移除控制閘極層110。

接著，如第1C至1E圖所示，形成阻障層112於堆疊結構100T的側壁（未標示）的一部分上。首先，請參照第1C圖，順應性地形成阻障層112以覆蓋閘間介電層108的頂表面108t、控制閘極層110以及硬遮罩層HM。在一些實施例中，阻障層112的材料可包含氮化物，例如氮化矽（SiN）。在一些實施例中，可藉由前述化學氣相沉積製程形成阻障層112。

接著，請參照第1D圖，移除位於閘間介電層108的頂表面108t以及硬遮罩層HM的頂表面Ht的一部分阻障層112，以暴露出閘間介電層108的頂表面108t以及硬遮罩層HM的頂表面Ht。在一些實施例中，位於硬遮罩層HM的頂部的側壁Hs上的阻障層112亦可部分地被移除，亦即，阻障層112的頂表面（未標示）可能會低於硬遮罩層HM的頂表面Ht。此外，於此步驟中，位於控制閘極層110的側壁110s上的阻障層112並未被移除。在一些實施例中，可藉由前述乾式蝕刻製程移除阻障層112。

接著，請參照第1E圖，以硬遮罩層HM作為蝕刻遮罩移除一部分的閘間介電層108以及浮置閘極層106，以形成圖案化的閘間介電層108以及浮置閘極層106。在一些實施例中，移除一部分的閘間介電層108以暴露出閘間介電層108的側壁108s。此外，在一些實施例中，移除一部分的浮置閘極層106以暴露出浮置閘極層106的側壁106s，以及穿隧介電層104的頂表面104t。在一些實施例中，可藉由前述乾式蝕刻製程移除閘間介電層108以及浮置閘極層106。

值得注意的是，由於控制閘極層110以及浮置閘極層106是藉由非連續性蝕刻製程形成，因此，阻障層112並未形成於浮置閘極層106的側壁106s上。在一些實施例中，阻障層112亦未形成於閘間介電層108的側壁108s上。此外，阻障層112可以自我對準（self-align）的方式形成於控制閘極層110的側壁110s上。

接著，請參照第1F圖，形成間隔物層114於堆疊結構100T的側壁（未標示）上，並覆蓋該阻障層112的一部分。詳細而言，間隔物層114形成於浮置閘極層106的側壁106s、閘間介電層108的側壁108s、以及控制閘極層110的側壁110s上，並覆蓋阻障層112的一部分，使得阻障層112的一部分位於堆疊結構100T與間隔物層114之間。在一些實施例中，間隔物層114的材料可包含氮化矽、氮氧化矽、或前述之組合。在一些實施例中，可藉由前述化學氣相沉積製程形成間隔物層114。此外，間隔物層114可以自我對準的方式形成於堆疊結構100T的側壁上。

請繼續參照第1F圖，接著，填充形成介電層116覆蓋阻障層112以及堆疊結構100T，詳細而言，介電層116可填充於堆疊結構100T之間，並完全覆蓋堆疊結構100T、阻障層112以及間隔物層114。在一些實施例中，介電層116的材料可包含四乙氧基矽烷（TEOS）氧化物、氧化矽、氮化矽、氮氧化矽、高介電常數（high-k）介電材料、其它合適的介電材料、或前述之組合。在一些實施例中，可藉由前述化學氣相沉積製程形成介電層116。

接著，請參照第1G圖，移除位於堆疊結構100T上的硬遮罩層HM，且移除介電層116的一部分以暴露出堆疊結構100T的上部100TA。在一些實施例中，堆疊結構100T的上部100TA可包含一部分的控制閘極層110以及一部分的阻障層112。在一些實施例中，移除介電層116的一部分亦同時暴露出阻障層112的一部分。在一些實施例中，在移除介電層116的一部分之後，控制閘極層110的頂表面110t以及阻障層112的頂表面112t高於介電層116的頂表面116t，且頂表面110t高於頂表面112t。換言之，一部分的阻障層112仍存在於控制閘極層110的側壁110s上。

詳細而言，在一些實施例中，可藉由前述乾式蝕刻製程移除硬遮罩層HM，接著實行離子佈植（ion implantation）製程改善蝕刻均勻度，之後再以濕式蝕刻製程移除介電層116以及阻障層112。在一些實施例中，前述離子佈植製程可以傾斜的角度將離子植入，傾斜的角度例如可為45至89度。在一些實施例中，離子佈植製程中使用的離子包含二氟化硼離子（BF ₂）、氮離子（N:N ₂）、四氫化鍺（GeH ₄）、砷離子（As）、磷離子（P）、硒離子（Se）、銻離子（Sb）、或前述之組合。

接著，請參照第1H圖，形成金屬層118覆蓋堆疊結構100T以及介電層116。具體而言，可順應性地形成金屬層118於堆疊結構100T的上部100TA、阻障層112、間隔物層114以及介電層116上。在一些實施例中，金屬層118的材料可包含鈷。在一些實施例中，可藉由前述化學氣相沉積製程、物理氣相沉積（physical vapor deposition，PVD）製程、電鍍（electroplating）製程、無電極電鍍（electroless plating）製程、其它合適的製程、或前述之組合形成金屬層118。前述物理氣相沉積製程例如可包含濺鍍製程、蒸鍍製程、或脈衝雷射沉積等。

在一些實施例中，於形成金屬層118覆蓋堆疊結構100T以及介電層116之後，可進一步形成鈍化層（未繪示）於金屬層118上，以保護金屬層118。在一些實施例中，鈍化層的材料可包含氮化鈦（TiN）。在一些實施例中，可藉由前述化學氣相沉積製程形成保護金屬層118。

此外，在一些實施例中，於形成金屬層118覆蓋堆疊結構100T以及介電層116之後，可進一步形成介電層120於金屬層118上。在一些實施例中，介電層120可形成於鈍化層上。在一些實施例中，介電層120的材料可包含氧化物，例如，氧化矽、其它合適的介電材料、或前述之組合。在一些實施例中，可藉由前述化學氣相沉積製程形成介電層120。

接著，請參照第1I圖，實行退火製程使金屬層118與堆疊結構100T反應，以於堆疊結構100T的上部100TA形成金屬矽化物層218，金屬矽化物層218亦作為堆疊結構100T的一部分。具體而言，金屬層118中的金屬例如鈷可與它所圍繞的控制閘極層110反應形成的金屬矽化物層218。在一些實施例中，金屬矽化物層218可包含矽化鈷(CoSi)、二矽化鈷(CoSi ₂)、或前述之組合。在一些實施例中，形成的金屬矽化物層218的體積比起原先的控制閘極層110的體積會略微縮小。再者，於實行退火製程使金屬層118與堆疊結構100T反應之後，介電層120仍覆蓋金屬矽化物層218。在一些實施例中，可實行多於一次的退火製程，例如，兩次、三次、或其它合適的次數。在一些實施例中，退火製程的溫度範圍為約450℃至約800℃。

值得注意的是，於退火製程實行後，可能仍會有一部分未反應的金屬層118殘留在堆疊結構100T的上部100TA之間的底部，例如，位於阻障層112之間的介電層116的頂表面116t上。換言之，在一些實施例中，實行退火製程使金屬層118與堆疊結構100T反應之後，阻障層112可同時與金屬矽化物層218以及金屬層118的未反應部分接觸。

接著，請參照第1J圖，移除介電層120以及金屬層118的前述未反應部分，再次暴露出堆疊結構100T的上部100TA以及介電層116的頂表面116t。詳細而言，可移除介電層120以暴露出金屬矽化物層218以及阻障層118的一部分。再者，移除金屬層118的未反應部分的步驟可與移除介電層120的步驟同時進行或分開進行。在一些實施例中，可藉由濕式蝕刻製程移除介電層120以及金屬層118。此外，在一些實施例中，於移除金屬層118的未反應部分以及介電層120之後，仍有部分的阻障層112存在於金屬矽化物層218的側壁218s上。

接著，請參照第1K圖，移除阻障層112的一部分，以於阻障層112的上方形成凹陷112r。詳細而言，可移除與堆疊結構100T接觸的阻障層112的一部分，使得凹陷112r位於堆疊結構100T與間隔物層114之間。在一些實施例中，可移除位於金屬矽化物層218的側壁218s上的阻障層112，以及位於控制閘極層110與間隔物層114之間的一部分的阻障層112，以形成凹陷112r。在一些實施例中，控制閘極層110的側壁110s、阻障層112的頂表面112t（未標示）以及間隔物層114所圍繞的空間可定義出凹陷112r。在一些實施例中，可藉由濕式蝕刻製程移除阻障層112。在一些實施例中，可使用對於阻障層112以及間隔物層114具有高選擇比的蝕刻液（例如，磷酸（H ₃PO ₄）移除阻障層112。

接著，請參照第1L圖，形成介電層216覆蓋金屬矽化物層218以及介電層116，以於堆疊結構100T的兩側形成空氣間隙AG。在一些實施例中，可選擇具有合適的填充特性的介電層216，使得介電層216實質上並未填充於凹陷112r中，進而形成位於介電層216以及阻障層112之間的空氣間隙AG。詳細而言，空氣間隙AG可被控制閘極層110、阻障層112、間隔物層114以及介電層216環繞。在一些實施例中，介電層216的材料可包含四乙氧基矽烷（TEOS）氧化物、氧化矽、氮化矽、氮氧化矽、高介電常數（high-k）介電材料、其它合適的介電材料、或前述之組合。再者，介電層216的材料可與介電層116的材料相同或不同。在一些實施例中，可藉由前述化學氣相沉積製程形成介電層216。

值得注意的是，由於空氣間隙AG不會與金屬矽化物層218或控制閘極層110產生電性反應，因此可有效防止殘留的金屬層118或金屬矽化物層218之間電性導通，進而可降低堆疊結構100T（字元線結構）之間發生短路的風險。

如第1L圖所示，根據本揭露一些實施例，提供的半導體結構10可包含基底102、堆疊結構100T、阻障層112以及空氣間隙AG。堆疊結構100可設置於基底102上，堆疊結構100T的上部100TA可包含金屬矽化物層218，阻障層112可設置於堆疊結構100T的側壁的一部分上且與堆疊結構100T的側壁的一部分接觸，且空氣間隙AG可設置於阻障層112上方。

詳細而言，堆疊結構100T可進一步包含依序堆疊於基底102上的穿隧介電層104、浮置閘極層106、閘間介電層108以及控制閘極層110，且前述金屬矽化物層218設置於控制閘極層110上。此外，阻障層112可設置於控制閘極層110的側壁110s上，但並未設置於閘間介電層108的側壁108s（未標示）上，且並未設置於浮置閘極層106的側壁106s（未標示）上。再者，空氣間隙AG可與控制閘極層110接觸。

此外，在一些實施例中，半導體結構10可進一步包含間隔物層114，間隔物層114可設置於堆疊結構100T的側壁上，且空氣間隙AG可設置於控制閘極層110與間隔物層114之間。此外，在一些實施例中，間隔物層114可覆蓋阻障層112的一部分，使得阻障層112位於堆疊結構100T與間隔物層114之間。在一些實施例中，空氣間隙AG可設置於間隔物層114的頂部，且位於間隔物層114與堆疊結構100T之間。在一些實施例中，半導體結構10可進一步包含設置於金屬矽化物層218上的鈍化層（未繪示）。

綜上所述，根據本揭露一些實施例，提供之半導體結構的形成方法包含形成空氣間隙（air gap）於字元線結構之間，藉此降低導電材料（例如，鈷、矽化鈷等）殘留造成字元線短路的風險。此外，相較於單獨以濕式蝕刻製程移除殘留的導電材料的傳統製程，本揭露實施例提供的半導體結構的形成方法可有效改善記憶體結構的電阻電容延遲（RC delay）效應，進而可提升記憶體結構的資料儲存的穩定性。

雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。本揭露之保護範圍當視後附之申請專利範圍所界定者為準。

10:半導體結構 100T:堆疊結構 100TA:上部 102:基底 104:穿隧介電層 104t:頂表面 106:浮置閘極層 106s:側壁 108:閘間介電層 108s:側壁 108t:頂表面 110:控制閘極層 110s:側壁 110t:頂表面 112:阻障層 112t:頂表面 112r:凹陷 114:間隔物層 116:介電層 116t:頂表面 118:金屬層 120:介電層 216:介電層 218:金屬矽化物層 218s:側壁 AG:空氣間隙 HM:硬遮罩層 Hs:側壁 Ht:頂表面 PR:光阻

第1A至1L圖顯示根據本揭露一些實施例中，半導體結構於其形成方法中各階段的結構剖面示意圖。

10:半導體結構

100T:堆疊結構

100TA:上部

102:基底

104:穿隧介電層

106:浮置閘極層

108:閘間介電層

110:控制閘極層

112:阻障層

114:間隔物層

116:介電層

216:介電層

218:金屬矽化物層

AG:空氣間隙

Claims (13)

1. 一種半導體結構的形成方法，包括：提供一基底；形成一堆疊結構於該基底上；形成一阻障層於該堆疊結構的側壁的一部分上；形成一第一介電層覆蓋該阻障層以及該堆疊結構；移除該第一介電層的一部分以暴露出該堆疊結構的一上部；形成一金屬層覆蓋該堆疊結構以及該第一介電層；實行一退火製程使該金屬層與該堆疊結構反應，以於該堆疊結構的該上部形成一金屬矽化物層；移除該金屬層的未反應部分；移除該阻障層的一部分，以於該阻障層的上方形成一凹陷；以及形成一第二介電層覆蓋該金屬矽化物層以及該第一介電層，以於該堆疊結構的兩側形成一空氣間隙。
2. 如申請專利範圍第1項所述之半導體結構的形成方法，其中於形成該阻障層於該堆疊結構的側壁的一部分上之後，更包括：形成一間隔物層於該堆疊結構的側壁上，並覆蓋該阻障層的一部分。
3. 如申請專利範圍第1項所述之半導體結構的形成方法，其中移除該第一介電層的一部分亦暴露出該阻障層的一部分。
4. 如申請專利範圍第1項所述之半導體結構的形成方法，其中於實行該退火製程使該金屬層與該堆疊結構反應，以於該堆疊結構的該上部形成該金屬矽化物層之後，該阻障層與該金屬矽化物層以及該金屬層的未反應部分接觸。
5. 如申請專利範圍第1項所述之半導體結構的形成方法，其中於形成該金屬層覆蓋該堆疊結構以及該第一介電層之後，更包括：形成一第三介電層於該金屬層上，且於實行該退火製程使該金屬層與該堆疊結構反應，以於該堆疊結構的該上部形成該金屬矽化物層之後，該第三介電層覆蓋該金屬矽化物層；以及移除該第三介電層，以暴露出該金屬矽化物層以及該阻障層的一部分。
6. 如申請專利範圍第2項所述之半導體結構的形成方法，其中移除與該堆疊結構接觸的該阻障層的一部分，使得該凹陷位於該堆疊結構與該間隔物層之間。
7. 一種半導體結構，包括：一基底；一堆疊結構，設置於該基底上，其中該堆疊結構的一上部包括一金屬矽化物層，其中該堆疊結構更包括依序堆疊於該基底上的一穿隧介電層、一浮置閘極層、一閘間介電層以及一控制閘極層；一阻障層，設置於該堆疊結構的側壁的一部分上且與該堆疊結構的側壁的一部分接觸；以及 一空氣間隙，設置於該阻障層上方，且該空氣間隙與該控制閘極層接觸。
8. 如申請專利範圍第7項所述之半導體結構，其中該金屬矽化物層設置於該控制閘極層上。
9. 如申請專利範圍第7項所述之半導體結構，其中該阻障層設置於該控制閘極層的側壁上。
10. 如申請專利範圍第7項所述之半導體結構，其中該阻障層並未設置於閘間介電層的側壁上。
11. 如申請專利範圍第7項所述之半導體結構，更包括：一間隔物層，設置於該堆疊結構的側壁上，並覆蓋該阻障層的一部分，使得該阻障層位於該堆疊結構與該間隔物層之間。
12. 如申請專利範圍第11項所述之半導體結構，其中該空氣間隙設置於該間隔物層的一頂部，且位於該間隔物層與堆疊結構之間。
13. 如申請專利範圍第7項所述之半導體結構，其中該金屬層的材料包括鈷，且該金屬矽化物層的材料包括矽化鈷、二矽化鈷、或前述之組合。

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