CN113257823A - 半导体结构以及其形成方法 - Google Patents

Abstract

本发明提供一种半导体结构以及其形成方法，该半导体结构的形成方法包含以下步骤：提供衬底；形成堆叠结构于衬底上；形成阻障层于堆叠结构的侧壁上；形成第一介电层覆盖阻障层以及堆叠结构；移除第一介电层的一部分以暴露出堆叠结构的上部；形成金属层覆盖堆叠结构以及第一介电层；实行退火工艺使金属层与堆叠结构反应，以于堆叠结构的上部形成金属硅化物层；移除金属层的未反应部分；移除阻障层的一部分，以于阻障层的上方形成凹陷；以及形成第二介电层覆盖金属硅化物层以及第一介电层，以于堆叠结构的两侧形成空气间隙，藉此降低导电材料残留造成字元线短路的风险。

Description

半导体结构以及其形成方法

技术领域

本发明是有关于一种半导体结构以及其形成方法，且特别是有关于快闪存储器装置的结构以及其形成方法。

背景技术

近年来，由于快闪存储器(flash memory)兼具高密度、低成本、可重复写入及电可抹除性等优点，已然成为非挥发性存储器元件的主流，并广泛的应用于各式可携式电子产品中，例如笔记型电脑、平板电脑、数字相机、智能型手机等相关可携式电子产品。为了增加快闪存储器装置内的元件密度以及改善其整体表现，目前动态随机存取存储器装置的制造技术持续朝向元件尺寸的微缩化而努力。

然而，当元件尺寸持续缩小时，许多挑战随之而生。在半导体结构的工艺中，元件之间的间距减少将提升光刻工艺及刻蚀工艺的难度。举例而言，当刻蚀工艺无法确实移除导电结构之间的导电材料时，将使得短路或漏电流等问题发生的风险增加。

对于快闪存储器装置而言，提高积集度以及缩小关键尺寸常使得存储器装置遭遇字元线漏电(word line leakage)、位元线短路(bit line short)以及高温数据保持(high-temperature data retention，HTDR)不佳等问题。

虽然现存的快闪存储器装置的形成方法可大致满足它们原先预定的用途，但其仍未在各个方面皆彻底地符合需求。因此，发展出能够进一步改快闪存储器装置的良率的工艺，仍为目前业界致力研究的课题之一。

发明内容

根据本发明一些实施例，提供一种半导体结构的形成方法，包含以下步骤：提供衬底；形成堆叠结构于衬底上；形成阻障层于堆叠结构的侧壁的一部分上；形成第一介电层覆盖阻障层以及堆叠结构；移除第一介电层的一部分以暴露出堆叠结构的上部；形成金属层覆盖堆叠结构以及第一介电层；实行退火工艺使金属层与堆叠结构反应，以于堆叠结构的上部形成金属硅化物层；移除金属层的未反应部分；移除阻障层的一部分，以于阻障层的上方形成凹陷；以及形成第二介电层覆盖金属硅化物层以及第一介电层，以于堆叠结构的两侧形成空气间隙。

根据本发明一些实施例，提供一种半导体结构，包含衬底、堆叠结构、阻障层以及空气间隙，堆叠结构设置于衬底上，且堆叠结构的上部包括金属硅化物层，阻障层设置于堆叠结构的侧壁的一部分上且与堆叠结构的侧壁的一部分接触，此外，空气间隙设置于该阻障层上方。

为让本发明的特征、或优点能更明显易懂，下文特举出一些实施例，并配合所附图式，作详细说明如下。

附图说明

图1A至图1L显示根据本发明一些实施例中，半导体结构于其形成方法中各阶段的结构剖面示意图。

附图标号：

10半导体结构；112阻障层；

100T堆叠结构；112t顶表面；

100TA上部；112r凹陷；

102衬底；114间隔物层；

104穿隧介电层；116介电层；

104t顶表面；116t顶表面；

106浮置栅极层；118金属层；

106s侧壁；120介电层；

108栅间介电层；216介电层；

108s侧壁；218金属硅化物层；

108t顶表面；218s侧壁；

110控制栅极层；AG空气间隙；

110s侧壁；HM硬遮罩层；

110t顶表面；Hs侧壁；

Ht顶表面；

PR光阻。

具体实施方式

以下针对本发明实施例的半导体结构的形成方法以及由前述方法所形成的半导体结构作详细说明。应了解的是，以下的叙述提供许多不同的实施例或例子，用以实施本发明一些实施例的不同态样。以下所述特定的元件及排列方式仅为简单清楚描述本发明一些实施例。当然，这些仅用以举例而非本发明的限定。此外，在不同实施例中可能使用类似及/或对应的标号标示类似及/或对应的元件，以清楚描述本发明。然而，这些类似及/或对应的标号的使用仅为了简单清楚地叙述本发明一些实施例，不代表所讨论的不同实施例及/或结构之间具有任何关连性。

本发明实施例可配合图式一并理解，本发明的图式亦被视为揭露说明的一部分。应理解的是，本发明的图式并未按照比例绘制，事实上，可能任意的放大或缩小元件的尺寸以便清楚表现出本发明的特征。再者，当述及一第一材料层位于一第二材料层上或之上时，包含第一材料层与第二材料层直接接触的情形。或者，亦可能间隔有一或更多其它材料层的情形，在此情形中，第一材料层与第二材料层之间可能不直接接触。

根据本发明一些实施例，提供的半导体结构的形成方法包含形成空气间隙(airgap)于字元线结构之间，藉此降低导电材料(例如，钴、硅化钴等)残留造成字元线短路的风险，并且可改善电阻电容延迟(RC delay)效应，藉此改善存储器结构的数据储存稳定性，进而可提升最终产品的良率及可靠度。

图1A至图1L显示根据本发明一些实施例中，半导体结构10于其形成方法中各阶段的结构剖面示意图。应理解的是，可于半导体结构10的制造方法进行前、进行中及/或进行后提供额外的操作。根据一些实施例，以下所述的一些阶段可以被取代或删除。根据一些实施例，可添加额外特征于半导体结构10。根据一些实施例，以下所述的半导体结构10的部分特征可以被取代或删除。

根据一些实施例，半导体结构10可包含不同种类的非挥发性存储器(nonvolatilememory)结构，例如快闪存储器，但本发明不以此为限。

请参照图1A，首先，提供衬底102。在一些实施例中，衬底102可包含元素半导体衬底。

接着，形成堆叠结构100T于衬底102上。详细而言，可依序形成穿隧介电层104、浮置栅极(floating gate)层106、栅间介电层108以及控制栅极(control gate)层110于衬底102上，以形成堆叠结构100T。在一些实施例中，堆叠结构100T将于后续工艺中被图案化以形成字元线结构。

在一些实施例中，穿隧(tunnel)介电层104的材料可包含氧化硅、或其它合适的介电材料。在一些实施例中，可藉由化学气相沉积(chemical vapor deposition，CVD)工艺、热氧化(thermal oxidation)工艺、或前述的组合形成穿隧介电层104。

在一些实施例中，浮置栅极层106的材料可包含掺杂的多晶硅、非掺杂的多晶硅、或其它合适的材料。在一些实施例中，可藉由前述化学气相沉积工艺形成浮置栅极层106。在一些实施例中，栅间介电层108的材料可包含氧化层/氮化层/氧化层(oxide/nitride/oxide，ONO)所构成的复合层，例如，由氧化硅/氮化硅/氧化硅所构成的复合层。应理解的是，所述栅间介电层108的复合层并不仅限于三层。在一些实施例中，可藉由前述化学气相沉积工艺形成栅间介电层108。再者，在一些实施例中，控制栅极层110的材料可包含掺杂的多晶硅、非掺杂的多晶硅、或其它合适的介电材料。在一些实施例中，可藉由前述化学气相沉积工艺形成控制栅极层110。

接着，如图1A所示，形成硬遮罩层HM以及光阻层PR于控制栅极层110上，图案化的光阻层PR可用以定义硬遮罩层HM的图案，进而定义后续的堆叠结构100T的位置及形状。

接着，请参照图1B，移除图案化的光阻层PR，并且以硬遮罩层HM作为刻蚀遮罩移除一部分的控制栅极层110，以形成图案化的控制栅极层110。在一些实施例中，移除一部分的控制栅极层110以暴露出栅间介电层108的顶表面108t。在一些实施例中，可藉由干式刻蚀工艺移除控制栅极层110。

接着，如图1C至图1E所示，形成阻障层112于堆叠结构100T的侧壁(未标示)的一部分上。首先，请参照图1C，顺应性地形成阻障层112以覆盖栅间介电层108的顶表面108t、控制栅极层110以及硬遮罩层HM。在一些实施例中，阻障层112的材料可包含氮化物，例如氮化硅(SiN)。在一些实施例中，可藉由前述化学气相沉积工艺形成阻障层112。

接着，请参照图1D，移除位于栅间介电层108的顶表面108t以及硬遮罩层HM的顶表面Ht的一部分阻障层112，以暴露出栅间介电层108的顶表面108t以及硬遮罩层HM的顶表面Ht。在一些实施例中，位于硬遮罩层HM的顶部的侧壁Hs上的阻障层112亦可部分地被移除，亦即，阻障层112的顶表面(未标示)可能会低于硬遮罩层HM的顶表面Ht。此外，于此步骤中，位于控制栅极层110的侧壁110s上的阻障层112并未被移除。在一些实施例中，可藉由前述干式刻蚀工艺移除阻障层112。

接着，请参照图1E，以硬遮罩层HM作为刻蚀遮罩移除一部分的栅间介电层108以及浮置栅极层106，以形成图案化的栅间介电层108以及浮置栅极层106。在一些实施例中，移除一部分的栅间介电层108以暴露出栅间介电层108的侧壁108s。此外，在一些实施例中，移除一部分的浮置栅极层106以暴露出浮置栅极层106的侧壁106s，以及穿隧介电层104的顶表面104t。在一些实施例中，可藉由前述干式刻蚀工艺移除栅间介电层108以及浮置栅极层106。

值得注意的是，由于控制栅极层110以及浮置栅极层106是藉由非连续性刻蚀工艺形成，因此，阻障层112并未形成于浮置栅极层106的侧壁106s上。在一些实施例中，阻障层112亦未形成于栅间介电层108的侧壁108s上。此外，阻障层112可以自我对准(self-align)的方式形成于控制栅极层110的侧壁110s上。

接着，请参照图1F，形成间隔物层114于堆叠结构100T的侧壁(未标示)上，并覆盖该阻障层112的一部分。详细而言，间隔物层114形成于浮置栅极层106的侧壁106s、栅间介电层108的侧壁108s、以及控制栅极层110的侧壁110s上，并覆盖阻障层112的一部分，使得阻障层112的一部分位于堆叠结构100T与间隔物层114之间。在一些实施例中，间隔物层114的材料可包含氮化硅、氮氧化硅、或前述的组合。在一些实施例中，可藉由前述化学气相沉积工艺形成间隔物层114。此外，间隔物层114可以自我对准的方式形成于堆叠结构100T的侧壁上。

请继续参照图1F，接着，填充形成介电层116覆盖阻障层112以及堆叠结构100T，详细而言，介电层116可填充于堆叠结构100T之间，并完全覆盖堆叠结构100T、阻障层112以及间隔物层114。在一些实施例中，介电层116的材料可包含四乙氧基硅烷(TEOS)氧化物、氧化硅、氮化硅、氮氧化硅、高介电常数(high-k)介电材料、其它合适的介电材料、或前述的组合。在一些实施例中，可藉由前述化学气相沉积工艺形成介电层116。

接着，请参照图1G，移除位于堆叠结构100T上的硬遮罩层HM，且移除介电层116的一部分以暴露出堆叠结构100T的上部100TA。在一些实施例中，堆叠结构100T的上部100TA可包含一部分的控制栅极层110以及一部分的阻障层112。在一些实施例中，移除介电层116的一部分亦同时暴露出阻障层112的一部分。在一些实施例中，在移除介电层116的一部分之后，控制栅极层110的顶表面110t以及阻障层112的顶表面112t高于介电层116的顶表面116t，且顶表面110t高于顶表面112t。换言之，一部分的阻障层112仍存在于控制栅极层110的侧壁110s上。

详细而言，在一些实施例中，可藉由前述干式刻蚀工艺移除硬遮罩层HM，接着实行离子注入(ion implantation)工艺改善刻蚀均匀度，之后再以湿式刻蚀工艺移除介电层116以及阻障层112。在一些实施例中，前述离子注入工艺可以倾斜的角度将离子植入，倾斜的角度例如可为45至89度。在一些实施例中，离子注入工艺中使用的离子包含二氟化硼离子(BF₂)、氮离子(N:N₂)、四氢化锗(GeH₄)、砷离子(As)、磷离子(P)、硒离子(Se)、锑离子(Sb)、或前述的组合。

接着，请参照图1H，形成金属层118覆盖堆叠结构100T以及介电层116。具体而言，可顺应性地形成金属层118于堆叠结构100T的上部100TA、阻障层112、间隔物层114以及介电层116上。在一些实施例中，金属层118的材料可包含钴。在一些实施例中，可藉由前述化学气相沉积工艺、物理气相沉积(physical vapor deposition，PVD)工艺、电镀(electroplating)工艺、无电极电镀(electroless plating)工艺、其它合适的工艺、或前述的组合形成金属层118。前述物理气相沉积工艺例如可包含溅镀工艺、蒸镀工艺、或脉冲激光沉积等。

在一些实施例中，于形成金属层118覆盖堆叠结构100T以及介电层116之后，可进一步形成钝化层(未绘示)于金属层118上，以保护金属层118。在一些实施例中，钝化层的材料可包含氮化钛(TiN)。在一些实施例中，可藉由前述化学气相沉积工艺形成保护金属层118。

此外，在一些实施例中，于形成金属层118覆盖堆叠结构100T以及介电层116之后，可进一步形成介电层120于金属层118上。在一些实施例中，介电层120可形成于钝化层上。在一些实施例中，介电层120的材料可包含氧化物，例如，氧化硅、其它合适的介电材料、或前述的组合。在一些实施例中，可藉由前述化学气相沉积工艺形成介电层120。

接着，请参照图1I，实行退火工艺使金属层118与堆叠结构100T反应，以于堆叠结构100T的上部100TA形成金属硅化物层218，金属硅化物层218亦作为堆叠结构100T的一部分。具体而言，金属层118中的金属例如钴可与它所围绕的控制栅极层110反应形成的金属硅化物层218。在一些实施例中，金属硅化物层218可包含硅化钴(CoSi)、二硅化钴(CoSi₂)、或前述的组合。在一些实施例中，形成的金属硅化物层218的体积比起原先的控制栅极层110的体积会略微缩小。再者，于实行退火工艺使金属层118与堆叠结构100T反应之后，介电层120仍覆盖金属硅化物层218。在一些实施例中，可实行多于一次的退火工艺，例如，两次、三次、或其它合适的次数。在一些实施例中，退火工艺的温度范围为约450℃至约800℃。

值得注意的是，于退火工艺实行后，可能仍会有一部分未反应的金属层118残留在堆叠结构100T的上部100TA之间的底部，例如，位于阻障层112之间的介电层116的顶表面116t上。换言之，在一些实施例中，实行退火工艺使金属层118与堆叠结构100T反应之后，阻障层112可同时与金属硅化物层218以及金属层118的未反应部分接触。

接着，请参照图1J，移除介电层120以及金属层118的前述未反应部分，再次暴露出堆叠结构100T的上部100TA以及介电层116的顶表面116t。详细而言，可移除介电层120以暴露出金属硅化物层218以及阻障层118的一部分。再者，移除金属层118的未反应部分的步骤可与移除介电层120的步骤同时进行或分开进行。在一些实施例中，可藉由湿式刻蚀工艺移除介电层120以及金属层118。此外，在一些实施例中，于移除金属层118的未反应部分以及介电层120之后，仍有部分的阻障层112存在于金属硅化物层218的侧壁218s上。

接着，请参照图1K，移除阻障层112的一部分，以于阻障层112的上方形成凹陷112r。详细而言，可移除与堆叠结构100T接触的阻障层112的一部分，使得凹陷112r位于堆叠结构100T与间隔物层114之间。在一些实施例中，可移除位于金属硅化物层218的侧壁218s上的阻障层112，以及位于控制栅极层110与间隔物层114之间的一部分的阻障层112，以形成凹陷112r。在一些实施例中，控制栅极层110的侧壁110s、阻障层112的顶表面112t(未标示)以及间隔物层114所围绕的空间可定义出凹陷112r。在一些实施例中，可藉由湿式刻蚀工艺移除阻障层112。在一些实施例中，可使用对于阻障层112以及间隔物层114具有高选择比的刻蚀液(例如，磷酸(H₃PO₄)移除阻障层112。

接着，请参照图1L，形成介电层216覆盖金属硅化物层218以及介电层116，以于堆叠结构100T的两侧形成空气间隙AG。在一些实施例中，可选择具有合适的填充特性的介电层216，使得介电层216实质上并未填充于凹陷112r中，进而形成位于介电层216以及阻障层112之间的空气间隙AG。详细而言，空气间隙AG可被控制栅极层110、阻障层112、间隔物层114以及介电层216环绕。在一些实施例中，介电层216的材料可包含四乙氧基硅烷(TEOS)氧化物、氧化硅、氮化硅、氮氧化硅、高介电常数(high-k)介电材料、其它合适的介电材料、或前述的组合。再者，介电层216的材料可与介电层116的材料相同或不同。在一些实施例中，可藉由前述化学气相沉积工艺形成介电层216。

值得注意的是，由于空气间隙AG不会与金属硅化物层218或控制栅极层110产生电性反应，因此可有效防止残留的金属层118或金属硅化物层218之间电性导通，进而可降低堆叠结构100T(字元线结构)之间发生短路的风险。

如图1L所示，根据本发明一些实施例，提供的半导体结构10可包含衬底102、堆叠结构100T、阻障层112以及空气间隙AG。堆叠结构100可设置于衬底102上，堆叠结构100T的上部100TA可包含金属硅化物层218，阻障层112可设置于堆叠结构100T的侧壁的一部分上且与堆叠结构100T的侧壁的一部分接触，且空气间隙AG可设置于阻障层112上方。

详细而言，堆叠结构100T可进一步包含依序堆叠于衬底102上的穿隧介电层104、浮置栅极层106、栅间介电层108以及控制栅极层110，且前述金属硅化物层218设置于控制栅极层110上。此外，阻障层112可设置于控制栅极层110的侧壁110s上，但并未设置于栅间介电层108的侧壁108s(未标示)上，且并未设置于浮置栅极层106的侧壁106s(未标示)上。再者，空气间隙AG可与控制栅极层110接触。

此外，在一些实施例中，半导体结构10可进一步包含间隔物层114，间隔物层114可设置于堆叠结构100T的侧壁上，且空气间隙AG可设置于控制栅极层110与间隔物层114之间。此外，在一些实施例中，间隔物层114可覆盖阻障层112的一部分，使得阻障层112位于堆叠结构100T与间隔物层114之间。在一些实施例中，空气间隙AG可设置于间隔物层114的顶部，且位于间隔物层114与堆叠结构100T之间。在一些实施例中，半导体结构10可进一步包含设置于金属硅化物层218上的钝化层(未绘示)。

综上所述，根据本发明一些实施例，提供之半导体结构的形成方法包含形成空气间隙(air gap)于字元线结构之间，藉此降低导电材料(例如，钴、硅化钴等)残留造成字元线短路的风险。此外，相较于单独以湿式刻蚀工艺移除残留的导电材料的传统工艺，本发明实施例提供的半导体结构的形成方法可有效改善存储器结构的电阻电容延迟(RC delay)效应，进而可提升存储器结构的数据储存的稳定性。

虽然本发明的实施例及其优点已揭露如上，但应该了解的是，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作更动、替代与润饰。此外，本发明的保护范围并未局限于说明书内所述特定实施例中的工艺、机器、制造、物质组成、装置、方法及步骤，任何本领域技术人员可从本发明揭示内容中理解现行或未来所发展出的工艺、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大抵相同功能或获得大抵相同结果皆可根据本发明使用。因此，本发明的保护范围包括上述工艺、机器、制造、物质组成、装置、方法及步骤。另外，每一权利要求构成个别的实施例，且本发明的保护范围也包括各个权利要求及实施例的组合。本发明的保护范围当视权利要求所界定者为准。

Claims (14)

1.一种半导体结构的形成方法，其特征在于，包括：

提供一衬底；

形成一堆叠结构于所述衬底上；

形成一阻障层于所述堆叠结构的侧壁的一部分上；

形成一第一介电层覆盖所述阻障层以及所述堆叠结构；

移除所述第一介电层的一部分以暴露出所述堆叠结构的一上部；

形成一金属层覆盖所述堆叠结构以及所述第一介电层；

实行一退火工艺使所述金属层与所述堆叠结构反应，以于所述堆叠结构的所述上部形成一金属硅化物层；

移除所述金属层的未反应部分；

移除所述阻障层的一部分，以于所述阻障层的上方形成一凹陷；以及

形成一第二介电层覆盖所述金属硅化物层以及所述第一介电层，以于所述堆叠结构的两侧形成一空气间隙。

2.根据权利要求1所述的半导体结构的形成方法，其特征在于，于形成所述阻障层于所述堆叠结构的侧壁的一部分上之后，更包括：

形成一间隔物层于所述堆叠结构的侧壁上，并覆盖所述阻障层的一部分。

3.根据权利要求1所述的半导体结构的形成方法，其特征在于，移除所述第一介电层的一部分亦暴露出所述阻障层的一部分。

4.根据权利要求1所述的半导体结构的形成方法，其特征在于，于实行所述退火工艺使所述金属层与所述堆叠结构反应，以于所述堆叠结构的所述上部形成所述金属硅化物层之后，所述阻障层与所述金属硅化物层以及所述金属层的未反应部分接触。

5.根据权利要求1所述的半导体结构的形成方法，其特征在于，于形成所述金属层覆盖所述堆叠结构以及所述第一介电层之后，更包括：

形成一第三介电层于所述金属层上，且于实行所述退火工艺使所述金属层与所述堆叠结构反应，以于所述堆叠结构的所述上部形成所述金属硅化物层之后，所述第三介电层覆盖所述金属硅化物层；以及

移除所述第三介电层，以暴露出所述金属硅化物层以及所述阻障层的一部分。

6.根据权利要求2所述的半导体结构的形成方法，其特征在于，移除与所述堆叠结构接触的所述阻障层的一部分，使得所述凹陷位于所述堆叠结构与所述间隔物层之间。

7.一种半导体结构，其特征在于，包括：

一衬底；

一堆叠结构，设置于所述衬底上，其中所述堆叠结构的一上部包括一金属硅化物层；

一阻障层，设置于所述堆叠结构的侧壁的一部分上且与所述堆叠结构的侧壁的一部分接触；以及

一空气间隙，设置于所述阻障层上方。

8.根据权利要求7所述的半导体结构，其特征在于，所述堆叠结构更包括依序堆叠于所述衬底上的一穿隧介电层、一浮置栅极层、一栅间介电层以及一控制栅极层，且所述金属硅化物层设置于所述控制栅极层上。

9.根据权利要求8所述的半导体结构，其特征在于，所述阻障层设置于所述控制栅极层的侧壁上。

10.根据权利要求8所述的半导体结构，其特征在于，所述阻障层并未设置于栅间介电层的侧壁上。

11.根据权利要求8所述的半导体结构，其特征在于，所述空气间隙与所述控制栅极层接触。

12.根据权利要求7所述的半导体结构，其特征在于，更包括：

一间隔物层，设置于所述堆叠结构的侧壁上，并覆盖所述阻障层的一部分，使得所述阻障层位于所述堆叠结构与所述间隔物层之间。

13.根据权利要求12所述的半导体结构，其特征在于，所述空气间隙设置于所述间隔物层的一顶部，且位于所述间隔物层与堆叠结构之间。

14.根据权利要求7所述的半导体结构，其特征在于，所述金属层的材料包括钴，且所述金属硅化物层的材料包括硅化钴、二硅化钴、或前述的组合。

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