CN108962825A - 半导体元件及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体元件及其制作方法。该制作半导体元件的方法为，首先提供一基底，该基底具有一存储单元区以及一周边区，然后形成一位线结构于该存储单元区以及一栅极结构于该周边区，并形成一层间介电层环绕该位线结构以及该栅极结构。接着形成一导电层于位线结构上，进行一第一光刻暨蚀刻制作工艺去除部分导电层以形成存储节点接触于位线结构两侧以及接触插塞于栅极结构两侧，形成一第一遮盖层于该存储单元区及该周边区并覆盖该位线结构以及该栅极结构，再进行一第二光刻暨蚀刻制作工艺去除存储单元区的部分第一遮盖层。

Description

半导体元件及其制作方法
技术领域
本发明涉及一种制作半导体元件的方法，尤其是涉及一种形成气孔于位线结构两侧的方法。
背景技术
随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(DRAM)单元的设计也必须符合高集成度及高密度的要求。对于一具备凹入式栅极结构的DRAM单元而言，由于其可以在相同的半导体基底内获得更长的载流子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面栅极结构的DRAM单元。
一般来说，具备凹入式栅极结构的DRAM单元会包含一晶体管元件与一电荷贮存装置，以接收来自于位线及字符线的电压信号。然而，受限于制作工艺技术之故，现有具备凹入式栅极结构的DRAM单元仍存在有许多缺陷，还待进一步改良并有效提升相关存储器元件的效能及可靠度。
发明内容
为达上述目的，本发明一实施例公开一种制作半导体元件的方法。首先提供一基底，该基底具有一存储单元区以及一周边区，然后形成一位线结构于该存储单元区以及一栅极结构于该周边区，并形成一层间介电层环绕该位线结构以及该栅极结构。接着形成一导电层于位线结构上，进行一第一光刻暨蚀刻制作工艺去除部分导电层以形成存储节点接触于位线结构两侧以及接触插塞于栅极结构两侧，形成一第一遮盖层于该存储单元区及该周边区并覆盖该位线结构以及该栅极结构，再进行一第二光刻暨蚀刻制作工艺去除存储单元区的部分第一遮盖层。
本发明另一实施例公开一种半导体元件，其主要包含一基底，该基底具有一存储单元区以及一周边区；一位线结构设于该存储单元区；多个气孔设于该位线结构两侧；一第一遮盖层设于该位线结构及该多个气孔上，其中该第一遮盖层为U型；以及一第二遮盖层设于第一遮盖层上。
附图说明
图1为本发明一实施例制作一DRAM元件的上视图；
图2为图1沿着切线NN'以及切线OO’的剖面示意图；
图3为图1沿着切线AA'以及切线BB’的剖面示意图；
图4为接续图3的制作工艺示意图；
图5为接续图4的上视图；
图6为图5沿着切线PP'以及切线QQ'的剖面示意图；
图7为图5沿着切线CC'以及切线DD'的剖面示意图；
图8为接续图7的制作工艺示意图；
图9为接续图8的上视图；
图10为图9沿着切线EE'以及切线FF’的剖面示意图；
图11为图9沿着切线GG'、切线HH'以及切线II'的剖面示意图；
图12为接续图9的上视图；
图13为图12沿着切线JJ'以及切线KK'的剖面示意图；
图14为图12沿着切线LL'以及切线MM'的剖面示意图；
图15为本发明一实施例的结构示意图。
主要元件符号说明
12 基底 14 存储单元区
16 周边区 18 位线结构
20 栅极结构 22 层间介电层
24 浅沟隔离 26 主动区
28 掺杂区 30 间隙壁
32 非金属导电层 34 金属层
36 掩模层 38 间隙壁
40 接触洞蚀刻停止层 42 接触洞
44 接触洞 46 导电层
48 有机介电层 50 含硅硬掩模与抗反射层
52 图案化光致抗蚀剂 54 存储节点接触
56 接触插塞 58 第一遮盖层
60 气孔 62 第二遮盖层
64 字符线结构
具体实施方式
请参照图1至图15，图1至图15为本发明一实施例制作一半导体元件的方法示意图，其中图1为本发明一实施例制作一DRAM元件的上视图，图2的左半部分为图1中沿着切线NN'的剖面示意图，图2的右半部分则为图1中沿着切线OO'的剖面示意图，图3的左半部分为图1中沿着切线AA'的剖面示意图，图3的右半部分则为图1中沿着切线BB'的剖面示意图。如图1至图3所示，首先提供一基底12并于基底12上定义一存储单元区14与一周边区16，其中较佳由半导体材料所构成，例如可包括硅基底、外延硅基底、硅锗基底、碳化硅基底或硅覆绝缘(silicon-on-insulator，SOI)基底，但不以此为限。
然后形成位线结构18于存储单元区14以及栅极结构20于周边区16，并再形成一层间介电层22环绕位线结构18与栅极结构20。在本实施例中，位线结构18下方的半导体基底内可设有例如字符线(图未示)、浅沟隔离24以及主动区26，其中位线结构18两侧设有掺杂区28与间隙壁30，且位线结构18可包含一非金属导电层32、一选择性阻障层(图未示)、一金属层34以及一掩模层36。其中非金属导电层32可包括多晶硅、非晶硅或其他含硅或不含硅的非金属导电材料，阻障层可包括钛、钨硅化物(WSi)、氮化钨(WN)或其他适合的阻障材料，金属层34可包括铝、钨、铜、钛铝合金或其他适合的低电阻金属导电材料，而掩模层36可包括氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料。
如同位线结构18，栅极结构20同样包括非金属导电层32、金属层34以及掩模层36，另外周边区另设有间隙壁38环绕栅极结构20、一掺杂区或源极/漏极区域(图未示)设于间隙壁38两侧的基底12内、接触洞蚀刻停止层40设于栅极结构20与间隙壁38上以及层间介电层22设于接触洞蚀刻停止层40上。
接着可去除存储单元区14与周边区16的部分层间介电层22以形成接触洞42于位线结构18两侧以及形成接触洞44于栅极结构20两侧。
请继续参照图4，接着先形成一导电层46于存储单元区14与周边区16并填满接触洞42、44，然后进行一第一光刻暨蚀刻制作工艺，去除部分导电层46以形成存储节点接触于位线结构18两侧以及接触插塞于栅极结构20两侧。详细来说，在本实施例中，对导电层46所进行的第一光刻暨蚀刻制作工艺可先形成多个用来进行图案转移的材料层于存储单元区14与周边区16，例如可依序形成一有机介电层(organic dielectric layer,ODL)48、一含硅硬掩模与抗反射(silicon-containing hard mask bottom anti-reflective coating,SHB)层50以及一图案化光致抗蚀剂52于导电层46上。
请继续参照图5至图7，图5为接续图4的上视图，图6的左半部分为图5中沿着切线PP'的剖面示意图，图6的右半部分则为图5中沿着切线QQ'的剖面示意图，图7的左半部分为图5中沿着切线CC'的剖面示意图，图7的右半部分则为图5中沿着切线DD'的剖面示意图。如图5至图7所示，然后利用图案化光致抗蚀剂52为掩模去除部分含硅硬掩模与抗反射层50、部分有机介电层48以及部分导电层46，以于位线结构18两侧形成存储节点接触54以及于栅极结构20两侧接触插塞56。之后再完全去除图案化光致抗蚀剂52、含硅硬掩模与抗反射层50以及有机介电层48。
值得注意的是，本实施例所揭露的位线结构18较佳沿着一第一方向，例如X方向设于存储单元区14上，而前述所进行的第一光刻暨蚀刻制作工艺在存储单元区14的位置较佳沿着同样第一方向去除部分导电层46以于各位线结构18之间形成多个存储节点接触54。换句话说，第一光刻暨蚀刻制作工艺所进行的方向平行于位线结构18延伸的方向。
如图8所示，接着全面性形成一第一遮盖层58于存储单元区14与周边区16并覆盖位线结构18与栅极结构20。在本实施例中，第一遮盖层58较佳由氮化硅所构成，但不局限于此，又可依据制作工艺需求选用其他介电材料，例如氮氧化硅或氮碳化硅等。
请继续参照图9至图11，其中图9为接续图8的上视图，图10的左半部分为图9沿着切线EE'的剖面示意图，图10的右半部分为图9沿着切线FF'的剖面示意图，图11的左半部分为图9沿着切线GG'的剖面示意图，图11的中间部分为图9沿着切线HH'的剖面示意图，图11的右半部分为图9沿着切线II'的剖面示意图。如图9至图11所示，接着进行一第二光刻暨蚀刻制作工艺以去除存储单元区14的部分第一遮盖层58以及部分存储节点接触54。在本实施例中，对第一遮盖层58所进行的第二光刻暨蚀刻制作工艺可比照前述第一光刻暨蚀刻制作工艺先依序形成一有机介电层(organic dielectric layer,ODL)、一含硅硬掩模与抗反射(silicon-containing hard mask bottom anti-reflective coating,SHB)层以及一图案化光致抗蚀剂于存储单元区14与周边区16的第一遮盖层58上。
然后利用图案化光致抗蚀剂为掩模去除存储单元区14的部分含硅硬掩模与抗反射层、部分有机介电层、部分第一遮盖层58以及部分存储节点接触54，之后再完全去除图案化光致抗蚀剂、含硅硬掩模与抗反射层以及有机介电层。
值得注意的是，相较于前述第一光刻暨蚀刻制作工艺较佳在存储单元区14的位置沿着第一方向去除部分导电层46以形成存储节点接触54，本阶段所进行的第二光刻暨蚀刻制作工艺较佳沿着与第一方向垂直的第二方向，例如Y方向或字符线结构64所延伸的方向去除存储单元区14的部分第一遮盖层58与部分存储节点接触54。
更具体而言，例如图9的左半部分来看，第二光刻暨蚀刻制作工艺较佳沿着Y方向去除存储单元区14的部分第一遮盖层58与部分存储节点接触54，使原本完全覆盖存储单元区14的第一遮盖层58成为长条状并沿着Y方向延伸并交错位线结构18，另外沿着X方向延伸且呈现长条状的存储节点接触54则改变为约略正方形，且各存储节点接触54上方仍设有第一遮盖层58。
请继续参照图12至图14，其中图12为接续图9的上视图，图13的左半部分为图12沿着切线JJ'的剖面示意图，图13的右半部分为图12沿着切线KK'的剖面示意图，图14的左半部分为图12沿着切线LL'的剖面示意图，图14的右半部分则为图12沿着切线MM'的剖面示意图。如图12至图14所示，接着利用周边区16的第一遮盖层58为掩模去除存储单元区14中位线结构18两侧的层间介电层22以形成气孔60。
值得注意的是，本阶段较佳以湿蚀刻方式去除存储单元区14中未被第一遮盖层58所遮蔽的部分层间介电层22，其中湿蚀刻所使用的蚀刻剂较佳先去除未被第一遮盖层58所覆盖的层间介电层22，再接着去除旁边已被第一遮盖层58所覆盖的层间介电层22，例如图12中沿着切线MM’剖面所示。换句话说，位线结构18两侧较佳形成沿着X方向延伸的气孔60，其中部分气孔60未被遮蔽而部分气孔60则被第一遮盖层58所覆盖。
请继续参照图15，图15左半部分为接续图14沿着切线MM'的剖面示意图，图15的右半部分则为接续图13右半部分沿着切线KK'的剖面示意图。如图15所示，之后再形成一第二遮盖层62于存储单元区14与周边区16的第一遮盖层58上，并可搭配进行一平坦化制作工艺，例如利用回蚀刻或化学机械研磨制作工艺去除部分第二遮盖层62与第一遮盖层58甚至部分存储节点接触54与部分接触插塞56，使剩余的第一遮盖层58与第二遮盖层62上表面切齐存储节点接触54与接触插塞56上表面。随后可依据制作工艺需求形成一存储电容于存储单元区14连接存储节点接触54，至此即完成本发明一实施例的DRAM元件的制作。
请再参照图15，图15另揭露本发明一实施例的结构示意图。如图15所示，本发明的半导体元件包含一位线结构18设于存储单元区14、多个气孔60与存储节点接触54设于位线结构18两侧、一栅极结构20设于周边区16、层间介电层22覆盖周边区16的栅极结构20、多个接触插塞56设于栅极结构20两侧的层间介电层22内、第一遮盖层58设于存储单元区14的位线结构18与多个气孔60上以及周边区16的栅极结构20上以及一第二遮盖层62设于第一遮盖层58上。
从细部来看，设于存储单元区14存储节点接触54之间的第一遮盖层58较佳为U型，而存储节点接触54上表面则同时切齐第一遮盖层58与第二遮盖层62上表面。从材料面来看，第一遮盖层58与第二遮盖层62较佳包含不同材料，其中第一遮盖层58较佳包含氮化硅而第二遮盖层62较佳包含氮碳化硅，但均不限于此。另外存储节点接触54与接触插塞56可包含相同材料，例如均可包含钨，但同样不限于此。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种制作半导体元件的方法，包含：
提供一基底，该基底具有一存储单元区以及一周边区；
形成一位线结构，在该存储单元区以及一栅极结构于该周边区；
形成一层间介电层，环绕该位线结构以及该栅极结构；
形成一导电层，在该存储单元区以及该周边区；
进行一第一光刻暨蚀刻制作工艺，去除部分该导电层，以形成多个存储节点接触于该位线结构两侧以及接触插塞于该栅极结构两侧；
形成一第一遮盖层，在该存储单元区及该周边区并覆盖该位线结构以及该栅极结构；以及
进行一第二光刻暨蚀刻制作工艺，去除该存储单元区的部分该第一遮盖层。
2.如权利要求1所述的方法，其中该位线结构是沿着一第一方向设于该存储单元区上。
3.如权利要求2所述的方法，另包含进行该第一光刻暨蚀刻制作工艺，沿着该第一方向去除部分该导电层以形成该多个存储节点接触。
4.如权利要求2所述的方法，另包含进行该第二光刻暨蚀刻制作工艺，沿着一第二方向去除部分该第一遮盖层。
5.如权利要求4所述的方法，其中该第二方向是垂直该第一方向。
6.如权利要求1所述的方法，另包含于进行该第二光刻暨蚀刻制作工艺后去除该位线结构两侧的部分该层间介电层以形成气孔。
7.如权利要求1所述的方法，另包含形成一第二遮盖层于该存储单元区及该周边区。
8.如权利要求7所述的方法，其中该第一遮盖层及该第二遮盖层包含不同材料。
9.如权利要求7所述的方法，其中该第二遮盖层包含氮碳化硅。
10.如权利要求1所述的方法，其中该第一遮盖层包含氮化硅。
11.如权利要求1所述的方法，其中该层间介电层包含氧化硅。
12.如权利要求1所述的方法，其中该存储节点接触包含钨。
13.一种半导体元件，包含：
基底，该基底具有一存储单元区以及一周边区；
位线结构，设于该存储单元区；
多个气孔，设于该位线结构两侧；
第一遮盖层，设于该位线结构及该多个气孔上，其中该第一遮盖层为U型；以及
第二遮盖层设于该第一遮盖层上。
14.如权利要求13所述的半导体元件，另包含多个存储节点接触设于该位线结构两侧。
15.如权利要求14所述的半导体元件，其中该多个存储节点接触上表面切齐该第一遮盖层以及该第二遮盖层上表面。
16.如权利要求14所述的半导体元件，其中该多个存储节点接触包含钨。
17.如权利要求13所述的半导体元件，另包含：
栅极结构，设于该周边区；
层间介电层，设于该栅极结构上；以及
多个接触插塞，设于该栅极结构两侧的该层间介电层内。
18.如权利要求13所述的半导体元件，其中该第一遮盖层及该第二遮盖层包含不同材料。
19.如权利要求13所述的半导体元件，其中该第一遮盖层包含氮化硅。
20.如权利要求13所述的半导体元件，其中该第二遮盖层包含氮碳化硅。
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