CN117425348A - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，所述半导体结构包括：基底，所述基底包括源漏掺杂区；源漏互连结构，位于所述源漏掺杂区上，且与所述源漏掺杂区电连接；层间介质层，覆盖所述基底和所述源漏互连结构；源漏插塞，位于所述层间介质层中，且与所述源漏互连结构电连接。本发明的技术方案可以提升所形成的NAND闪存器件的性能。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
闪存(Flash)是一种非挥发性存储器(Non-volatile Memory，NVM)。闪存的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
因NAND闪存器件具有单元密度和存储密度高、且写入和擦除速度快等优势，逐渐成为了快闪存储器中较为普遍使用的一种结构，目前主要用于数码相机等的闪存卡和MP3播放机中。
但是，现有的NAND闪存器件的性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，以提高所形成的半导体结构的性能。
为解决上述问题，本发明提供了一种半导体结构，包括：
基底，基底包括源漏掺杂区；
源漏互连结构，位于源漏掺杂区上，且与源漏掺杂区电连接；
层间介质层，覆盖基底和源漏互连结构；
源漏插塞，位于层间介质层中，且与源漏互连结构电连接。
可选地，源漏互连结构包括第一栅极叠层结构和位于第一栅极叠层顶部的第一金属硅化物层；第一栅极叠层结构包括从下至上依次堆叠的第一浮置栅层、第一栅间介质层和第一控制栅层，且第一浮置栅层与第一控制栅层电连接。
可选地，第一栅间介质层中具有露出第一浮置栅层的第一开口，第一控制栅层还位于第一开口内，使得第一浮置栅层与第一控制栅层电连接。
可选地，基底包括外围区，源漏掺杂区位于外围区内；
半导体结构还包括：
第一栅极结构，位于源漏掺杂区侧部的外围区上，且包括第二栅极叠层结构和位于所第二述栅极叠层结构顶部的第二金属硅化物层；第二栅极叠层结构包括从下至上依次堆叠的第二浮置栅层、第二栅间介质层和第二控制栅层，且第二浮置栅层与第二控制栅层电连接；
层间介质层还覆盖第一栅极结构；
第一栅极插塞，位于层间介质层中，且与第一栅极结构电连接。
可选地，第二栅间介质层中具有露出第二浮置栅层的第二开口，第二控制栅层还位于第二开口内，使得第二浮置栅层与第二控制栅层相接触。
可选地，第一栅极结构为逻辑栅极结构。
可选地，基底包括衬底，源漏掺杂区位于衬底内；
半导体结构还包括：
栅绝缘层，位于衬底上，且包括露出至少部分源漏掺杂区的第三开口，源漏互连结构的底部通过第三开口与源漏掺杂区相接触。
可选地，栅绝缘层的材料包括氧化硅。
相应地，本发明实施例还提供了一种半导体结构的形成方法，包括：
提供基底，基底包括源漏掺杂区；
在源漏掺杂区的基底上形成源漏互连结构；
在基底上形成覆盖源漏互连结构的层间介质层；
在层间介质层中形成位于源漏互连结构上的源漏插塞。
可选地，基底包括外围区，源漏掺杂区位于外围区内；
源漏互连结构包括第一栅极叠层结构和位于第一栅极叠层顶部的第一金属硅化物层；第一栅极叠层结构包括从下至上依次堆叠的第一浮置栅层、第一栅间介质层和第一控制栅层，且第一浮置栅层与第一控制栅层电连接；
形成源漏互连结构的步骤包括：在基底上形成浮栅材料层、位于浮栅材料层上的栅间介质材料层和位于栅间介质材料层上的控制栅材料层；图案化控制栅材料层、栅间介质材料层和控制栅材料层，形成第一栅极叠层结构；对第一控制栅层的顶部执行金属硅化物工艺，形成位于第一栅极叠层结构顶部的第一金属硅化物层。
可选地，第一栅间介质层中具有露出第一浮置栅层的第一开口，第一控制栅层还位于第一开口内，使得第一浮置栅层与第一控制栅层电连接；
形成位于栅间介质材料层上的控制栅材料层之前，形成源漏互连结构的步骤包括还包括：刻蚀栅间介质材料层，形成第一开口；形成第一开口之后，形成位于栅间介质材料层上的控制栅材料层，控制栅材料层还填充于第一开口内。
可选地，基底包括外围区，源漏掺杂区位于外围区内；
形成第一栅极叠层结构的过程中，还在源漏掺杂区侧部的外围区上形成第二栅极叠层结构，第二栅极叠层结构包括从下至上依次堆叠的第二浮置栅层、第二栅间介质层和第二控制栅层，且第二浮置栅层与第二控制栅层电连接；
在形成第一金属硅化物的过程中，还在第二栅极叠层结构的顶部形成第二金属硅化物层，第二栅极叠层结构与第二金属硅化物层构成第一栅极结构；
形成层间介质层之后，层间介质层还覆盖第一栅极结构；
在层间介质层中形成位于源漏互连结构上的源漏插塞的过程中，还在层间介质层中形成位于第一栅极结构上的第一栅极插塞。
可选地，第二栅间介质层中具有露出第二浮置栅层的第二开口，第二控制栅层还位于第二开口内，使得第二浮置栅层与第二控制栅层电连接；
形成位于栅间介质材料层中的第一开口的过程中，还在栅间介质材料层中形成第二开口；形成第二开口之后，形成位于栅间介质材料层上的控制栅材料层，控制栅材料层还填充于第二开口内。
可选地，在形成源漏插塞和第一栅极插塞的步骤包括：
在层间介质层中形成位于源漏互连结构上方的源漏接触孔和位于第一栅极结构上方的第一接触孔；
在源漏接触孔和第一接触孔内填充导电介质，形成源漏插塞、和第一栅极插塞。
可选地，源漏插塞和第一栅极插塞的材料分别包括钨和铜中至少一种。
可选地，基底包括衬底；
形成浮栅材料层之前，还包括：在衬底上形成栅绝缘层；
形成栅绝缘层之后，浮栅材料层位于栅绝缘层上。
可选地，源漏掺杂区位于衬底内；
源漏掺杂区上方的栅绝缘层中具有露出衬底的第三开口，第一浮置栅层还位于第三开口内，使得源漏互连结构与衬底的源漏掺杂区相接触；
在衬底上形成栅绝缘层之后，方法还包括：在源漏掺杂区上方的栅绝缘层形成第三开口；形成浮栅材料层之后，浮栅材料层位于栅绝缘层上，且还填充于第三开口内。
可选地，栅绝缘层的材料包括氧化硅。
可选地，形成栅绝缘层的工艺为热氧化工艺。
可选地，层间介质层的材料包括氧化硅、氮化硅、氮氧化硅或和碳氮氧化硅中至少一种。
与现有技术相比，本发明的技术方案具有以下优点：
本发明实施例提供的一种半导体结构包括：基底，基底包括源漏掺杂区；源漏互连结构，位于源漏掺杂区上，且与源漏掺杂区电连接；层间介质层，覆盖基底和源漏互连结构；源漏插塞，位于层间介质层中，且与源漏互连结构电连接。
可以看出，源漏插塞形成于源漏互连结构上，使得源漏掺杂区通过源漏互连结构与源漏插塞电连接，与直接在层间介质层中形成与源漏掺杂区相接触的源漏插塞的方案相比，可以缩减源漏插塞的高度，从而可以增大形成源漏插塞的工艺窗口，降低形成源漏插塞的难度，提高所形成源漏插塞的形貌质量，提升所形成的NAND闪存器件的性能。
进一步地，源漏互连结构包括第一栅极叠层结构和位于第一栅极叠层顶部的第一金属硅化物层，第一栅极叠层结构包括从下至上依次堆叠的第一浮置栅层、第一栅间介质层和第一控制栅层，且第一浮置栅层与第一控制栅层电连接，也即源漏插塞与第一栅极叠层结构顶部的第一金属硅化物层直接接触，与源漏插塞与源漏掺杂区直接接触的方案相比，可以降低源漏插塞与第一金属硅化物之间的接触电阻，相应有利于进一步提高所形成的半导体结构的性能。
附图说明
图1至图5为本发明实施例中的一种半导体结构的形成方法各步骤所形成的中间结构的示意图。
具体实施方式
由背景技术可知，目前NAND闪存器件的性能仍有待提高。
具体地，在NAND闪存器件中，层间介质层覆盖源漏掺杂区，源漏插塞贯穿源漏掺杂区上的层间介质层，与源漏掺杂区直接接触，源漏插塞的高度较大，导致形成源漏插塞的工艺窗口较小，增加了源漏插塞的形成难度，降低了所形成的NAND闪存器件的性能。
为解决上述问题，本发明实施例提供的一种半导体结构包括：基底，基底包括源漏掺杂区；源漏互连结构，位于源漏掺杂区上，且与源漏掺杂区电连接；层间介质层，覆盖基底和源漏互连结构；源漏插塞，位于层间介质层中，且与源漏互连结构电连接。
可以看出，源漏插塞形成于源漏互连结构上，使得源漏掺杂区通过源漏互连结构与源漏插塞电连接，与直接在层间介质层中形成与源漏掺杂区相接触的源漏插塞的方案相比，可以缩减源漏插塞的高度，从而可以增大形成源漏插塞的工艺窗口，降低形成源漏插塞的难度，从而提高所形成源漏插塞的形貌质量，提升所形成的NAND闪存器件的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5示出了根据本发明技术方案的半导体结构一实施例的结构示意图。参见图5，一种半导体结构包括：基底100，基底100包括源漏掺杂区III；源漏互连结构110，位于源漏掺杂区III上，且与源漏掺杂区III电连接；层间介质层120，覆盖基底100和源漏互连结构110；源漏插塞130，位于层间介质层120中，且与源漏互连结构110电连接。
基底100用于为半导体结构的形成制程提供工艺平台。根据实际工艺情况，基底可以为平面型基底或立体型基底。
本实施例中，基底100为平面型基底。具体地，基底100包括衬底。
衬底为后续形成快闪存储器提供工艺平台。具体地，衬底用于形成与非闪存(NANDFlash)器件。
本实施例中，衬底为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，衬底包括源漏掺杂区III。源漏掺杂区III用于作为NAND闪存器件的源区或漏区。
本实施例中，基底100包括外围区I，源漏掺杂区III位于外围区I内。
源漏互连结构110用于实现源漏插塞130与源漏掺杂区III之间的电连接。
本实施例中，源漏互连结构110包括第一栅极叠层结构111和位于第一栅极叠层结构111顶部的第一金属硅化物层112。
本实施例中，第一栅极叠层结构111包括从下至上依次堆叠的第一浮置栅层111a、第一栅间介质层111b和第一控制栅层111c，且第一浮置栅层111a与第一控制栅层111c电连接。
本实施例中，在第一栅极叠层结构111中，第一浮置栅层111a与第一控制栅层111c之间电连接，第一栅间介质层111b用于实现第一浮置栅层111a与第一控制栅层111c之间的部分绝缘。
本实施例中，第一浮置栅层111a和第一控制栅层111c的材料均为多晶硅，栅间介质层111b的材料为氧化硅-氮化硅-氧化硅(Oxide Nitride Oxide，ONO)结构。
本实施例中，第一栅间介质层111b中具有露出第一浮置栅层111a的第一开口(未标示)，第一浮置栅层111a还位于第一开口内，使得第一浮置栅层111a与第一控制栅层111c电连接。
第一开口的尺寸不宜多大也不宜过下。若第一开口过大，将会影响所形成的第一控制栅层111c平整度，不利于保持第一控制栅层111c顶部相齐平；若第一开口过小，则会相应影响第一浮置栅层111a与第一控制栅层111c之间的电连接性能。为此，本实施例中，第一开口的尺寸为60nm至100nm。
第一金属硅化物层112用于降低源漏插塞130与源漏互连结构110之间的接触电阻，改善阻容(Resistance Capacitance，RC)延迟，从而提高NAND闪存器件的性能。
本实施例中，半导体结构还包括：位于衬底上的栅绝缘层105。
栅绝缘层105为NAND闪存器件的隧穿氧化层(Tunnel Oxide)，用于作为衬底与形成于衬底上的栅极结构之间的隔绝层，从而在数据存储过程中防止电子进入衬底，进而减少电子的流失，即栅绝缘层105用于防止存储于快闪存储器中的数据发生丢失。
本实施例中，栅绝缘层105的材料为氧化硅。
本实施例中，栅绝缘层105具有位于源漏掺杂区III上的第三开口，源漏互连结构110的通过第三开口与源漏掺杂区III相接触，从而实现源漏互连结构110与源漏掺杂区III的电连接。
具体地，第一浮置栅层111a的底部位于栅绝缘层105的第三开口内，从而实现源漏互连结构110与源漏掺杂区III相接触。
第一金属硅化物层112用于实现源漏互连结构110的电性引出，从而实现源漏互连结构110与源漏插塞130之间的电性连接。同时，第一金属硅化物层112与源漏插塞130直接接触，与源漏插塞130与源漏掺杂区III直接接触的方案相比，可以降低源漏插塞130与源漏掺杂区III之间的接触电阻，相应可以提高所形成的NAND闪存器件的性能。
本实施例中，衬底包括外围区I，源漏掺杂区III位于外围区I内。具体地，源漏掺杂区III位于外围区I上的栅极结构的两侧。
本实施例中，源漏掺杂区III侧部的外围区I上形成第二栅极结构140。
本实施例中，第二栅极结构140为逻辑栅极结构。逻辑栅极结构用于在NAND闪存器件工作的过程中，对NAND闪存器件进行逻辑控制操作，如读取控制或写入控制等。
本实施例中，第二栅极结构140包括第二栅极叠层结构141和位于第二栅极叠层结构141顶部的第二金属硅化物层142。
本实施例中，第二栅极叠层结构141包括第二浮置栅层141a、位于第二浮置栅层141a上的第二栅间介质层141b和位于第二栅间介质层141b上的第二控制栅层141c，且第二浮置栅层141a与第二控制栅层141c电连接。
第二浮置栅层141a用于在所形成NAND闪存器件中起到存储电子的作用。本实施例中，第二浮置栅层141a的材料为多晶硅。
第二栅间介质层141b用于实现第二浮置栅层141a和第二控制栅层141c之间的部分电隔离。本实施例中，第二栅间介质层141b为ONO结构。
本实施例中，第二栅间介质层141b中具有露出第二浮置栅层141a的第二开口(未标示)，第二控制栅层141c还位于第二开口内，使得第二浮置栅层141a与第二控制栅层141c电连接。
第二控制栅层141c用于实现NAND闪存器件的逻辑控制。本实施例中，控制栅层141c的材料为多晶硅。
第二金属硅化物层142用于降低第一栅极结构140的栅电阻，从而提高所形成的NAND闪存器件的编程操作能力和效率，提高NAND闪存器件的重复读写能力，并能改善RC延迟，提高NAND闪存器件的性能。
本实施例中，源漏互连结构110中的第一栅极叠层结构111、第一栅极结构140中的第二栅极叠层结构141为在同一工艺步骤中形成的分立的栅极叠层结构，从而降低对形成NAND闪存器件的现有制程的影响，有利于提高形成源漏互连结构的形成工艺与现有工艺的兼容性，且可以简化工艺操作，降低工艺成本。
本实施例中，源漏互连结构110和第一栅极结构140的顶部相互齐平，使得对应形成于层间介质层120的源漏插塞130与第一栅极插塞150具有相同的高度，从而使得源漏插塞130和第一栅极插塞150能够在同一工艺步骤中形成，相应可以简化工艺操作，降低工艺成本。
层间介质层120用于实现源漏互连结构110与第一栅极结构140之间的电隔离，且还用于为形成源漏插塞130和第一栅极插塞150提供工艺基础。
本实施例中，层间介质层120覆盖衬底、源漏互连结构110和第一栅极结构140。
层间介质层120的材料为绝缘材料。层间介质层120的材料可以为氧化硅、氮化硅、氮氧化硅或碳氮氧化硅。本实施例中，层间介质层120的材料为氧化硅。
本实施例中，层间介质层120顶部与高于源漏互连结构110和第一栅极结构140，从而为源漏插塞130和第一栅极插塞150的形成提供良好的工艺基础。
源漏插塞130与源漏互连结构110之间电性连接，源漏互连结构110与源漏掺杂区III之间电连接，从而实现源漏插塞130与源漏掺杂区III之间的电连接。
具体地，源漏插塞130贯穿源漏互连结构110顶部的层间介质层120，也即源漏插塞130与源漏互连结构110直接接触，从而实现源漏插塞130与源漏互连结构110之间的电连接。
源漏插塞130通过源漏互连结构110与源漏掺杂区III之间电连接，与源漏插塞130直接与源漏掺杂区III相接触的方案相比，可以缩减源漏插塞130的高度，相应可以增大源漏插塞130的工艺窗口，降低形成源漏插塞130的工艺难度，提高所形成源漏插塞130的形貌质量。
本实施例中，源漏插塞130的材料包括钨。在其他实施例中，源漏插塞130还能够为其他的导电材料，如铜等。
选用钨作为源漏插塞130的材料，从而有利于降低源漏插塞130自身的电阻，进而降低源漏插塞130的电阻，减小RC延迟。同时，选用钨作为源漏插塞130的材料，能够采用选择性沉积的方式形成源漏插塞130，能够实现更低的自身电阻以及接触电阻。
本实施例中，半导体结构还包括：位于层间介质层120中的第一栅极插塞150，且第一栅极插塞150与第一栅极结构140电连接。
第一栅极插塞150的形状为柱状。第一栅极插塞150为第零通孔互连结构(V0)，第一栅极结构140通过第零通孔互连结构与NAND闪存器件的第一金属层(M1)电连接。
本实施例中，第一栅极插塞150的材料包括钨。在其他实施例中，第一栅极插塞还能够为其他的导电材料，如铜等。
选用钨作为第一栅极插塞150的材料，从而有利于降低第一栅极插塞150自身的电阻，进而降低第一栅极插塞150的电阻，减小RC延迟。同时，选用钨作为第一栅极插塞150的材料，能够采用选择性沉积的方式形成第一栅极插塞150，能够实现更低的自身电阻以及接触电阻。
本实施例中，第一栅极插塞150贯穿第一栅极结构140顶部的层间介质层120，也即第一栅极插塞150与第一栅极结构140直接接触，从而实现第一栅极插塞150与第一栅极结构140之间的电连接。
相应地，本发明还提供了一种半导体结构的形成方法。
图1至图5是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图1，提供基底100，基底100包括源漏掺杂区III。
基底100用于为半导体结构的形成制程提供工艺平台。根据实际工艺情况，基底可以为平面型基底或立体型基底。
本实施例中，基底100为平面型基底。具体地，基底100包括衬底。
衬底为后续形成快闪存储器提供工艺平台。具体地，衬底用于形成与非闪存(NANDFlash)器件。
本实施例中，衬底为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，衬底包括源漏掺杂区III。源漏掺杂区III用于作为NAND闪存器件的源区或漏区。
本实施例中，衬底包括外围区I，源漏掺杂区III位于外围区I内。
外围区I用于形成NAND闪存器件的逻辑控制结构。
参考图2，在源漏掺杂区I的基底100上形成第一栅极叠层结构111，第一栅极叠层结构111包括从下至上依次堆叠的第一浮置栅层111a、第一栅间介质层111b和第一控制栅层111c，且第一浮置栅层111a与第一控制栅层111c电连接。
第一栅极叠层结构111为后续形成源漏互连结构提供基础。
本实施例中，第一栅极叠层结构111包括从下至上依次堆叠的第一浮置栅层111a、第一栅间介质层111b和第一控制栅层111c，且第一浮置栅层111a与第一控制栅层111c电连接。
本实施例中，在第一栅极叠层结构111中，第一浮置栅层111a与第一控制栅层111c之间电连接，第一栅间介质层111b用于实现第一浮置栅层111a与第一控制栅层111c之间的部分电隔离。
本实施例中，第一浮置栅层111a和第一控制栅层111c的材料均为多晶硅，第一栅间介质层111b的材料为ONO结构。
本实施例中，第一栅间介质层111b中具有露出第一浮置栅层111a的第一开口(未标示)，第一控制栅层111c还位于第一开口内，使得第一浮置栅层111a与第一控制栅层111c电连接。
第一开口的尺寸不宜多大也不宜过下。若第一开口过大，将会影响所形成的第一控制栅层111c平整度，不利于保持第一控制栅层111c顶部相齐平；若第一开口过小，则会相应影响第一浮置栅层111a与第一控制栅层111c之间的电连接性能。为此，本实施例中，第一开口的尺寸为60nm至100nm。
本实施例中，形成第一栅极叠层结构111的过程中，还在源漏掺杂区III侧部的外围区I的基底100上形成第二栅极叠层结构141。换言之，第一栅极叠层结构111和第二栅极叠层结构141为在相同工艺步骤中形成的多个分立的栅极叠层结构。
第二栅极叠层结构141为后续形成第一栅极结构提供基础。
本实施例中，第二栅极叠层结构141包括第二浮置栅层141a、位于第二浮置栅层141a上的第二栅间介质层141b和位于第二栅间介质层141b上的第二控制栅层141c，且第二浮置栅层141a与第二控制栅层141c电连接。
第二浮置栅层141a用于在所形成NAND闪存器件中起到存储电子的作用。本实施例中，第二浮置栅层141a的材料为多晶硅。
第二栅间介质层141b用于作为第二浮置栅层141a和第二控制栅层141c之间的绝缘层，用于实现第二浮置栅层141a和第二控制栅层141c之间的部分电隔离。本实施例中，第二栅间介质层141b为ONO结构。
第二控制栅层141c和第二金属硅化物层142用于实现NAND闪存器件的逻辑控制操作。本实施例中，第二控制栅层141c的材料为多晶硅。
第二金属硅化物层142还用于降低第一栅极结构140的栅电阻，从而提高所形成的NAND闪存器件的编程操作能力和效率，提高NAND闪存器件的重复读写能力，并能改善RC延迟，提高NAND闪存器件的性能。
本实施例中，第一栅极叠层结构111和第二栅极叠层结构141为在同一工艺步骤中形成的多个分立的栅极叠层结构，从而降低对形成NAND闪存器件的现有制程的影响，有利于提高形成源漏互连结构的形成工艺与现有工艺的兼容性，且可以简化工艺操作，降低工艺成本。
具体地，形成第一栅极叠层结构111和第二栅极叠层结构141的步骤包括：在衬底上形成浮栅材料层、位于浮栅材料层上的栅间介质材料层和位于栅间介质材料层上的控制栅材料层；图案化浮栅材料层、栅间介质材料层和控制栅材料层，形成第一栅极叠层结构111和第二栅极叠层结构141。
本实施例中，浮栅材料层和控制栅材料层的材料为多晶硅，栅间介质材料层的材料为ONO结构。
在衬底上形成浮栅材料层、位于浮栅材料层上的栅间介质材料层和位于栅间介质材料层上的控制栅材料层的工艺可以为原子层沉积工艺、化学气相沉积工艺、物理气相沉积工艺和炉管工艺中至少一种。
图案化浮栅材料层、栅间介质材料层和控制栅材料层的步骤包括：在控制栅材料层上形成图案化的刻蚀掩膜层；以图案化的刻蚀掩膜层为掩膜依次刻蚀控制栅材料层、栅间介质材料层和浮栅材料层。
本实施例中，以图案化的刻蚀掩膜层为掩膜依次刻蚀控制栅材料层、栅间介质材料层和浮栅材料层的工艺为干法刻蚀工艺。
本实施例中，形成浮栅材料层之前，半导体结构的形成方法还包括：在衬底上形成栅绝缘层105。
栅绝缘层105为NAND闪存器件的隧穿氧化层，用于作为衬底与形成于衬底上的栅极结构之间的隔绝层，从而防止电子进入衬底，进而减少电子的流失，即栅绝缘层105适于防止存储于快闪存储器中的数据发生丢失。
本实施例中，栅绝缘层105的材料为氧化硅。
本实施例中，栅绝缘层105具有位于源漏掺杂区III上的第三开口(未标示)，第一栅极叠层结构111的第一浮置栅层111a还位于第三开口，使得第一栅极叠层结构111与源漏掺杂区III直接接触，从而实现第一栅极叠层结构111与源漏掺杂区III之间的电连接。
相应地，在衬底上形成栅绝缘层105之后，半导体结构的方法还包括：刻蚀栅绝缘层105，形成位于源漏掺杂区III上的第三开口。
形成第三开口之后，在栅绝缘层105上形成浮栅材料层，浮栅材料层还填充于第三开口内，使得浮栅材料层与源漏掺杂区III直接接触。
参考图3，对第一栅极叠层结构111的第一控制栅层111c的顶部执行金属硅化物工艺，形成位于第一栅极叠层结构111顶部的第一金属硅化物层112，第一栅极叠层结构111和第一金属硅化物层112构成源漏互连结构110。
本实施例中，在对第一栅极叠层结构111的第一控制栅层111c的顶部执行金属硅化物工艺的过程中，还对第二栅极叠层结构141的第二控制栅层141c顶部执行金属硅化物工艺，形成位于第二栅极叠层结构141顶部的第二金属硅化物层142。其中，第二栅极叠层结构141及其顶部第二金属硅化物层142构成第一栅极结构140。
本实施例中，第二栅极结构140为逻辑栅极结构。逻辑栅极结构用于在NAND闪存器件工作的过程中，对NAND闪存器件进行逻辑控制操作，如读取控制或写入控制等。
本实施例中，形成第一金属硅化物层112和第二金属硅化物层142的步骤包括：在第一栅极叠层结构111与第二栅极叠层结构141之间填充牺牲层(未示出)，牺牲层的顶部表面低于第一栅极叠层结构111和第二栅极叠层结构141；形成覆盖露出的第一栅极叠层结构111和第二栅极叠层结构141的金属层(未示出)；对金属层执行第一退火工艺，使得金属层与牺牲层露出的第一栅极叠层结构111和第二栅极叠层结构141分别发生反应，形成第一初始金属硅化物层和第二初始金属硅化物层；形成第一初始金属硅化物层和第二初始金属硅化物层之后，去除未反应的剩余金属层；去除未反应的剩余金属层之后，执行第二退火工艺，将第一初始金属硅化物层和第二初始金属硅化物层分别转化为第一金属硅化层112和第二金属硅化层142；形成第一金属硅化层112和第二金属硅化层142之后，去除牺牲层。
本实施例中，金属层的材料为镍。相应地，第一金属硅化层112和第二金属硅化层142的材料为镍硅化合物。在其他实施例中，金属层的材料为钛或钴，第一金属硅化层和第二金属硅化层还能够相应为钴钛化合物或钴硅化合物。
形成第一金属硅化层112和第二金属硅化层142之后，使得第一栅极叠层结构111及其顶部的第一金属硅化层112形成源漏互连结构110，第二栅极叠层结构141及其顶部的第二金属硅化层142形成第一栅极结构140。
本实施例中，源漏互连结构110和第一栅极结构140的顶部相互齐平，使得后续形成于层间介质层120的源漏插塞与第一栅极插塞150具有相同的高度，从而能够在同一工艺步骤中形成源漏插塞和第一栅极插塞150，相应可以简化工艺操作，降低工艺成本。
参考图4，在基底100上形成覆盖源漏互连结构110的层间介质层120。
本实施例中，层间介质层120还覆盖第一栅极结构140。
层间介质层120用于实现相邻源漏互连结构110和第一栅极结构140之间的电隔离，且还用于为形成源漏插塞和第一栅极插塞提供工艺基础。
本实施例中，层间介质层120覆盖源漏互连结构110和第一栅极结构140以及源漏互连结构110和第一栅极结构140露出的衬底。
层间介质层120的材料为绝缘材料。层间介质层120的材料可以为氧化硅、氮化硅、氮氧化硅或碳氮氧化硅。本实施例中，层间介质层120的材料为氧化硅。
本实施例中，层间介质层120顶部与高于源漏互连结构110和第一栅极结构140，从而为源漏插塞和第一栅极插塞的形成提供良好的工艺基础。
形成层间介质层120的步骤包括：在基底上形成覆盖源漏互连结构110和第一栅极结构140的初始层间介质层；采用平坦化工艺使初始层间介质层具有平坦表面，形成层间介质层120。
本实施例中，采用等离子体增强化学气相沉积工艺初始层间介质层。在其他实施例中，还能够采用其他类型的沉积工艺形成初始层间介质层，如原子层沉积工艺、化学气相沉积工艺或物理气相沉积工艺等。
本实施例中，使初始层间介质层具有平坦表面所采用的平坦化工艺为化学机械研磨工艺。在其他实施例中，使初始层间介质层具有平坦表面所采用的平坦化工艺还能够为回刻蚀工艺等。
参考图5，在层间介质层120中形成位于源漏互连结构110上的源漏插塞130。
源漏插塞130与源漏互连结构110之间电性连接，源漏互连结构110与源漏掺杂区III之间电连接，从而实现源漏插塞130与源漏掺杂区III之间的电连接。
源漏插塞130通过源漏互连结构110与源漏掺杂区III之间电连接，与源漏插塞130直接与源漏掺杂区III相接触的方案相比，可以缩减源漏插塞130的高度，相应可以增大源漏插塞130的工艺窗口，降低形成源漏插塞130的工艺难度，提高所形成源漏插塞130的形貌质量。
源漏插塞130的形状为柱状。源漏插塞130为第零通孔互连结构(V0)，源漏互连结构110通过第零通孔互连结构与NAND闪存器件的第一金属层(M1)电连接。
本实施例中，源漏插塞130的材料包括钨。在其他实施例中，源漏插塞130还能够为其他的导电材料，如铜等。
选用钨作为源漏插塞130的材料，从而有利于降低源漏插塞130自身的电阻，进而降低源漏插塞130的电阻，减小RC延迟。同时，选用钨作为源漏插塞130的材料，能够采用选择性沉积的方式形成源漏插塞130，能够实现更低的自身电阻以及接触电阻。
本实施例中，半导体结构还包括：位于层间介质层120中的第一栅极插塞150，第一栅极插塞150与第一栅极结构140电连接。
第一栅极插塞150的形状为柱状。第一栅极插塞150为第零通孔互连结构，第一栅极结构140通过第零通孔互连结构与NAND闪存器件的第一金属层电连接。
本实施例中，第一栅极插塞150的材料包括钨。在其他实施例中，第一栅极插塞150还能够为其他的导电材料，如铜等。
选用钨作为第一栅极插塞150的材料，从而有利于降低第一栅极插塞150自身的电阻，进而降低第一栅极插塞150的电阻，减小RC延迟。同时，选用钨作为第一栅极插塞150的材料，能够采用选择性沉积的方式形成第一栅极插塞150，能够实现更低的自身电阻以及接触电阻。
本实施例中，源漏插塞130和第一栅极插塞150在同一工艺步骤中形成，从而可以简化工艺，节约工艺成本。
具体地，形成源漏插塞130和第一栅极插塞150的步骤包括：在层间介质层120中形成位于源漏互连结构110上的源漏接触孔和位于第一栅极结构140上的第一栅极接触孔；在源漏接触孔和第一栅极接触孔内填充导电介质，形成位于源漏接触孔内的源漏插塞130和位于第一栅极接触孔内的第一栅极插塞150。
本实施例中，形成位于源漏接触孔内的源漏插塞130和位于第一栅极接触孔内的第一栅极插塞150的工艺为选择性沉积工艺。
通过采用选择性沉积工艺形成位于源漏接触孔内的源漏插塞130和位于第一栅极接触孔内的第一栅极插塞150，可以增大源漏插塞130和第一栅极插塞150，进而有利于在器件特征尺寸不断缩小的情况下，降低接触电阻，提升电学性能。
本实施例中，源漏插塞130和第一栅极插塞150的形状为柱状，也就是说，源漏接触孔和第一栅极接触孔的形状为柱状，使得源漏接触孔和第一栅极接触孔的空间不会太大，有利于提高与选择性沉积工艺的兼容性。
本实施例中，选择性沉积工艺为选择性化学气相沉积工艺。选择性化学气相沉积工艺具有较好的选择性沉积效果，且工艺稳定性较高。
还需要说明的是，源漏插塞130和第一栅极插塞150的材料选用钨，从而能够选择性沉积的方式形成源漏插塞130和第一栅极插塞150，选择性沉积的方式形成的源漏插塞130和第一栅极插塞150，能够实现更低的自身电阻以及接触电阻。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构，其特征在于，包括：
基底，所述基底包括源漏掺杂区；
源漏互连结构，位于所述源漏掺杂区上，且与所述源漏掺杂区电连接；
层间介质层，覆盖所述基底和所述源漏互连结构；
源漏插塞，位于所述层间介质层中，且与所述源漏互连结构电连接。
2.根据权利要求1所述的半导体结构，其特征在于，所述源漏互连结构包括第一栅极叠层结构和位于所述第一栅极叠层顶部的第一金属硅化物层；所述第一栅极叠层结构包括从下至上依次堆叠的第一浮置栅层、第一栅间介质层和第一控制栅层，且所述第一浮置栅层与第一控制栅层电连接。
3.根据权利要求2所述的半导体结构，其特征在于，所述第一栅间介质层中具有露出所述第一浮置栅层的第一开口，所述第一控制栅层还位于所述第一开口内，使得所述第一浮置栅层与第一控制栅层电连接。
4.根据权利要求1所述的半导体结构，其特征在于，所述基底包括外围区，所述源漏掺杂区位于所述外围区内；
所述半导体结构还包括：
第一栅极结构，位于源漏掺杂区侧部的外围区上，且包括第二栅极叠层结构和位于所第二述栅极叠层结构顶部的第二金属硅化物层；所述第二栅极叠层结构包括从下至上依次堆叠的第二浮置栅层、第二栅间介质层和第二控制栅层，且所述第二浮置栅层与第二控制栅层电连接；
所述层间介质层还覆盖所述第一栅极结构；
第一栅极插塞，位于所述层间介质层中，且与所述第一栅极结构电连接。
5.根据权利要求4所述的半导体结构，其特征在于，所述第二栅间介质层中具有露出所述第二浮置栅层的第二开口，所述第二控制栅层还位于所述第二开口内，使得所述第二浮置栅层与所述第二控制栅层相接触。
6.根据权利要求4或5所述的半导体结构，其特征在于，所述第一栅极结构为逻辑栅极结构。
7.根据权利要求1所述的半导体结构，其特征在于，所述基底包括衬底，所述源漏掺杂区位于所述衬底内；
所述半导体结构还包括：
栅绝缘层，位于所述衬底上，且包括露出至少部分源漏掺杂区的第三开口，所述源漏互连结构的底部通过所述第三开口与所述源漏掺杂区相接触。
8.根据权利要求7所述的半导体结构，其特征在于，所述栅绝缘层的材料包括氧化硅。
9.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括源漏掺杂区；
在所述源漏掺杂区的基底上形成源漏互连结构；
在所述基底上形成覆盖所述源漏互连结构的层间介质层；
在所述层间介质层中形成位于所述源漏互连结构上的源漏插塞。
10.根据权利要求9所述的半导体结构的形成方法，其特征在于，所述基底包括外围区，所述源漏掺杂区位于所述外围区内；
所述源漏互连结构包括第一栅极叠层结构和位于所述第一栅极叠层顶部的第一金属硅化物层；所述第一栅极叠层结构包括从下至上依次堆叠的第一浮置栅层、第一栅间介质层和第一控制栅层，且所述第一浮置栅层与所述第一控制栅层电连接；
形成所述源漏互连结构的步骤包括：在所述基底上形成浮栅材料层、位于所述浮栅材料层上的栅间介质材料层和位于栅间介质材料层上的控制栅材料层；图案化所述控制栅材料层、所述栅间介质材料层和所述控制栅材料层，形成所述第一栅极叠层结构；对所述第一控制栅层的顶部执行金属硅化物工艺，形成位于所述第一栅极叠层结构顶部的第一金属硅化物层。
11.根据权利要求10所述的半导体结构的形成方法，其特征在于，所述第一栅间介质层中具有露出所述第一浮置栅层的第一开口，所述第一控制栅层还位于所述第一开口内，使得所述第一浮置栅层与所述第一控制栅层电连接；形成位于栅间介质材料层上的控制栅材料层之前，形成所述源漏互连结构的步骤还包括：刻蚀所述栅间介质材料层，形成所述第一开口；形成所述第一开口之后，形成位于所述栅间介质材料层上的控制栅材料层，且所述控制栅材料层还填充于所述第一开口内。
12.根据权利要求11所述的半导体结构的形成方法，其特征在于，所述基底包括外围区，所述源漏掺杂区位于所述外围区内；
形成所述第一栅极叠层结构的过程中，还在所述源漏掺杂区侧部的外围区上形成第二栅极叠层结构，所述第二栅极叠层结构包括从下至上依次堆叠的第二浮置栅层、第二栅间介质层和第二控制栅层，且所述第二浮置栅层与所述第二控制栅层电连接；
在形成所述第一金属硅化物层的过程中，还在所述第二栅极叠层结构的顶部形成第二金属硅化物层，所述第二栅极叠层结构与所述第二金属硅化物层构成第一栅极结构；
形成所述层间介质层之后，所述层间介质层还覆盖所述第一栅极结构；
在所述层间介质层中形成位于所述源漏互连结构上的源漏插塞的过程中，还在所述层间介质层中形成位于所述第一栅极结构上的第一栅极插塞。
13.根据权利要求12所述的半导体结构的形成方法，其特征在于，所述第二栅间介质层中具有露出所述第二浮置栅层的第二开口，所述第二控制栅层还位于所述第二开口内，使得所述第二浮置栅层与所述第二控制栅层电连接；形成位于栅间介质材料层中的第一开口的过程中，还在所述栅间介质材料层中形成所述第二开口；形成所述第二开口之后，形成位于所述栅间介质材料层上的控制栅材料层，且所述控制栅材料层还填充于所述第二开口内。
14.根据权利要求13所述的半导体结构的形成方法，其特征在于，在形成所述源漏插塞和第一栅极插塞的步骤包括：
在所述层间介质层中形成位于所述源漏互连结构上方的源漏接触孔和位于所述第一栅极结构上方的第一接触孔；
在所述源漏接触孔和所述第一接触孔内填充导电介质，形成所述源漏插塞、和第一栅极插塞。
15.根据权利要求14所述的半导体结构的形成方法，其特征在于，所述源漏插塞和所述第一栅极插塞的材料分别包括钨和铜中至少一种。
16.根据权利要求10所述的半导体结构的形成方法，其特征在于，所述基底包括衬底；
形成所述浮栅材料层之前，还包括：在所述衬底上形成栅绝缘层；
形成所述栅绝缘层之后，所述浮栅材料层位于所述栅绝缘层上。
17.根据权利要求16所述的半导体结构的形成方法，其特征在于，所述源漏掺杂区位于所述衬底内；
所述源漏掺杂区上方的栅绝缘层中具有露出所述衬底的第三开口，所述第一浮置栅层还位于所述第三开口内，使得源漏互连结构与所述衬底的源漏掺杂区相接触；
在所述衬底上形成栅绝缘层之后，所述方法还包括：在所述栅绝缘层形成所述第三开口；形成所述栅绝缘层之后，所述浮栅材料层位于所述栅绝缘层上，且还填充于所述第三开口内。
18.根据权利要求16所述的半导体结构的形成方法，其特征在于，所述栅绝缘层的材料包括氧化硅。
19.根据权利要求16所述的半导体结构的形成方法，其特征在于，形成所述栅绝缘层的工艺为热氧化工艺。
20.根据权利要求9所述的半导体结构的形成方法，其特征在于，所述层间介质层的材料包括氧化硅、氮化硅、氮氧化硅或和碳氮氧化硅中至少一种。
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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