JPH04290231A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04290231A JPH04290231A JP5296491A JP5296491A JPH04290231A JP H04290231 A JPH04290231 A JP H04290231A JP 5296491 A JP5296491 A JP 5296491A JP 5296491 A JP5296491 A JP 5296491A JP H04290231 A JPH04290231 A JP H04290231A
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Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法，
特に素子分離絶縁膜と， 素子領域の基板上に酸化膜
層を有する半導体装置の製造方法に関する。
特に素子分離絶縁膜と， 素子領域の基板上に酸化膜
層を有する半導体装置の製造方法に関する。
【０００２】近年，ＬＳＩ における半導体素子の微細
化， 高集積化に伴い， 充分な素子形成領域面積を確
保することが困難になってきている。そこで， 素子形
成領域面積と素子分離絶膜形成領域面積との比をできる
限り大きく保持しようとする種々の工夫が行われている
。
化， 高集積化に伴い， 充分な素子形成領域面積を確
保することが困難になってきている。そこで， 素子形
成領域面積と素子分離絶膜形成領域面積との比をできる
限り大きく保持しようとする種々の工夫が行われている
。
【０００３】
【従来の技術】図４ は， 従来の素子分離絶縁膜形成
の方法を説明する図である。図 ４（ａ） に示される
ように， 先ずシリコン（Ｓｉ）基板３１の表面に初期
酸化膜３２を， 更にその上にＳｉ窒化膜３３を形成し
た後， 図４（ｂ）に示されるように素子分離膜形成位
置に対応してＳｉ窒化膜３３に開口３４を設ける。次に
図４（ｃ）に示されるように開口３４に酸化膜を成長さ
せて素子分離膜層（ フィールド酸化膜層）３５ を形
成し， 図４（ｄ）に示されるように， Ｓｉ窒化膜３
３とその下にある初期酸化膜３２を除去してＳｉ基盤３
１表面の露出部３６を設ける。この後， 図４（ｅ）に
示されるようにＳｉ基盤３１表面の露出部３６にゲート
酸化膜３７が形成される。
の方法を説明する図である。図 ４（ａ） に示される
ように， 先ずシリコン（Ｓｉ）基板３１の表面に初期
酸化膜３２を， 更にその上にＳｉ窒化膜３３を形成し
た後， 図４（ｂ）に示されるように素子分離膜形成位
置に対応してＳｉ窒化膜３３に開口３４を設ける。次に
図４（ｃ）に示されるように開口３４に酸化膜を成長さ
せて素子分離膜層（ フィールド酸化膜層）３５ を形
成し， 図４（ｄ）に示されるように， Ｓｉ窒化膜３
３とその下にある初期酸化膜３２を除去してＳｉ基盤３
１表面の露出部３６を設ける。この後， 図４（ｅ）に
示されるようにＳｉ基盤３１表面の露出部３６にゲート
酸化膜３７が形成される。
【０００４】
【発明が解決しようとする課題】素子微細化の傾向に応
じて， バーズビークをできるだけ小さくするために，
初期酸化膜３２の膜厚は薄くする必要がある。初期酸
化膜３２の膜厚が１０ ｎｍ程度に薄くなると， 形成
されたフィールド酸化膜 ３５ のバーズビーク付近に
おけるフィールド酸化膜３５とＳｉ基板３１との界面の
形状が急峻になる。その後の初期酸化膜除去の工程で遂
には， 図４（ｄ）のＡに示されるように， バーズビ
ークの部分に鋭角の折れ曲がりの部分が露出する。この
ような部分にゲート酸化膜が形成されると図４（ｅ）の
Ｂに示されるようにゲート酸化膜３７の膜厚の極端に薄
い部分が生じる。これはゲート酸化膜３７の耐圧の低下
を惹起するという問題があった。
じて， バーズビークをできるだけ小さくするために，
初期酸化膜３２の膜厚は薄くする必要がある。初期酸
化膜３２の膜厚が１０ ｎｍ程度に薄くなると， 形成
されたフィールド酸化膜 ３５ のバーズビーク付近に
おけるフィールド酸化膜３５とＳｉ基板３１との界面の
形状が急峻になる。その後の初期酸化膜除去の工程で遂
には， 図４（ｄ）のＡに示されるように， バーズビ
ークの部分に鋭角の折れ曲がりの部分が露出する。この
ような部分にゲート酸化膜が形成されると図４（ｅ）の
Ｂに示されるようにゲート酸化膜３７の膜厚の極端に薄
い部分が生じる。これはゲート酸化膜３７の耐圧の低下
を惹起するという問題があった。
【０００５】そこで， 本発明は初期酸化膜の膜厚が薄
くなっても， ゲート酸化膜の耐圧の低下が生じること
のない， 又， 素子の高集積化に対しても素子形成領
域面積が確保できる素子分離絶縁膜の形成方法を提供す
ることである。
くなっても， ゲート酸化膜の耐圧の低下が生じること
のない， 又， 素子の高集積化に対しても素子形成領
域面積が確保できる素子分離絶縁膜の形成方法を提供す
ることである。
【０００６】
【課題を解決するための手段】上記問題は， ゲート酸
化膜を形成する前にＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓ
ｓ）をフィールド酸化膜とＳｉ基板上に塗布する工程と
，弗酸によりＳｉ基板表面が露出するまで該ＳＯＧ層を
除去し，該ＳＯＧ 層がフィールド酸化膜とＳｉ基板と
に共に接するように残留させる工程を含む製造方法によ
って解決される。
化膜を形成する前にＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓ
ｓ）をフィールド酸化膜とＳｉ基板上に塗布する工程と
，弗酸によりＳｉ基板表面が露出するまで該ＳＯＧ層を
除去し，該ＳＯＧ 層がフィールド酸化膜とＳｉ基板と
に共に接するように残留させる工程を含む製造方法によ
って解決される。
【０００７】図１ は本発明の原理説明図である。図１
（ａ）はゲート酸化膜を形成する前にＳｉ基板表面の露
出部６とフィールド酸化膜５ の上にＳＯＧ膜８が塗布
される工程を示す図で， バーズビークの部分に鋭角の
折れ曲がりが生じている。 図１（ｂ）は該ＳＯＧ膜８
が弗酸によって除去される工程を示している。この工程
の後，Ｓｉ基板表面の露出部６の上にゲート酸化膜が形
成される。
（ａ）はゲート酸化膜を形成する前にＳｉ基板表面の露
出部６とフィールド酸化膜５ の上にＳＯＧ膜８が塗布
される工程を示す図で， バーズビークの部分に鋭角の
折れ曲がりが生じている。 図１（ｂ）は該ＳＯＧ膜８
が弗酸によって除去される工程を示している。この工程
の後，Ｓｉ基板表面の露出部６の上にゲート酸化膜が形
成される。
【０００８】
【作用】図１（ａ）に示されるように， ゲート酸化膜
を形成する前にＳｉ基板表面の露出部６とフィールド酸
化膜５ の上に塗布されるＳＯＧ膜８は， バーズビー
ク付近のフィールド酸化膜５ とＳｉ基板表面の露出部
６との界面に入りこむ。 その後， 弗酸によってＳ
ｉ基板表面の露出部６ が現れるまでＳＯＧ膜８が除去
されると， 図１（ｂ）に示されるように， 界面に入
りこんだＳＯＧ膜は除去されずにＳＯＧ膜８’として留
まる。その結果， バーズビーク付近のフィールド酸化
膜５ の表面とＳｉ基板表面の露出部６は滑らかに連な
った状態になる。従ってこの後，Ｓｉ基板表面の露出部
６の上にゲート酸化膜が形成された場合， 厚さが均一
なゲート酸化膜となり， ゲート酸化膜の耐圧の低下を
惹起することはない。
を形成する前にＳｉ基板表面の露出部６とフィールド酸
化膜５ の上に塗布されるＳＯＧ膜８は， バーズビー
ク付近のフィールド酸化膜５ とＳｉ基板表面の露出部
６との界面に入りこむ。 その後， 弗酸によってＳ
ｉ基板表面の露出部６ が現れるまでＳＯＧ膜８が除去
されると， 図１（ｂ）に示されるように， 界面に入
りこんだＳＯＧ膜は除去されずにＳＯＧ膜８’として留
まる。その結果， バーズビーク付近のフィールド酸化
膜５ の表面とＳｉ基板表面の露出部６は滑らかに連な
った状態になる。従ってこの後，Ｓｉ基板表面の露出部
６の上にゲート酸化膜が形成された場合， 厚さが均一
なゲート酸化膜となり， ゲート酸化膜の耐圧の低下を
惹起することはない。
【０００９】
【実施例】本発明の実施例について図を参照しながら説
明する。図２， ３は本実施例における素子分離絶縁膜
形成の工程を説明する図である。図において， 図２（
ａ）に示されるようにＳｉ基板１ の表面に初期Ｓｉ酸
化膜２ を熱酸化法により約 １０ ｎｍ， 更にその
上にＳｉ窒化膜（Ｓｉ３Ｎ４膜）３を ＣＶＤ法により
約 １５０ ｎｍ堆積する。次いで， 図２（ｂ）に示
されるように， フィールド酸化膜５ を形成する場所
に対応して， Ｓｉ窒化膜３を異方性ドライエッチング
法によりパターンエッチングして開口４ を形成する。 そこで， 図２（ｃ）に示されるように， フィールド
酸化膜５ を通常の方法によって形成する。次いで，
図２（ｄ）に示されるように，パターン窒化膜３’と初
期Ｓｉ酸化膜２ を等方性ウェットエッチング法によっ
て除去する。次いで図３（ｅ）に示されるように，この
表面にＳＯＧ 膜８ を塗布する。その後， 図３（ｆ
）に示されるように， 例えば弗酸（１０ ％弗化水素
水溶液）によりＳＯＧ 膜８ をエッチングして除去す
る。この際， ＳＯＧ膜８ のエッチングはＳｉ基板表
面の露出部６ が現れるまで行い， バーズビーク付近
のフィールド酸化膜５ とＳｉ基板表面の露出部６との
界面に入りこんだＳＯＧ 膜８’は除去されずに残留し
ている。この後， 図３（ｇ）に示されるように， Ｓ
ｉ基板表面の露出部６の上に， 厚さ約２０ ｎｍのゲ
ート酸化膜７が熱酸化法によって形成される。
明する。図２， ３は本実施例における素子分離絶縁膜
形成の工程を説明する図である。図において， 図２（
ａ）に示されるようにＳｉ基板１ の表面に初期Ｓｉ酸
化膜２ を熱酸化法により約 １０ ｎｍ， 更にその
上にＳｉ窒化膜（Ｓｉ３Ｎ４膜）３を ＣＶＤ法により
約 １５０ ｎｍ堆積する。次いで， 図２（ｂ）に示
されるように， フィールド酸化膜５ を形成する場所
に対応して， Ｓｉ窒化膜３を異方性ドライエッチング
法によりパターンエッチングして開口４ を形成する。 そこで， 図２（ｃ）に示されるように， フィールド
酸化膜５ を通常の方法によって形成する。次いで，
図２（ｄ）に示されるように，パターン窒化膜３’と初
期Ｓｉ酸化膜２ を等方性ウェットエッチング法によっ
て除去する。次いで図３（ｅ）に示されるように，この
表面にＳＯＧ 膜８ を塗布する。その後， 図３（ｆ
）に示されるように， 例えば弗酸（１０ ％弗化水素
水溶液）によりＳＯＧ 膜８ をエッチングして除去す
る。この際， ＳＯＧ膜８ のエッチングはＳｉ基板表
面の露出部６ が現れるまで行い， バーズビーク付近
のフィールド酸化膜５ とＳｉ基板表面の露出部６との
界面に入りこんだＳＯＧ 膜８’は除去されずに残留し
ている。この後， 図３（ｇ）に示されるように， Ｓ
ｉ基板表面の露出部６の上に， 厚さ約２０ ｎｍのゲ
ート酸化膜７が熱酸化法によって形成される。
【００１０】
【発明の効果】本発明によって， バーズビークが小さ
くなる結果， 素子形成領域面積を大きくすることがで
きる。又， 本発明においては膜厚の一様なゲート酸化
膜が形成される結果，ゲート耐圧不良を発生する問題は
解消される。従って， 本発明は ＩＣ の高集積化，
高信頼化に寄与するところが大きい。
くなる結果， 素子形成領域面積を大きくすることがで
きる。又， 本発明においては膜厚の一様なゲート酸化
膜が形成される結果，ゲート耐圧不良を発生する問題は
解消される。従って， 本発明は ＩＣ の高集積化，
高信頼化に寄与するところが大きい。
【図１】 本発明の原理説明図である。
【図２】 本発明の実施例を示す図（ その１）であ
る。
る。
【図３】 本発明の実施例を示す図（ その２）であ
る。
る。
【図４】 従来例を示す図である。
１， ３１ Ｓｉ基板
２， ３２ 初期酸化膜
３， ３３ Ｓｉ窒化膜
３ ’ パターンＳｉ窒化膜
４， ３４ 開口窓
５， ３５ フィールド酸化膜
６， ３６ Ｓｉ基板表面の露出部７， ３７
ゲート酸化膜 ８， ＳＯＧ 膜
ゲート酸化膜 ８， ＳＯＧ 膜
Claims (2)
- 【請求項１】 素子領域を画定する素子分離絶縁体層
と， 素子領域の半導体基板上に酸化膜層とを有する半
導体装置の製造方法において，素子分離絶縁体層を形成
した後，該酸化膜を形成する前に ＳＯＧ （ Ｓｐｉ
ｎ ＯｎＧｌａｓｓ） 層を該素子分離絶縁体層上と素
子領域の半導体基板上に延在するように塗布する工程と
， 素子領域の半導体基板表面が露出するまで該ＳＯＧ
層を除去することにより， 該ＳＯＧ 層が素子分離
絶縁体層と半導体基板とに共に接するように残留させる
工程とを有することを特徴とする半導体装置の製造方法
。 - 【請求項２】 前記ＳＯＧ 層の除去を弗酸によるエ
ッチングで行うことを特徴とする請求項１記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5296491A JPH04290231A (ja) | 1991-03-19 | 1991-03-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5296491A JPH04290231A (ja) | 1991-03-19 | 1991-03-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04290231A true JPH04290231A (ja) | 1992-10-14 |
Family
ID=12929575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5296491A Withdrawn JPH04290231A (ja) | 1991-03-19 | 1991-03-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04290231A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100387531B1 (ko) * | 2001-07-30 | 2003-06-18 | 삼성전자주식회사 | 반도체소자 제조방법 |
-
1991
- 1991-03-19 JP JP5296491A patent/JPH04290231A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100387531B1 (ko) * | 2001-07-30 | 2003-06-18 | 삼성전자주식회사 | 반도체소자 제조방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |