JPH03236235A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03236235A JPH03236235A JP3416990A JP3416990A JPH03236235A JP H03236235 A JPH03236235 A JP H03236235A JP 3416990 A JP3416990 A JP 3416990A JP 3416990 A JP3416990 A JP 3416990A JP H03236235 A JPH03236235 A JP H03236235A
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Landscapes
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- Element Separation (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要〕
素子分離酸化膜形成後のゲート酸化膜の形成方法に関し
。
。
バーズビークを抑えた分離酸化後のゲート酸化工程にお
いて、基板の突起によるゲート酸化膜の耐圧劣化を抑制
することを目的とし。
いて、基板の突起によるゲート酸化膜の耐圧劣化を抑制
することを目的とし。
半導体基板上に二酸化珪素模、該二酸化珪素膜より厚い
窒化珪素膜を順次被着し、該窒化珪素膜を素子形成領域
を残してパターニングし、該基板を酸化して素子分離用
二酸化珪素膜を形成し、該窒化珪素膜をエツチング除去
する工程と、該基板を犠牲酸化して前記エツチングの際
に生じた該基板の突起を丸める工程と、該基板上にゲー
ト酸化膜を形成する工程とを有するように構成する。
窒化珪素膜を順次被着し、該窒化珪素膜を素子形成領域
を残してパターニングし、該基板を酸化して素子分離用
二酸化珪素膜を形成し、該窒化珪素膜をエツチング除去
する工程と、該基板を犠牲酸化して前記エツチングの際
に生じた該基板の突起を丸める工程と、該基板上にゲー
ト酸化膜を形成する工程とを有するように構成する。
本発明は半導体装置の製造方法に係り、特に素子分離酸
化膜形成後のゲート酸化膜の形成方法に関する。
化膜形成後のゲート酸化膜の形成方法に関する。
近年の珪素（Ｓｔ）半導体デバイスの微細化に伴い。
窒化膜〔窒化珪素（ＳｉＪ４）ＩＩりを耐酸化マスクに
用いた部分酸化法による素子分離酸化膜〔二酸化珪素（
Ｓｉｎｇ）膜〕の形成において、バーズビークの少ない
素子分離酸化膜の形成と不純物の再分布化の防止が要求
される。
用いた部分酸化法による素子分離酸化膜〔二酸化珪素（
Ｓｉｎｇ）膜〕の形成において、バーズビークの少ない
素子分離酸化膜の形成と不純物の再分布化の防止が要求
される。
このために、下地に用いる薄いバッドＳｉ０ｇ膜を薄く
シ、耐酸化マスクのＳｉ３Ｎ４膜を厚＜シ、更にゲート
酸化の低温化が試みられている。
シ、耐酸化マスクのＳｉ３Ｎ４膜を厚＜シ、更にゲート
酸化の低温化が試みられている。
この際、素子分離酸化膜を形成後、窒化膜をエツチング
除去する際にバーズビーク部分に発生するＳｉ突起の上
のゲート酸化膜が薄くなり、耐圧不良を起こすことがあ
った。
除去する際にバーズビーク部分に発生するＳｉ突起の上
のゲート酸化膜が薄くなり、耐圧不良を起こすことがあ
った。
これに対する対策として本発明を利用することができる
。
。
従来の半導体デバイスの製造においては、パッド酸化膜
が厚く、従ってバーズビークも大きいためＳｉ突起は発
生していなかった。
が厚く、従ってバーズビークも大きいためＳｉ突起は発
生していなかった。
ところが、デバイスの微細化に伴い、バーズビークが大
きい場合は素子形成領域の面積が小さくなってしまい、
微細化の要求に反することになるので、上記のようにバ
ーズビークを小さくできる部分酸化工程が試みられるよ
うになった。
きい場合は素子形成領域の面積が小さくなってしまい、
微細化の要求に反することになるので、上記のようにバ
ーズビークを小さくできる部分酸化工程が試みられるよ
うになった。
第３図（ａ）〜（ｄ）は従来例による酸化工程を説明す
る断面図である。
る断面図である。
第３図（ａ）において、熱酸化により、 Ｓｉ基板１上
に厚さ１００人の薄いパッドＳｉｎ、膜２を形成し、そ
の上に気相成長（ＣＶＤ）法を用いて厚さ１５００人の
５ｉＪａ膜３を成長し１通常のりソグラフィを用いて５
ｉ３１Ｊ４膜３を素子形成領域を残してパターニングす
る。
に厚さ１００人の薄いパッドＳｉｎ、膜２を形成し、そ
の上に気相成長（ＣＶＤ）法を用いて厚さ１５００人の
５ｉＪａ膜３を成長し１通常のりソグラフィを用いて５
ｉ３１Ｊ４膜３を素子形成領域を残してパターニングす
る。
第３図（ｂ）において、 ５ｉ３Ｎａ膜３を耐酸化マス
クにして、基板を高圧酸化して素子分離５ｉＯｚ嗅４を
形成する。
クにして、基板を高圧酸化して素子分離５ｉＯｚ嗅４を
形成する。
第３図（Ｃ）において、熱燐酸を用いてＳｉＪｇ膜３を
エツチング除去する。
エツチング除去する。
この際、素子分離５ｉＯｚ膜４もエツチングされて。
図示のようにバーズビーク部４Ａの先端において基板表
面にＳｉ突起ｌＡを生ずる。
面にＳｉ突起ｌＡを生ずる。
第３図（ｄ）において、熱酸化により素子形成領域にゲ
ート５ｉＯｚ膜５を形成する。
ート５ｉＯｚ膜５を形成する。
バーズビークを抑えた分離酸化後のゲート酸化の際、Ｓ
ｉ突起ＩＡ上のゲート５ｉＯｚ膜５は薄くなり耐圧劣化
を起こすという問題があった。
ｉ突起ＩＡ上のゲート５ｉＯｚ膜５は薄くなり耐圧劣化
を起こすという問題があった。
本発明はバーズビークを抑えた分離酸化後のゲート酸化
工程において、Ｓｉ突起によるゲート酸化膜の耐圧劣化
を抑制することを目的とする。
工程において、Ｓｉ突起によるゲート酸化膜の耐圧劣化
を抑制することを目的とする。
上記課題の解決は、半導体基板上に二酸化珪素膜、該二
酸化珪素膜より厚い窒化珪素膜を順次被着し、該窒化珪
素膜を素子形成領域を残してパタニングし、該基板を酸
化して素子分離用二酸化珪素嗅を形成し、該窒化珪素膜
をエツチング除去する工程と、該基板を犠牲酸化して前
記エツチングの際に生じた該基板の突起を丸める工程と
、該基板上にゲート酸化膜を形成する工程とを有する半
導体装置の製造方法により達成される。
酸化珪素膜より厚い窒化珪素膜を順次被着し、該窒化珪
素膜を素子形成領域を残してパタニングし、該基板を酸
化して素子分離用二酸化珪素嗅を形成し、該窒化珪素膜
をエツチング除去する工程と、該基板を犠牲酸化して前
記エツチングの際に生じた該基板の突起を丸める工程と
、該基板上にゲート酸化膜を形成する工程とを有する半
導体装置の製造方法により達成される。
本発明によれば、窒化膜エツチング後に生ずるＳｉ突起
を犠牲酸化により丸めることにより、−様な膜厚を有す
るゲート酸化膜を形成して、酸化膜の耐圧劣化を抑制す
るようにしたものである。
を犠牲酸化により丸めることにより、−様な膜厚を有す
るゲート酸化膜を形成して、酸化膜の耐圧劣化を抑制す
るようにしたものである。
第１図（ａ）〜（ｅ）は本発明の一実施例による酸化工
程を説明する断面図である。
程を説明する断面図である。
第１図（ａ）において、熱酸化により、 Ｓｉ基板１上
に厚さ１００人の薄いパッドＳｉＯ□嗅２を形成し、そ
の上にＣＶＤ法を用いて厚さ１５００人の５ｉＪ４膜３
を成長し２通常のりソグラフィを用いて５ｔＪａ Ｗｌ
、３を素子形成領域を残してパターニングする。
に厚さ１００人の薄いパッドＳｉＯ□嗅２を形成し、そ
の上にＣＶＤ法を用いて厚さ１５００人の５ｉＪ４膜３
を成長し２通常のりソグラフィを用いて５ｔＪａ Ｗｌ
、３を素子形成領域を残してパターニングする。
第１図（ｂ）において、 Ｓｉ３Ｎ、膜３を耐酸化マス
クにして、基板を高圧酸化して厚さ４０００人の素子分
離ＳｉＯ□膜４を形成する。
クにして、基板を高圧酸化して厚さ４０００人の素子分
離ＳｉＯ□膜４を形成する。
第１図（Ｃ）において、熱燐酸を用いてＳｉ３Ｎ４膜３
をエツチング除去する。
をエツチング除去する。
この際、素子分離Ｓｉ０ｇ膜４もエツチングされて。
図示のようにバーズビーク部４Ａの先端において基板表
面にＳｉ突起ＩＡを生ずる。
面にＳｉ突起ＩＡを生ずる。
第１図（ｄ）において、基板を乾燥酸素中で１１００″
Ｃ９１２秒の犠牲酸化を行う。
Ｃ９１２秒の犠牲酸化を行う。
これにより、Ｓｉ突起ＩＡは図示のように丸められる。
なお、犠牲酸化により基板上に厚さ１００人の５ｉｎｔ
膜ができるが、これは除去する。
膜ができるが、これは除去する。
第１図（ｅ）において、熱酸化により素子形成領域に厚
さ１００人のゲー）ＳｉＯ□膜５を形成する。
さ１００人のゲー）ＳｉＯ□膜５を形成する。
実施例では、Ｓｉ突起ＩＡは丸められているため。
これを覆って形成されるゲート５ｉＯｚ膜５の厚さは一
様となり、耐圧の劣化は抑制される。
様となり、耐圧の劣化は抑制される。
第２図（ａ）、 （ｂ）は実施例の効果を示す耐圧分布
を従来例と対比して示す図である。
を従来例と対比して示す図である。
第２図（ａ）は実施例で分布中心は８〜９Ｍのところに
あり、第２図（ｂ）は従来例で分布中心は６〜７阿のと
ころにある。
あり、第２図（ｂ）は従来例で分布中心は６〜７阿のと
ころにある。
ここで５Ｍは任意倍率である。
以上説明したように本発明によれば、バーズビークを抑
えた分離酸化後のゲート酸化工程において、 Ｓｉ突起
によるゲート酸化膜の耐圧劣化を抑制することができた
。
えた分離酸化後のゲート酸化工程において、 Ｓｉ突起
によるゲート酸化膜の耐圧劣化を抑制することができた
。
従って、バーズビークを抑えた分離酸化を採用でき、デ
バイスの微細化に寄与することができるようになった。
バイスの微細化に寄与することができるようになった。
第１図（ａ）〜（ｅ）は本発明の一実施例による酸化工
程を説明する断面図。 第２図（ａ）、 （ｂ）は実施例の効果を示す耐圧分布
を従来例と対比して示す図。 第３図（ａ）〜（ｄ）は従来例による酸化工程を説明す
る断面図である。 図において。 １はＳｉ基板。 ＩＡはＳｉ突起。 ２は薄いパッド５ｉＯｚ膜。 ３は耐酸化膜でＳｉ３Ｎ、膜。 ４は素子分離ＳｉＯ□膜。 ４Ａはバーズビーク 突杷例の断面図 躬１図 ８〜ｑＭ ＠ 圧 （α）更袴例 ６〜’７Ｍ 耐圧 （ｂｌ従来例 耐圧が年ΣホＴ図 順 ２ 図 従来例ｆ）断面図 第３図
程を説明する断面図。 第２図（ａ）、 （ｂ）は実施例の効果を示す耐圧分布
を従来例と対比して示す図。 第３図（ａ）〜（ｄ）は従来例による酸化工程を説明す
る断面図である。 図において。 １はＳｉ基板。 ＩＡはＳｉ突起。 ２は薄いパッド５ｉＯｚ膜。 ３は耐酸化膜でＳｉ３Ｎ、膜。 ４は素子分離ＳｉＯ□膜。 ４Ａはバーズビーク 突杷例の断面図 躬１図 ８〜ｑＭ ＠ 圧 （α）更袴例 ６〜’７Ｍ 耐圧 （ｂｌ従来例 耐圧が年ΣホＴ図 順 ２ 図 従来例ｆ）断面図 第３図
Claims (1)
- 【特許請求の範囲】 半導体基板上に二酸化珪素膜、該二酸化珪素膜より厚い
窒化珪素膜を順次被着し、該窒化珪素膜を素子形成領域
を残してパターニングし、該基板を酸化して素子分離用
二酸化珪素膜を形成し、該窒化珪素膜をエッチング除去
する工程と、 該基板を犠牲酸化して前記エッチングの際に生じた該基
板の突起を丸める工程と、 該基板上にゲート酸化膜を形成する工程とを有すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3416990A JPH03236235A (ja) | 1990-02-14 | 1990-02-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3416990A JPH03236235A (ja) | 1990-02-14 | 1990-02-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03236235A true JPH03236235A (ja) | 1991-10-22 |
Family
ID=12406706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3416990A Pending JPH03236235A (ja) | 1990-02-14 | 1990-02-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03236235A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08203886A (ja) * | 1995-01-11 | 1996-08-09 | Lg Semicon Co Ltd | 半導体素子の隔離方法 |
| US5780352A (en) * | 1995-10-23 | 1998-07-14 | Motorola, Inc. | Method of forming an isolation oxide for silicon-on-insulator technology |
| US5861339A (en) * | 1995-10-27 | 1999-01-19 | Integrated Device Technology, Inc. | Recessed isolation with double oxidation |
| KR100246353B1 (ko) * | 1997-06-20 | 2000-03-15 | 김영환 | 반도체소자제조방법 |
| KR100387531B1 (ko) * | 2001-07-30 | 2003-06-18 | 삼성전자주식회사 | 반도체소자 제조방법 |
-
1990
- 1990-02-14 JP JP3416990A patent/JPH03236235A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08203886A (ja) * | 1995-01-11 | 1996-08-09 | Lg Semicon Co Ltd | 半導体素子の隔離方法 |
| US5780352A (en) * | 1995-10-23 | 1998-07-14 | Motorola, Inc. | Method of forming an isolation oxide for silicon-on-insulator technology |
| US5861339A (en) * | 1995-10-27 | 1999-01-19 | Integrated Device Technology, Inc. | Recessed isolation with double oxidation |
| KR100246353B1 (ko) * | 1997-06-20 | 2000-03-15 | 김영환 | 반도체소자제조방법 |
| KR100387531B1 (ko) * | 2001-07-30 | 2003-06-18 | 삼성전자주식회사 | 반도체소자 제조방법 |
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