CN113257735B - 半导体器件的隔离结构及其制作方法 - Google Patents
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Abstract
本申请公开了一种半导体器件的隔离结构及其制作方法，本申请技术方案通过硬掩膜层、第一绝缘介质层以及第二绝缘介质层在半导体衬底内形成具有密闭绝缘气隙的深槽隔离结构，通过控制绝缘介质层的工艺参数，能够控制所述绝缘气隙的形貌和尺寸，使得所述绝缘气隙的形貌和尺寸更加稳定，制作方法简单、制作成本低，可重复性高，便于半导体器件的量产。
Description
技术领域
本申请涉及半导体工艺技术领域，更具体的说，涉及一种半导体器件的隔离结构及其制作方法。
背景技术
随着科学技术的不断发展，越来越多的电子设备被广泛的应用于人们的日常生活以及工作当中，为人们的日常生活以及工作带来了巨大的便利，成为当今人们不可或缺的重要工具。
集成电路是电子设备实现各种功能的控制中枢，各种半导体器件是构成集成电路的重要部件。半导体器件中，不同器件单元之间根据电路设计的不同，需要进行绝缘隔离或是连接。深槽隔离(Deep Trench Isolation，DTI)技术是半导体器件中一种常用隔离结构方案。
发明人研究发现，深槽隔离结构中，槽的深度、宽度、形貌和填充介质等参数会影响隔离效果、驱动电流大小以及击穿电压的高低。在槽的深度、宽度和形貌均调试完成且固定的情况下，通过匹配调节槽内填充介质可以进一步改善电学隔离效果，并提高器件的驱动电流和击穿电压的效果。
发明内容
有鉴于此，本申请提供了一种半导体器件的隔离结构及其制作方法，方案如下：
一种半导体器件的隔离结构的制作方法，所述制作方法包括：
在半导体衬底的表面形成硬掩膜层；
在所述半导体衬底具有所述硬掩膜层的一侧形成深槽，所述深槽贯穿所述硬掩膜层，且延伸至所述半导体衬底中；所述深槽包括位于所述硬掩膜层中的第一部分沟槽以及位于所述半导体衬底中的第二部分沟槽；
在所述深槽的侧壁以及底部形成第一绝缘介质层；所述第一部分沟槽的侧壁具有第一厚度的所述第一绝缘介质层，所述第二部分沟槽的侧壁具有第二厚度的所述第一绝缘介质层，所述第一厚度大于所述第二厚度；
在所述第一绝缘介质层的表面形成第二绝缘介质层；所述第二绝缘介质层完全填充所述第一部分沟槽及所述第二部分沟槽靠近所述第一部分沟槽的上端，且在所述第二部分沟槽中形成密闭的绝缘气隙；
去除所述半导体衬底表面的所述硬掩膜层，所述绝缘气隙位于所述半导体衬底内。
优选的，在上述制作方法中，所述半导体衬底包括单晶硅衬底、氮化镓衬底、碳化硅衬底或砷化镓衬底中的一种。
优选的，在上述制作方法中，所述硬掩膜层包括依次设置在所述单晶硅衬底表面上的第一二氧化硅层、多晶硅层以及第二二氧化硅层。
优选的，在上述制作方法中，形成所述第一绝缘介质层的方法包括：
对所述深槽的表面进行氧化处理，形成覆盖所述深槽侧壁以及底部的第三二氧化硅层，作为所述第一绝缘介质层。
优选的，在上述制作方法中，形成所述第二绝缘介质层的方法包括：
在所述第一绝缘介质层表面形成氮化硅层或是第四二氧化硅层，作为所述第二绝缘介质层。
优选的，在上述制作方法中，通过低压化学气相沉积工艺或是等离子增强化学气相沉积形成所述第二绝缘介质层。
优选的，在上述制作方法中，去除所述硬掩膜层的方法包括：
通过化学机械研磨或是干法刻蚀工艺，去除所述硬掩膜层。
优选的，在上述制作方法中，所述半导体衬底上设置有多个器件单元，相邻所述器件单元之间通过具有所述绝缘气隙的所述深槽隔离绝缘。
优选的，在上述制作方法中，所述器件单元为有源器件或是无源器件。
优选的，在上述制作方法中，所述第一绝缘介质层在所述第一部分沟槽的侧壁具有相对的凸起结构，用于对所述第二绝缘介质层形成物理挤压。
本申请还提供了一种半导体器件的隔离结构，采用上述任一项所述制作方法制备形成，所述半导体器件的隔离结构包括所述半导体衬底中的所述深槽、所述第一绝缘介质层、所述第二绝缘介质层以及所述绝缘气隙。
优选的，在上述隔离结构中，所述半导体器件包括多个器件单元，相邻所述器件单元之间通过所述隔离结构进行隔离绝缘。
优选的，在上述隔离结构中，所述器件单元为有源器件或是无源器件。
优选的，在上述隔离结构中，所述深槽的深度为1μm-100μm，宽度为0.3μm-5μm；
所述绝缘气隙的最大宽度为0.1μm-2.5μm；
所述第一绝缘介质层与所述第二绝缘介质层的厚度之和为0.1μm-1.5μm。
优选的，在上述隔离结构中，所述绝缘气隙的最大宽度为X1，所述深槽的开口宽度为X2；其中，
优选的，在上述隔离结构中，所述第一绝缘介质层与所述第二绝缘介质层的厚度之和不小于所述深槽的开口宽度的三分之一。
通过上述描述可知，本申请技术方案提供的半导体器件的隔离结构及其制作方法中，通过硬掩膜层、第一绝缘介质层以及第二绝缘介质层在半导体衬底内形成具有密闭绝缘气隙的深槽隔离结构，通过控制绝缘介质层的工艺参数，控制所述绝缘气隙的形貌和尺寸，使得所述绝缘气隙的形貌和尺寸更加稳定，制作方法简单、制作成本低，可重复性高，便于半导体器件的量产。
附图说明
为了更清楚地说明本申请实施例或相关技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本申请可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本申请所能产生的功效及所能达成的目的下，均应仍落在本申请所揭示的技术内容得能涵盖的范围内。
图1为本申请实施例提供的一种半导体器件的隔离结构制作方法的方法流程图；
图2-图6为本申请实施例提供的一种半导体器件的隔离结构制作方法的工艺流程图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请中的实施例进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
常用的隔离结构主要包括：PN结隔离结构和深槽隔离结构，其中，深槽隔离结构包括如下两种方式：不具有绝缘气隙的深槽隔离结构以及具有绝缘气隙的深槽隔离结构。
隔离结构影响着功率集成电路的晶体管集成度、工艺复杂度、制造成本、成品率、寄生效应及可靠性等。对于不同的电路，要根据其功能和指标要求，选择合适的隔离结构。
其中，PN结隔离结构与深槽隔离结构相比，占用面积较大，隔离效果较差，故深槽隔离结构是目前半导体领域的主流隔离结构。
集成电路中，深槽隔离结构用来隔离高压器件间的信号串扰，同时能够优化高压器件的关键参数，提高击穿电压以及缩小器件尺寸，使得设计的驱动电路具有较低的功耗、较少的工艺成本、较高的工作频率和较大的安全工作区。
在深槽隔离位于浅槽隔离(Shallow Trench Isolation，STI)/硅局部氧化隔离(Local Oxidation of Silicon，LOCOS)之前的工艺中，深槽隔离结构是在集成电路的电路互联部分之前形成的。
深槽隔离结构是一种相对完全的电学隔离，在深槽中会填充介质材料例如二氧化硅等绝缘介质将集成电路中的元器件隔离开来。制作介质材料的过程包括：首先，在单晶硅衬底中刻蚀出深槽，并在整个单晶硅衬底表面生长二氧化硅介质，之后淀积多晶硅或其它种类的介质材料，使得单晶硅衬底表面被分成一个个的单晶硅孤岛，每个孤岛之间都被填充介质材料的深槽所隔离，进而可以在这些单晶硅隔离孤岛中制造各种半导体器件。
深槽隔离结构中采用填充介质具有如下优势：二氧化硅的绝缘性能较好，因此不存在PN结的泄露电流等问题；填充介质中不存在PNPN四层结构，因而不会出现闩锁效应；填充介质在高温下也具有较理想的隔离性能。
与具有绝缘气隙的深槽隔离结构相比，不具有绝缘气隙的深槽隔离结构存在电场局部集中和局部离子化程度高的问题，导致耐压性能较差。具有绝缘气隙的深槽隔离结构中，通过密闭的绝缘气隙解决了电场局部集中和局部离子化程度高的问题，提升了耐压性能，而且具有更好的隔离效果，漏电水平小，具有更好的电学隔离性能以及更大的驱动电流。
通过上述描述可知，通过在深槽的填充介质中形成密闭的绝缘气隙，能够提高隔离效果以及器件的可靠性和稳定性。常规技术方案中，无法形成形貌和尺寸稳定的绝缘气隙，且制作方法可重复性差，不便于产品量产。
为了解决上述问题，本申请实施例技术方案提供了一种半导体器件的隔离结构及其制作方法，本申请实施例技术方案通过硬掩膜层、第一绝缘介质层以及第二绝缘介质层在半导体衬底内形成具有密闭绝缘气隙的深槽隔离结构，通过控制绝缘介质层的工艺参数，控制所述绝缘气隙的形貌和尺寸，使得所述绝缘气隙的形貌和尺寸更加稳定，制作方法简单、制作成本低，可重复性高，便于半导体器件的量产。
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本申请作进一步详细的说明。
如图1所示，图1为本申请实施例提供的一种半导体器件的隔离结构制作方法的方法流程图，该制作方法包括：
步骤S11：在半导体衬底的表面形成硬掩膜层。
步骤S12：在所述半导体衬底具有所述硬掩膜层的一侧形成深槽，所述深槽贯穿所述硬掩膜层，且延伸至所述半导体衬底中；所述深槽包括位于所述硬掩膜层中的第一部分沟槽以及位于所述半导体衬底中的第二部分沟槽。
步骤S13：在所述深槽的侧壁以及底部形成第一绝缘介质层；所述第一部分沟槽的侧壁具有第一厚度的所述第一绝缘介质层，所述第二部分沟槽的侧壁具有第二厚度的所述第一绝缘介质层，所述第一厚度大于所述第二厚度。
步骤S14：在所述第一绝缘介质层的表面形成第二绝缘介质层；所述第二绝缘介质层完全填充所述第一部分沟槽及所述第二部分沟槽靠近第一部分沟槽的上端，且在所述第二部分沟槽中形成密闭的绝缘气隙。
步骤S15：去除所述半导体衬底表面的所述硬掩膜层，所述绝缘气隙位于所述半导体衬底内。
本申请实施例所述制作方法中，通过硬掩膜层、第一绝缘介质层以及第二绝缘介质层在半导体衬底内形成具有密闭绝缘气隙的深槽隔离结构，通过控制绝缘介质层的工艺参数，控制所述绝缘气隙的形貌和尺寸，使得所述绝缘气隙的形貌和尺寸更加稳定，制作方法简单、制作成本低，可重复性高，便于半导体器件的量产。
下面结合具体的工艺流程图，对本申请实施例所述制作方法进行进一步的详细说明，所述制作方法如图2-图6所示，图2-图6为本申请实施例提供的一种半导体器件的隔离结构制作方法的工艺流程图，该制作方法包括：
首先，如图2所示，在半导体衬底11的表面形成硬掩膜层12。其中，所述半导体衬底11为单晶硅衬底；所述硬掩膜层12包括依次设置在所述单晶硅衬底11表面上的第一二氧化硅层121、多晶硅层122以及第二二氧化硅层123。所述半导体衬底11可以为P型掺杂或是N型掺杂。其他方式中，所述半导体衬底11还可以为氮化镓衬底、碳化硅衬底、砷化镓衬底等中的任一种。
然后，如图3所示，在所述半导体衬底11具有所述硬掩膜层12的一侧形成深槽13，所述深槽13贯穿所述硬掩膜层12，且延伸至所述半导体衬底11中；所述深槽13包括位于所述硬掩膜层12中的第一部分沟槽以及位于所述半导体衬底11中的第二部分沟槽。
再如图4所示，在所述深槽13的侧壁以及底部形成第一绝缘介质层14；所述第一部分沟槽的侧壁具有第一厚度的所述第一绝缘介质层14，所述第二部分沟槽的侧壁具有第二厚度的所述第一绝缘介质层14，所述第一厚度大于所述第二厚度。由于所述第一厚度大于所述第二厚度，在所述第一部分沟槽的侧壁形成如图4所示两相对的凸起结构。通过该凸起结构可以对深槽13进行预合拢。
其中，形成所述第一绝缘介质层14的方法包括：对所述深槽13的表面进行氧化处理，形成覆盖所述深槽13侧壁以及底部的第三二氧化硅层，作为所述第一绝缘介质层14。
再如图5所示，在所述第一绝缘介质层14的表面形成第二绝缘介质层15；所述第二绝缘介质层15完全填充所述第一部分沟槽及第二部分沟槽靠近第一部分沟槽的上端，且在所述第二部分沟槽中形成密闭的绝缘气隙。也就是说，所述第二绝缘介质层15完全填充所述第一部分沟槽及第二部分沟槽靠近第一部分沟槽的上端，且未完全填充第二部分沟槽，从而不仅能够密封深槽13，还能够在半导体衬底11内形成密闭的绝缘气隙16。
其中，形成所述第二绝缘介质层15的方法包括：在所述第一绝缘介质层14表面形成氮化硅层或是第四二氧化硅层，作为所述第二绝缘介质层15。可以通过低压化学气相沉积工艺(LPCVD)或是等离子增强化学气相沉积形成所述第四二氧化硅层或所述氮化硅层。
最后，如图6所示，去除所述半导体衬底11表面的所述硬掩膜层12，所述绝缘气隙16位于所述半导体衬底11内。
其中，去除所述硬掩膜层12的方法包括：通过化学机械研磨或是干法刻蚀工艺，去除所述硬掩膜层。通过设置化学机械研磨或是干法刻蚀工艺的工艺参数，控制减薄厚度，能够准确的去除所述半导体衬底11表面的硬掩膜层12，该工艺参数与硬掩膜层12的各层厚度相关，本申请实施例对此不做具体限定。
所述半导体衬底11上设置有多个器件单元，相邻所述器件单元之间通过具有所述绝缘气隙16的深槽13隔离绝缘，从而使得器件单元之间具有更好的电学隔离效果。
本申请实施例中，所述器件单元为有源器件或是无源器件。其中，有源器件包括：肖特基元件、MOS(金属氧化物半导体)、二极管以及三极管等；所述无源器件包括电阻、电容和电感等。所述MOS包括：NMOS(N型金属氧化物半导体场效应晶体管)、PMOS(P型金属氧化物半导体场效应晶体管)、HVNMOS(高压NMOS)、HVPMOS(高压PMOS)、N_LDMOS(N型横向扩散MOS)以及P_LDMOS(P型横向扩散MOS)中的一种或是多种。所述三极管包括：VNPN(纵向NPN三极管)和/或LPNP(横向PNP三极管)。
本申请实施例所述制作方法中，半导体衬底11为单晶硅，所述硬掩膜层12为简单的三层结构，包括依次设置在所述单晶硅衬底表面上的第一二氧化硅层121、多晶硅层122以及第二二氧化硅层123，这样，通过简单的氧化工艺即可形成第三二氧化硅层，以作为第一绝缘介质层14，能够实现对深槽13的预合拢，通过具有凸起结构的第一绝缘介质层14对后续形成的第二绝缘介质层15形成物理挤压，从而便于形成密闭的绝缘气隙16，形成的绝缘气隙16的形貌和尺寸更加稳定，工艺重复性高，便于实现量产。
另外，由于半导体衬底11为单晶硅，硬掩膜层12的中间结构为多晶硅，相同氧化工艺参数下，多晶硅相较于单晶硅更容易氧化，而且深槽13上部分更容易氧化，再结合对氧化工艺参数的控制，能够在深槽13对应硬掩膜层12的区域形成较大厚度的氧化层，实现对深槽13的预合拢。
本申请另一实施例还提供了一种半导体器件的隔离结构，如图6所示，所述半导体器件的隔离结构包括所述半导体衬底11中采用上述所述制作方法制备的所述深槽13、所述第一绝缘介质层14、所述第二绝缘介质层15以及所述绝缘气隙16。
如图6所示，所述半导体衬底11具有深槽13，深槽13的侧壁和底部具有第一绝缘介质层14，第一绝缘介质层14表面具有第二绝缘介质层15。第二绝缘介质层15密闭深槽13的上部分，且深槽13内形成密闭的绝缘气隙16，从而在半导体衬底11内形成具有密闭绝缘气隙16的深槽隔离结构。所述半导体器件中，采用单晶硅作为半导体衬底，如上述实施例描述，也可以采用其他半导体材料。
本申请实施例所述半导体器件的隔离结构，该隔离结构可以用于分立器件平台和电路工艺平台，所述电路包括：双极型器件、CMOS(互补金属氧化物半导体)器件、BICMOS器件以及BCD(Bipolar-CMOS-DMOS，双极型-互补金属氧化半导体-双扩散金属氧化物半导体)器件等器件结构中至少一种。双极型晶体管(Bipolar junction transistor，BJT)和互补金属氧化物半导体(CMOS)集成的单一集成电路为BICMOS器件。
所述深槽13的深度为1μm-100μm，宽度为0.3μm-5μm。可以通过刻蚀工艺形成所述深槽13。
在预设方向上，所述绝缘气隙16的宽度是两端小中间大。所述绝缘气隙16的最大宽度为0.1μm-2.5μm。所述绝缘气隙16最大宽度与深槽13的宽度以及两绝缘介质层的工艺参数相关，可以基于需求设定。所述预设方向是所述深槽13的底部指向其在衬底表面开口的方向。
在所述预设方向上，所述第一绝缘介质层14与所述第二绝缘介质层15的厚度中间位置较薄，两端位置厚度较厚。所述第一绝缘介质层14与所述第二绝缘介质层15的厚度之和为0.1μm-1.5μm。
可选的，所述绝缘气隙16的最大宽度为X1，所述深槽13的开口宽度为X2；其中，
本申请实施例中，设置所述第一绝缘介质层14与所述第二绝缘介质层15的厚度之和不小于所述深槽13的开口宽度的三分之一，以便于使得所述第一绝缘介质层14与所述第二绝缘介质层15能够在中间位置形成所需尺寸的绝缘间隙16，且能够在深槽13的上端部分密闭深槽13。
所述半导体器件包括多个器件单元，相邻所述器件单元之间通过所述半导体器件的隔离结构进行隔离绝缘。其中，所述器件单元为有源器件或是无源器件。其中，有源器件包括：肖特基元件、MOS(金属氧化物半导体)、二极管以及三极管等；所述无源器件包括电阻、电容和电感等。所述MOS包括：NMOS、PMOS、HVNMOS、HVPMOS、N_LDMOS以及P_LDMOS中的一种或是多种。所述三极管包括：VNPN和/或LPNP。
本申请实施例所述半导体器件的隔离结构采用上述制作方法形成具有绝缘气隙的深槽隔离结构，具有更好的隔离效果，重复性好，能够实现产品的量产。
本说明书中各个实施例采用递进、或并列、或递进和并列结合的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的半导体器件而言，由于其与实施例公开的制作方法相对应，所以描述的比较简单，相关之处参见制作方法部分说明即可。
需要说明的是，在本申请的描述中，需要理解的是，术语“上”、“下”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。当一个组件被认为是“连接”另一个组件，它可以是直接连接到另一个组件或者可能同时存在居中设置的组件。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (15)
1.一种半导体器件的隔离结构的制作方法，其特征在于，所述制作方法包括：
在半导体衬底的表面形成硬掩膜层；
在所述半导体衬底具有所述硬掩膜层的一侧形成深槽，所述深槽贯穿所述硬掩膜层，且延伸至所述半导体衬底中；所述深槽包括位于所述硬掩膜层中的第一部分沟槽以及位于所述半导体衬底中的第二部分沟槽；
在所述深槽的侧壁以及底部形成第一绝缘介质层；所述第一部分沟槽的侧壁具有第一厚度的所述第一绝缘介质层，所述第二部分沟槽的侧壁具有第二厚度的所述第一绝缘介质层，所述第一厚度大于所述第二厚度；
在所述第一绝缘介质层的表面形成第二绝缘介质层；所述第二绝缘介质层完全填充所述第一部分沟槽及所述第二部分沟槽靠近所述第一部分沟槽的上端，且在所述第二部分沟槽中形成密闭的绝缘气隙；
去除所述半导体衬底表面的所述硬掩膜层，所述绝缘气隙位于所述半导体衬底内；
所述第一绝缘介质层在所述第一部分沟槽的侧壁具有相对的凸起结构，用于对所述第二绝缘介质层形成物理挤压。
2.根据权利要求1所述的制作方法，其特征在于，所述半导体衬底包括单晶硅衬底、氮化镓衬底、碳化硅衬底或砷化镓衬底中的一种。
3.根据权利要求2所述的制作方法，其特征在于，所述硬掩膜层包括依次设置在所述单晶硅衬底表面上的第一二氧化硅层、多晶硅层以及第二二氧化硅层。
4.根据权利要求3所述的制作方法，其特征在于，形成所述第一绝缘介质层的方法包括：
对所述深槽的表面进行氧化处理，形成覆盖所述深槽侧壁以及底部的第三二氧化硅层，作为所述第一绝缘介质层。
5.根据权利要求1所述的制作方法，其特征在于，形成所述第二绝缘介质层的方法包括：
在所述第一绝缘介质层表面形成氮化硅层或是第四二氧化硅层，作为所述第二绝缘介质层。
6.根据权利要求5所述的制作方法，其特征在于，通过低压化学气相沉积工艺或是等离子增强化学气相沉积形成所述第二绝缘介质层。
7.根据权利要求1所述的制作方法，其特征在于，去除所述硬掩膜层的方法包括：
通过化学机械研磨或是干法刻蚀工艺，去除所述硬掩膜层。
8.根据权利要求1所述的制作方法，其特征在于，所述半导体衬底上设置有多个器件单元，相邻所述器件单元之间通过具有所述绝缘气隙的所述深槽隔离绝缘。
9.根据权利要求8所述的制作方法，其特征在于，所述器件单元为有源器件或是无源器件。
10.一种半导体器件的隔离结构，其特征在于，采用如权利要求1-9任一项所述制作方法制备形成，所述半导体器件的隔离结构包括所述半导体衬底中的所述深槽、所述第一绝缘介质层、所述第二绝缘介质层以及所述绝缘气隙。
11.根据权利要求10所述隔离结构，其特征在于，所述半导体器件包括多个器件单元，相邻所述器件单元之间通过所述隔离结构进行隔离绝缘。
12.根据权利要求11所述的隔离结构，其特征在于，所述器件单元为有源器件或是无源器件。
13.根据权利要求10所述的隔离结构，其特征在于，所述深槽的深度为1μm-100μm，宽度为0.3μm-5μm；
所述绝缘气隙的最大宽度为0.1μm-2.5μm；
所述第一绝缘介质层与所述第二绝缘介质层的厚度之和为0.1μm-1.5μm。
14.根据权利要求10所述的隔离结构，其特征在于，所述绝缘气隙的最大宽度为X1，所述深槽的开口宽度为X2；其中，
15.根据权利要求10所述的隔离结构，其特征在于，所述第一绝缘介质层与所述第二绝缘介质层的厚度之和不小于所述深槽的开口宽度的三分之一。
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