KR20010058335A - 반도체 소자의 메탈 콘택 형성 방법 - Google Patents
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- 239000002184 metal Substances 0.000 title claims abstract description 26
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 title abstract description 6
- 238000000034 method Methods 0.000 claims abstract description 42
- 238000000151 deposition Methods 0.000 claims abstract description 22
- 150000004767 nitrides Chemical class 0.000 claims abstract description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 15
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 15
- 239000010703 silicon Substances 0.000 claims abstract description 15
- 239000000126 substance Substances 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 239000011800 void material Substances 0.000 claims abstract description 5
- 238000007517 polishing process Methods 0.000 claims abstract description 3
- 230000008021 deposition Effects 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 238000011065 in-situ storage Methods 0.000 claims description 2
- 229910021332 silicide Inorganic materials 0.000 claims description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 2
- 239000005368 silicate glass Substances 0.000 abstract 1
- 238000005498 polishing Methods 0.000 description 7
- 239000010410 layer Substances 0.000 description 6
- 238000000926 separation method Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
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Abstract
본 발명은 반도체 소자의 메탈 콘택 형성 방법에 관한 것으로, STI 보이드를 형성한 후에 확산을 실시하여 트렌치 내부의 불안정한 실리콘 표면을 회복 및 전기적 스트레스를 완화한 후에 PE-USG를 증착하여 비유전율이 1인 공기가 액티브 영역을 분리시키도록 함으로써, 분리를 작은 영역으로 달성할 수 있고 또한 폴리1 토포러지를 최소화시켜 폴리1 패터닝을 용이하도록 할 수 있는 효과가 있다. 본 발명의 메탈 콘택 형성 방법은, 실리콘 기판위에 제1 산화막과 질화막을 증착하는 단계와, 상기 제1 산화막 및 질화막이 형성된 결과물 상의 선택된 영역에 콘택홀을 형성하는 단계와, 상기 콘택홀이 형성된 전체 구조물 위에 열산화 공정을 실시하여 제2 산화막을 증착하는 단계와, 상기 제2 산화막 증착 후 상기 콘택홀의 내부에 보이드가 형성되도록 제3 산화막을 상기 전체 구조물 위에 증착하는 단계와, 상기 보이드 형성후 상기 제2 산화막이 드러나도록 화학적기계연마 공정을 이용하여 상기 제3 산화막을 평탄화시키는 단계와, 상기 결과물 상에 식각 공정을 이용하여 상기 제2 산화막과 질화막 및 제1 산화막을 제거시키는 단계를 포함하여 이루어진 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 메탈 콘택 형성 방법에 관한 것으로, 특히 얕은 트렌치 분리(shallow trench isolation : STI) 보이드를 형성한 후에 확산을 실시하여 트렌치 내부의 불안정한 실리콘 표면을 회복 및 전기적 스트레스를 완화한 후에 PE-USG를 증착하여 비유전율이 1인 공기가 액티브 영역을 분리시키도록 함으로써, 분리를 작은 영역으로 달성할 수 있고 또한 폴리1 토포러지(topology)를 최소화시켜 폴리1 패터닝을 용이하도록 한 반도체 소자의 메탈 콘택 형성 방법에 관한 것이다.
종래의 메탈 콘택 형성 방법은 기판 상부에 층간 절연막을 형성한 후, 선택된 영역에 콘택홀을 형성한다. 그리고, 콘택홀이 형성된 전체의 구조물 상에 물리증착법(PVD)을 이용하여 산화물을 얇게 증착한 후, 매탈증착 공정을 실시하여 콘택을 메탈로 매립한다. 그 후, 메탈로 매립된 콘택을 식각공정을 실시하여 메탈 플러그를 형성한 후 금속을 사용하여 금속배선용 금속층을 형성함으로써 메탈 콘택 형성 공정을 완료한다.
그러나, 이와 같이 구성된 종래의 반도체 소자의 메탈 콘택 형성 방법에 있어서는 다음과 같은 문제점들이 있었다.
첫째, 현재의 디자인 룰에서 트렌치 매립 및 액티브 어레이 확보가 어렵다.
둘째, 현재의 트랜치 매립기술로는 트랜치의 깊이를 늘이는 것이 불가능하였다.
세째, 옥사이드의 고유한 유전상수에 의하여 산화막의 폭을 줄이는 것이 어려웠다.
네째, 트랜치를 고온공정 산화물로 매립하면서 얕은 트랜치 분리(STI)와 실리콘 기판 간의 스트레스 문제를 유발하는 문제점이 있었다.
다섯째, 패턴 밀도가 큰 영역에서 액티브 영역을 확보하는데 한계가 있었다.
여섯째, 산화막 지역의 폭(또는 어레이)이 다양하여 옥사이드 증착이나 옥사이드 화학기계적연마(CMP) 공정에 어려움이 있었다.
일곱째, 트렌치 에지(edge)에 발생되는 전기적 스트레스가 발생하였다.
여덟째, 트랜치 내부의 실리콘 표면의 불안정한 본드 상태가 존재하였다.
아홉째, 디자인 룰이 작은 디바이스에서 분리층 토포러지(topology)에 의하여 폴리1 형성 및 후속 공정에서 패터닝을 어렵게 하였다.
열번째, 트렌치를 완전히 매립하기 위하여 산화물 증착 두께가 높아짐에 따라 화학적기계연마(CMP)에 의한 마이크로 디펙트(micro defect)가 증가하는 등의 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 STI 보이드를 형성한 후에 확산을 실시하여 트렌치 내부의 불안정한 실리콘 표면을 회복 및 전기적 스트레스를 완화한 후에 PE-USG를 증착하여 비유전율이 1인 공기가 액티브 영역을 분리시키도록 함으로써, 분리를 작은 영역으로 달성할 수 있고 또한 폴리1 토포러지를 최소화시켜 폴리1 패터닝을 용이하도록 한 반도체 소자의 메탈 콘택 형성 방법을 제공하는데 있다.
도 1a 내지 도 1f는 본 발명에 의한 반도체 소자의 메탈 콘택 형성 방법을 설명하기 위한 제조공정 단면도
도 2a 및 도 2b는 본 발명에 의한 메탈 콘택 형성 방법에 있어서, 산화물 증착후 단차비의 변화를 설명하기 위한 설명도
도 3a 내지 도 3c는 본 발명에 의한 반도체 소자의 다른 메탈 콘택 형성 방법을 설명하기 위한 제조공정 단면도
* 도면의 주요부분에 대한 부호의 설명 *
1 : 기판 2 : 제1 산화막
3 : 질화막 4 : 콘택홀
5 : 제2 산화막 6 : 제3 산화막
7 : 보이드 9 : 실리콘막
상기 목적을 달성하기 위하여, 본 발명의 반도체 소자의 메탈 콘택 형성 방법은,
실리콘 기판위에 제1 산화막과 질화막을 증착하는 단계와,
상기 제1 산화막 및 질화막이 형성된 결과물 상의 선택된 영역에 콘택홀을 형성하는 단계와,
상기 콘택홀이 형성된 전체 구조물 위에 열산화 공정을 실시하여 제2 산화막을 증착하는 단계와,
상기 제2 산화막 증착 후 상기 콘택홀의 내부에 보이드가 형성되도록 제3 산화막을 상기 전체 구조물 위에 증착하는 단계와,
상기 보이드 형성후 상기 제2 산화막이 드러나도록 화학적기계연마 공정을 이용하여 상기 제3 산화막을 평탄화시키는 단계와,
상기 결과물 상에 식각 공정을 이용하여 상기 제2 산화막과 질화막 및 제1 산화막을 제거시키는 단계를 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 제2 산화막은 인시튜 공정으로 얇게 증착시키는 것을 특징으로 한다.
그리고, 상기 제3 산화막은 매립 특성이 좋지 않은 재질을 사용한 것을 특징으로 한다.
그리고, 상기 보이드는 상기 질화막보다 더 낮은 위치에 형성되는 것을 특징으로 한다.
또한, 상기 질화막 위에 실리톤을 증착하는 단계를 추가로 포함하여 이루어진 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 1a 내지 도 1f는 본 발명에 의한 반도체 소자의 메탈 콘택 형성 방법을 설명하기 위한 제조공정 단면도이다.
먼저, 실리콘 기판(1)위에 제1 산화막(2)과 질화막(3)을 증착한다(도 1a).
그리고, 상기 제1 산화막(2) 및 질화막(3)이 형성된 결과물 상의 선택된 영역에 콘택홀(4)을 형성한다(도 1b).
그 후, 콘택홀(4)을 형성된 전체 구조물 위에 열산화 공정을 실시하여 제2 산화막(5)을 증착한다(도 1c).
상기 제2 산화막(5) 증착 후, 콘택홀(4)의 내부에 보이드(7)가 형성되도록 매립 특성이 우수하지 않은 제3 산화막(6)을 사용하여 상기 전체 구조물 위에 증착한다(도 1d).
즉, 오버행(overhang)을 이용한 제3 산화막(6)을 증착하여 보이드를 형성한다. 이때 보이드는 질화막(2)보다 깊게 형성되어 화학적기계연마(CMP) 후에도 보이드가 오픈되는 일이 없게 조절한다.
그 후, 상기 제2 산화막(5)이 드러나도록 화학적기계연마(CMP) 공정을 통하여 상기 제3 산화막(6)을 평탄화시킨다(도 1e).
화학적기계연마(CMP) 실시후에 에치 스탑(etch stop) 및 버퍼 층을 제거하여 액티브와 분리 층의 단차가 최소화되게 한다. 이때의 토포러지는 에치 스탑 층인 나이트라이드 높이 수준이다.
또한 트랜치가 형성되지 않아서 산화물 화학적기계연마(CMP)의 침식 특성을 위하여 더미 패턴을 도입하여 화학적기계연마(CMP) 유니포미티(uniformity)를 향상시킨다.
그 후, 상기 결과물 상에 식각 공정을 이용하여 상기 제2 산화막(5)과 질화막(3) 및 제1 산화막(2)을 제거시킨다(도 1f).
도 2a 및 도 2b는 본 발명에 의한 메탈 콘택 형성 방법에 있어서, 산화막 증착후 단차비의 변화를 설명하기 위한 설명도이다.
우선, 종래의 STI 공정과 동일하게 트렌치를 형성한 후 트렌치 내의 댕글링 본드를 제거하기 위해 산화막(5)을 형성한다. 한편, 증착된 산화막(5)은 트렌치 폭을 작게 하여 단차비를 증가시킨다. 즉, 도 2a에서의 단차비는 Y/X이고, 도 2b에서의 단차비는 (Y-Z)/(X-2Z)이다.
또는 상기에서 형성된 트렌치에 실리콘을 증착하여 댕글링 본드 등을 제거하고 분리 공정과 산화물 증착공정을 실시하여 트렌치 폭을 줄이고, 유전체 특성을 강화한다(후술하는 도 3a 내지 도 3e에서 상세히 설명하기로 함). 이때의 실리콘은 에피택셜(epitaxial)로 성장시키거나 퓨리티(purity)가 높은 막질로 형성한다.
도 3a 및 도 3c는 본 발명에 의한 반도체 소자의 다른 메탈 콘택 형성 방법을 설명하기 위한 제조공정 단면도이다.
먼저, 실리콘 기판(1)위에 제1 산화막(2)과 질화막(3)을 증착한 후, 선택된 영역에 콘택홀(4)을 형성한다(도 3a).
그 후, 콘택홀(4)이 형성된 전체 구조물 위에 실리콘막(9)을 증착한 후(도 3b), 상기 실리콘막(9) 위에 제2 산화막(11)을 증착한다.
상기 제2 산화막(11) 증착 이후의 공정은 본 발명의 도 1d의 공정과 동일하다.
본 발명은 256M 에스램급 이상 디바이스, 특히 디자인 루울이 작은 디바이스에 유용하며, 현재의 산화막 형성 기술이나 폴리 1 형성기술이 한계에 도달할 경우에 대안 기술로 적합하다. 좁은폭의 산화막 형성 및 폴리 1의 형성을 가능하게하여 디자인 룰이 작은 디바이스에 적용 가능하다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 메탈 콘택 형성 방법에 의하면, STI 보이드를 형성한 후에 확산을 실시하여 트렌치 내부의 불안정한 실리콘 표면을 회복 및 전기적 스트레스를 완화한 후에 PE-USG를 증착하여 비유전율이 1인 공기가 액티브 영역을 분리시키도록 함으로써, 분리를 작은 영역으로 달성할 수 있고 또한 폴리1 토포러지를 최소화시켜 폴리1 패터닝을 용이하도록 할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (5)
- 반도체 소자의 메탈 콘택 형성 방법에 있어서,실리콘 기판위에 제1 산화막과 질화막을 증착하는 단계와,상기 제1 산화막 및 질화막이 형성된 결과물 상의 선택된 영역에 콘택홀을 형성하는 단계와,상기 콘택홀이 형성된 전체 구조물 위에 열산화 공정을 실시하여 제2 산화막을 증착하는 단계와,상기 제2 산화막 증착 후 상기 콘택홀의 내부에 보이드가 형성되도록 제3 산화막을 상기 전체 구조물 위에 증착하는 단계와,상기 보이드 형성후 상기 제2 산화막이 드러나도록 화학적기계연마 공정을 이용하여 상기 제3 산화막을 평탄화시키는 단계와,상기 결과물 상에 식각 공정을 이용하여 상기 제2 산화막과 질화막 및 제1 산화막을 제거시키는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성 방법.
- 제 1 항에 있어서,상기 제2 산화막은 인시튜 공정으로 트랜치 측벽에 얇게 증착시키는 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성 방법.
- 제 1 항에 있어서,상기 제3 산화막은 PE-산화막을 사용한 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성 방법.
- 제 1 항에 있어서,상기 보이드는 상기 질화막보다 더 낮은 위치에 형성되는 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성 방법.
- 제 1 항에 있어서,상기 질화막 위에 실리톤을 증착하는 단계를 추가로 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990062589A KR20010058335A (ko) | 1999-12-27 | 1999-12-27 | 반도체 소자의 메탈 콘택 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990062589A KR20010058335A (ko) | 1999-12-27 | 1999-12-27 | 반도체 소자의 메탈 콘택 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010058335A true KR20010058335A (ko) | 2001-07-05 |
Family
ID=19630108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990062589A KR20010058335A (ko) | 1999-12-27 | 1999-12-27 | 반도체 소자의 메탈 콘택 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010058335A (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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- 1999-12-27 KR KR1019990062589A patent/KR20010058335A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030043597A (ko) * | 2001-11-26 | 2003-06-02 | 미쓰비시덴키 가부시키가이샤 | 트렌치 분리를 갖는 반도체 장치 및 그 제조 방법 |
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