KR102652896B1 - 3d 메모리 장치 및 3d 메모리 장치 형성 방법 - Google Patents

3d 메모리 장치 및 3d 메모리 장치 형성 방법 Download PDF

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Abstract

3D 메모리 장치를 형성하는 방법은 기판 상의 콘택트 영역에 교대 유전체 스택을 형성하는 단계, 교대 유전체 스택에서 수직으로 연장하는 다양한 깊이를 가지는 복수의 콘택트 홀을 형성하는 단계, 콘택트 홀을 채우는 희생-충전 층을 형성하는 단계, 콘택트 영역에서 교대 유전체 스택을 관통하는 복수의 더미 채널 홀을 형성하는 단계, 지지체를 형성하기 위해 더미 채널 홀을 유전체 재료로 채우는 단계, 및 교대 유전체 스택 및 희생-충전 층의 희생 층을 전도 층으로 대체하여 복수의 게이트 라인 및 콘택트를 형성하는 단계를 포함한다.

Description

3D 메모리 장치 및 3D 메모리 장치 형성 방법
본 발명의 실시예는 3차원(3D) 메모리 장치 및 관련 형성 방법에 관한 것이다.
평면 메모리 셀은 공정 기술, 회로 설계, 프로그래밍 알고리즘 및 제조 공정을 개선하여 더 작은 크기로 확장된다. 그러나 메모리 셀의 피처 크기가 하한에 가까워짐에 따라 평면 프로세스 및 제조 기술이 어렵고 비용이 많이 든다. 결과적으로 평면 메모리 셀의 메모리 밀도는 상한에 도달한다.
3D 메모리 아키텍처는 평면 메모리 셀의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍처에는 메모리 어레이 및 메모리 어레이와의 신호를 제어하기 위한 주변 장치가 포함된다. 기존의 3D 메모리 아키텍처에서 계단 형성에는 전용 레티클과 리소그래피/에칭 프로세스가 필요하므로 비용이 크게 증가하고 생산 처리량이 감소한다. 또한, 계단 구조의 콘택트는 하나 이상의 마스킹 에칭 공정에서 형성되어 점차적으로 증가된 깊이를 형성해야 한다. 그러나 오버 에칭, 언더 에칭, 콘택트 홀의 오정렬 등 공정의 부정확성으로 인한 결함이 발생할 수 있다. 일관된 임계 치수(critical dimension, CD)를 유지하고 계단과 콘택트의 정렬을 유지하는 것도 계단 구조를 형성하는 데 있어 문제이다.
3D 메모리 장치 및 3D 메모리 장치 형성 방법의 실시예에 대해 여기서 설명한다.
3D 메모리 장치 형성 방법이 개시되며, 상기 방법은: 기판 상의 콘택트 영역에 교대 유전체 스택(alternating dielectric stack)을 형성하는 단계 - 상기 교대 유전체 스택은 상기 기판의 표면에 수직인 수직 방향으로 교대로 적층된 복수의 유전체 층 및 복수의 희생 층을 포함함 - ; 상기 교대 유전체 스택에 수직으로 연장하는 다양한 깊이를 가지는 복수의 콘택트 홀을 형성하는 단계 - 상기 복수의 콘택트 홀의 깊이는 상기 콘택트 영역의 제1 경계로부터 상기 콘택트 영역의 제2 경계를 향해 점차적으로 증가함; 상기 콘택트 홀을 채우는 희생-충전 층(sacrificial- filling layer)을 형성하는 단계; 상기 콘택트 영역에서 상기 교대 유전체 스택을 관통하는 복수의 더미 채널 홀을 형성하는 단계; 지지체를 형성하기 위해 상기 더미 채널 홀을 유전체 재료로 채우는 단계; 및 복수의 게이트 라인과 복수의 콘택트를 형성하기 위해 상기 희생 층 및 상기 희생-충전 층을 전도 층으로 대체하는 단계를 포함한다.
일부 실시예에서, 상기 다양한 깊이를 가지는 복수의 콘택트 홀을 형성하는 단계는: 상기 교대 유전체 스택 상에서 상기 콘택트 영역의 상기 제1 경계로부터 상기 콘택트 영역의 상기 제2 경계를 향해 배열된 복수의 개구를 가지는 하드 마스크(hard mask)를 형성하는 단계; 상기 하드 마스크 상에 포토레지스트 층을 형성하는 단계; 상기 하드 마스크의 일부와 상기 하드 마스크의 개구 중 하나를 노출시키기 위해 상기 포토레지스트 층을 패터닝하는 단계; 상기 포토레지스트 층 및 상기 하드 마스크의 노출된 부분을 에칭 마스크로서 취함으로써 상기 교대 유전체 스택에 대해 선택적 에칭 프로세스를 수행하는 단계; 및 상기 포토레지스트 층을 트리밍(trimming)하고 상기 하드 마스크의 개구를 통해 상기 복수의 유전체 층 및 희생 층을 에칭함으로써 복수의 트림-에칭 사이클(trim-etch cycle)을 수행하는 단계를 포함를 포함한다.
일부 실시예에서, 상기 복수의 트림-에칭 사이클을 수행하는 단계는: 상기 하드 마스크의 노출된 부분을 넓히고 상기 하드 마스크의 추가 개구를 노출시키기 위해 상기 포토레지스트 층을 트리밍하는 단계; 상기 트리밍된 포토레지스트 층 및 상기 하드 마스크의 노출된 부분을 에칭 마스크로서 취함으로써 상기 교대 유전체 스택에 대해 교대로 높은 선택적 에칭 프로세스(alternating high selectively etching process)를 수행하는 단계; 및 상기 복수의 희생 층의 하부 희생 층이 노출될 때까지 상기 포토레지스트 층을 트리밍하고 상기 교대 유전체 스택에 대해 교대로 높은 선택적 에칭 프로세스를 수행하는 것으로 이루어진 상기 복수의 트림-에칭 사이클을 반복하는 단계를 포함를 포함한다.
일부 실시예에서, 상기 교대 유전체 스택은 상기 유전체 층의 N+1 개의 층과 상기 희생 층의 N 개의 층을 포함하고, 상기 하드 마스크는 N 개의 개구를 가진다.
일부 실시예에서, 상기 다양한 깊이를 가지는 복수의 콘택트 홀이 관통하는 상기 복수의 유전체 층의 수는 상기 콘택트 영역의 제1 경계로부터 상기 콘택트 영역의 제2 경계를 향해 점차적으로 증가한다.
일부 실시예에서, 상기 복수의 콘택트 홀을 형성할 때, 상기 복수의 유전체 층과 상기 복수의 희생 층은 상기 콘택트 영역의 제1 경계로부터 상기 콘택트 영역의 제2 경계를 향하는 측면 방향을 따라 동일한 길이를 가진다.
일부 실시예에서, 상기 희생 층 및 상기 희생-충전 층을 전도 층으로 대체하는 단계는: 상기 복수의 유전체 층과 상기 지지체 사이에 복수의 갭을 형성하기 위해 상기 희생 층 및 상기 희생-충전 층을 제거하는 단계 - 상기 복수의 갭은 복수의 상부 개구를 가짐 - ; 및 상기 복수의 상부 개구를 통해 하향으로 상기 복수의 갭에 전도성 재료를 채우는 단계를 포함한다.
일부 실시예에서, 3D 메모리 장치를 형성하는 방법은 상기 복수의 갭에 상기 전도성 재료를 채우기 전에 상기 복수의 갭의 표면 상에 고 유전율 층(high-K layer), 접착제 층(glue layer) 또는 장벽 층(barrier layer)을 형성하는 단계
를 더 포함한다.
일부 실시예에서, 상기 희생 층 및 상기 희생-충전 층을 전도 층으로 대체하는 단계는: 코어 어레이 영역에 게이트 라인 슬릿을 형성하는 단계 - 상기 게이트 라인 슬릿은 상기 교대 유전체 스택을 통해 상기 기판까지 수직으로 연장함 - ; 상기 복수의 유전체 층과 상기 지지체 사이에 복수의 갭을 형성하기 위해 상기 희생 층 및 상기 희생-충전 층을 제거하는 단계; 및 상기 게이트 라인 슬릿을 통해 측 방향으로(laterally) 상기 복수의 갭에 전도성 재료를 채우는 단계를 포함한다.
일부 실시예에서, 상기 복수의 더미 채널 홀 중 하나는 서로 인접한 상기 복수의 콘택트 홀 중 2 개 사이에 배치된다.
일부 실시예에서, 복수의 더미 채널 홀 각각의 바닥 부분은 기판의 표면보다 낮다.
일부 실시예에서, 상기 희생-충전 층을 형성한 후 상기 기판의 코어 어레이 영역에 상기 교대 유전체 스택을 관통하는 복수의 채널 홀을 형성하는 단계를 더 포함한다.
일부 실시예에서, 상기 복수의 채널 홀 및 상기 복수의 더미 채널 홀은 동시에 형성된다.
일부 실시예에서, 메모리 스트링은 복수의 채널 홀 각각에 형성된다.
일부 실시예에서, 게이트 라인 슬릿 구조가 코어 어레이 영역에 더 형성된다.
일부 실시예에서, 기판은 제1 유형 딥 웰 및 제1 유형 딥 웰 상의 제2 유형 웰을 포함한다.
3D 메모리 장치가 개시된다. 3D 메모리 장치는 콘택트 영역 및 코어 어레이 영역을 가지는 기판; 상기 기판 상에 배치되고, 상기 코어 어레이 영역으로부터 상기 콘택트 영역까지 측 방향으로 연장하는 복수의 워드 라인을 포함하는 교대 전도체/유전체 스택; 상기 코어 어레이 영역에서 상기 교대 전도체/유전체 스택을 관통하는 복수의 메모리 스트링; 상기 교대 전도체/유전체 스택에서 그리고 상기 콘택트 영역에서 수직으로 연장하는 다양한 높이를 가지는 복수의 콘택트를 포함하며, 상기 복수의 콘택트 중 하나에 전기적으로 연결된 복수의 워드 라인의 수는 상기 복수의 콘택트 중 다른 하나에 전기적으로 연결된 복수의 워드 라인의 수와 상이하다.
일부 실시예에서, 복수의 워드 라인은 상기 콘택트 영역에서 동일한 길이를 가진다.
일부 실시예에서, 상기 복수의 콘택트에 전기적으로 연결된 상기 복수의 워드 라인의 수는 상기 코어 어레이 영역 근처의 상기 콘택트 영역의 제1 경계로부터 상기 코어 어레이 영역으로부터 먼 상기 콘택트 영역의 제2 경계를 향해 점차적으로 증가한다.
일부 실시예에서, 복수의 콘택트 홀의 높이는 코어 어레이 영역 근처의 콘택트 영역의 제1 경계로부터 코어 어레이 영역으로부터 더 멀리 떨어진 콘택트 영역의 제2 경계를 향해 점차적으로 증가한다.
일부 실시예에서, 복수의 콘택트 및 복수의 워드 라인은 동일한 전도성 재료로 구성된다.
본 발명의 이러한 목적 및 다른 목적은 다양한 도면 및 도면에 예시된 바람직한 실시예의 다음의 상세한 설명을 읽은 후 당업자에게 의심의 여지가 없을 것이다.
도 1 내지 도 12는 본 개시의 일부 실시예에 따라 3D 메모리 디바이스를 형성하기 위한 제조 프로세스를 예시하는 개략적인 단면도이다.
도 13은 본 개시의 일부 실시예에 따른 3D 메모리 장치를 형성하기 위한 방법의 흐름도를 도시한다.
도 14는 본 개시의 일부 실시예에 따라 다양한 깊이를 가지는 복수의 콘택트 홀을 형성하기 위한 방법의 흐름도를 도시한다.
특정 구성 및 배열이 논의되었지만 이는 예시 목적으로만 수행된다는 것을 이해해야 한다. 당업자는 본 개시의 사상 및 범위를 벗어나지 않고 다른 구성 및 배열이 사용될 수 있음을 인식할 것이다. 본 개시 내용이 또한 다양한 다른 응용들에서 사용될 수 있다는 것은 당업자에게 명백할 것이다.
명세서에서 "실시예", "실시예", "실시예", "일부 실시예" 등에 대한 참조는 설명된 실시예가 특정 특징, 구조, 또는 특징을 포함하지만 모든 실시예가 그러한 특정 특징, 구조 또는 특징을 반드시 포함하지 않을 수 있다는 것에 유의한다. 더욱이, 그러한 문구는 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 특징, 구조 또는 특징이 실시예와 관련하여 기술될 때, 명시적으로 기술되었는지에 관계없이 다른 실시예와 관련하여 그러한 특징, 구조 또는 특성을 달성하는 것은 관련 기술 분야의 숙련가의 지식 내에 있을 것이다.
일반적으로 용어는 문맥에서의 사용으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 본 명세서에서 사용되는 용어 "하나 이상"은 문맥에 적어도 부분적으로 의존하여 임의의 특성, 구조 또는 특징을 단수 의미로 설명하는 데 사용될 수 있거나 복수의 의미에서 특성, 구조 또는 특징의 조합을 설명하는 데 사용될 수 있다. 마찬가지로, "a", "an" 또는 "the"와 같은 용어는 문맥에 따라 적어도 부분적으로는 단수 용법을 전달하거나 복수 용법을 전달하는 것으로 이해될 수 있다. 또한, 용어 "기초하여"는 배타적인 요소 세트를 전달하려는 것이 아니라는 대신에 적어도 부분적으로 문맥에 따라 반드시 명시적으로 설명되지 않은 추가 요소의 존재를 허용하는 것으로 이해될 수 있다.
본 명세서에서 "위(on)", "보다 위(above)" 및 "상의(over)"의 의미는 "위(0n)"가 중간 피처 또는 그 사이에 레이어가 있는 무언가에 대해 "위(on)"를 의미하고, "보다 위(above)"또는 "상의(over)""보다 위(above)" 또는 "상의(over)"를 의미할 뿐만 아니라 중간 피처 또는 그 사이에 레이어가 없는 무언가에 대해 (즉, 무언가에 직접적인) "보다 위(above)" 또는 "상의(over)"의 의미도 포함할 수 있다는 것을 의미하도록 가장 넓은 방식으로 해석되어야 함을 쉽게 이해해야 한다.
또한, "아래(beneath)", "보다 아래(below)", "낮은(lower)", "위(above)", "상부(upper)" 등과 같은 공간적으로 상대적인 용어는 설명의 편의를 위해 다른 요소(들) 또는 기능(들)에 대한 한 요소 또는 특징의 관계를 설명하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 방향에 추가하여 사용 또는 작동 중인 장치의 다른 방향을 포함하도록 의도된다. 장치는 다르게 배향될 수 있고(90도 회전되거나 다른 배향으로) 본 명세서에서 사용되는 공간적으로 상대적인 설명자는 그에 따라 유사하게 해석될 수 있다.
본 명세서에서 사용된 바와 같이, 용어 "기판"은 후속 재료 층이 추가되는 재료를 지칭한다. 기판 자체를 패턴화할 수 있다. 기판 위에 추가된 재료는 패턴화되거나 패턴화되지 않은 상태로 유지될 수 있다. 더욱이, 기판은 실리콘, 게르마늄, 갈륨 비소, 인화 인듐 등과 같은 다양한 반전도체 물질을 포함할 수 있다. 대안으로, 기판은 유리, 플라스틱 또는 사파이어 웨이퍼과 같은 전기적으로 비전도성 재료로 만들어질 수 있다.
본 명세서에서 사용되는 용어 "층(layer)"은 두께를 가지는 영역을 포함하는 재료 부분을 지칭한다. 층은 하부 또는 상부 구조의 전체에 걸쳐 연장될 수 있거나 하부 또는 상부 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속적인 구조체의 두께보다 작은 두께를 가지는 균일 또는 불균일 연속 구조체의 영역일 수 있다. 예를 들어, 층은 연속 구조체의 상단 표면과 하단 표면 사이에 있거나 또는 그 표면에 있는 임의의 한 쌍의 수평면 사이에 위치할 수 있다. 층은 수평, 수직 및/또는 테이퍼 표면을 따라 확장될 수 있다. 기판은 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있고 및/또는 그 위에, 그 보다 위에 및/또는 그 아래에 하나 이상의 층을 가질 수 있다. 층은 여러 층을 포함할 수 있다. 예를 들어, 인터커넥트 층은 하나 이상의 전도체 및 콘택트 층(콘택트, 인터커넥트 라인 및/또는 비아가 형성되어 있다) 및 하나 이상의 유전체 층을 포함할 수 있다.
본 명세서에서 사용된 바와 같이, 용어 "명목/명목적으로" 및 "실질/실질적으로"는 제품의 설계 단계 동안 설정된 구성 요소 또는 공정 작업에 대한 특성 또는 매개 변수의 원하는 또는 목표 값을, 그 원하는 값보다 위 및/또는 아래의 값 범위와 함께 지칭한다. 값의 범위는 제조 프로세스 또는 공차의 약간의 차이로 인해 발생할 수 있다. 본 명세서에서 사용되는 용어 "관하여(about)"는 대상 반전도체 장치와 관련된 특정 기술 노드에 따라 변할 수 있는 주어진 양의 값을 나타낸다. 특정 기술 노드에 따라 용어 "관하여(about)"는 예를 들어 값의 10-30%(예를 들어, 값의 ±10%, ±20%, 또는 ±30%) 내에서 변하는 주어진 수량의 값을 나타낼 수 있다.
본 명세서에서 사용되는 용어 "3D 메모리 장치(3D memory device)"는 메모리가 기판에 대해 수직 방향으로 연장할 수 있도록 메모리 스트링(여기서는 NAND 스트링과 같은 "메모리 스트링"이라고 함)이 측 방향으로 배향된 기판 상에 수직 배향된 을 가지는 반전도체 소자를 지칭한다. 본 명세서에서 사용되는 용어 "수직/수직으로"는 기판의 측면에 명목상 수직인 것을 의미한다.
본 개시에서, "수평/수평으로"라는 용어는 기판의 측면에 명목상 평행한 것을 의미한다.
3D NAND 메모리 장치 동작은 읽기, 프로그래밍 및 소거를 포함할 수 있다. 이러한 동작 중에 워드 라인에 바이어스 전압을 자주 적용하면 전하 트래핑 레이어에서 전하 트래핑을 방해할 수 있으며, 이는 차례로 방해 오류를 유발하고 메모리 장치 신뢰성을 저하시킨다.
3D NAND 메모리 셀은 읽기, 프로그래밍 및 소거와 같은 3D NAND 메모리 장치 동작 동안 개선된 임계 전압 안정성을 제공하기 위해 터널 전계 효과 트랜지스터(TFET)를 통합할 수 있다.
일부 3D 메모리 장치에서, 소스 선택 게이트는 3D 메모리 장치의 기판에 형성된 도핑된 실리콘 채널의 온/오프 상태를 제어한다. 소스 선택 게이트의 작동 속도는 실리콘 채널의 컨덕턴스에 따라 달라지며 실리콘은 반전도체 재료이므로 제한될 수 있다. 또한 메모리 셀의 전체 블록이 단일 소스 선택 게이트를 공유할 수 있으므로 메모리 블록의 어레이 공통 소스를 구동하기 위한 로드가 주변 장치에 어려울 수 있다.
본 발명에 따른 다양한 실시예는 다른 3D 메모리 장치에 의해 사용되는 기판의 실리콘 채널 대신에 소스 전도체 층을 가지는 3D 메모리 장치를 제공한다. 본 명세서에 개시된 소스 전도체 층을 형성하는 전도성 재료(예를 들어, 금속, 금속 합금 및/또는 금속 실리사이드)로 실리콘을 대체함으로써, 소스 측(예를 들어, 공통 소스 콘택트와 NAND 스트링 사이)의 저항은 3D 메모리 장치를 줄일 수 있어 장치 작동 속도를 높일 수 있다. 일부 실시예에서, 소스 선택 게이트의 소거 동작을 위한 전도 메커니즘은 게이트 유도 드레인 누설(gate-induced drain leakage, GIDL)에 의해 구동될 수 있다. 더욱이, 실리콘 기판과 비교하여, 여기에 개시된 소스 전도체 층은 단일 메모리 블록, 다중 메모리 블록 또는 메모리 블록의 일부를 구동하기 위한 임의의 적절한 레이아웃(예를 들어, 상이한 절연 영역을 가지는)으로 원하는 대로 더 쉽게 패턴화될 수 있고, 이는 메모리 어레이를 위한 주변 장치의 구동 능력을 향상시킬 수 있다. 전도성 특성으로 인해, 본 명세서에 개시된 소스 전도체 층은 패턴화되어 상호 접속 층(예를 들어, BEOL 상호 접속의 일부)으로 사용될 수 있다.
도 1 내지 도 14를 참조하면, 도 1 내지 도 12는 본 개시의 일부 실시예에 따른 3D 메모리 장치를 형성하기 위한 제조 프로세스를 도시한다. 도 13은 본 개시의 일부 실시예에 따른 3D 메모리 장치를 형성하는 방법의 흐름도를 도시하며, 도 14는 본 개시의 일부 실시예에 따른 다양한 깊이를 가지는 복수의 콘택트 홀을 형성하기 위한 방법의 흐름도를 도시한다. 도 13을 참조하면, 3D 메모리 디바이스를 형성하기 위한 방법(500)은 단계 502를 포함하며, 여기서 교대 유전체 스택이 기판 상의 콘택트 영역에 형성된다. 도 1에 도시된 바와 같이, 기판(100)이 제공된다. 기판(100)은 단결정 실리콘 단층 기판, 다결정 실리콘(폴리실리콘) 단층 기판, 폴리실리콘 및 금속 다층 기판, 게르마늄 기판, 실리콘 게르마늄(SiGe) 기판, 실리콘 온 절연체(silicon on insulator, SOI) 기판, 게르마늄 온 절연체(germanium on insulator, GOI) 기판, 갈륨 비화물(GaAs) 기판, 인듐 인화물(InP) 기판, 실리콘 카바이드(SiC) 기판, 실리콘 및 실리콘 게르마늄(Si/SiGe) 다층 기판, 실리콘 및 절연체 다층 기판 상의 실리콘 및 게르마늄(SGOI) 등과 같은 임의의 적합한 재료 및/또는 구조를 가지는 임의의 적합한 반전도체 기판일 수 있다. 이하 설명에서, 기판(100)은 예를 들어 단결정 실리콘 기판이다. 기판(100)은 상부 측면(100a)을 가진다.
일부 실시예에서, 콘택트 영역(R1) 및 코어 어레이 영역(R2)은 기판(100) 상에 통합될 수 있다. 코어 어레이 영역(R2)은 3D NAND 장치와 같은 3D 메모리 장치의 메모리 셀을 형성하는 데 사용될 수 있다. 콘택트 영역(R1)은 메모리 셀을 외부로 전기적으로 연결하기 위한 콘택트를 형성하는 데 사용될 수 있다. 일부 실시예에서, 주변 영역은 또한 기판(100) 상에 형성될 수 있으며, 이는 3D NAND 디바이스의 동작과 관련된 하나 이상의 주변 회로를 형성하는 데 사용될 수 있다. 주변 회로는 예를 들어 하나 이상의 상보성 금속 산화물 반전도체(complementary metal-oxide-semiconductor, CMOS) 장치를 포함할 수 있다.
이 실시예에서, 제1 유형 도핑 영역(102) 및 제2 유형 도핑 영역(104)은 기판(100)의 표면(100a) 상에 배치된다. 제2 유형 도핑 영역(104)은 제1 유형 도핑 영역(102) 위에 배치된다. 제1 유형 도핑 영역(102)은 제2 유형 도핑 영역(104)과 반대의 전도 극성 유형을 가진다. 제1 유형 도핑 영역(102)은 딥 N-형 웰(deep N-type well)과 같은 딥 웰(deep well)일 수 있고, 제2 유형 도핑 영역(104)은 고전압 P-형 웰(high-voltage P-type well, HVPW)일 수 있으나 이에 제한되지 않는다.
이 실시예에 따르면, 교대 유전체 스택(106)이 기판(100) 상의 콘택트 영역(R2)에 형성된다. 교대 유전체 스택(106)은 또한 기판(100)상의 코어 어레이 영역(R1)에 형성될 수 있다. 교대 유전체 스택(106)은 복수의 유전체 층(108) 및 복수의 희생 층(110)을 포함하며, 복수의 유전체 층(108) 및 복수의 희생 층(110)은 기판(100)의 표면(100a)에 수직이고 기판(100)의 측 방향 연장 방향에 수직인 수직 방향을 따라 기판(100) 상에 교대로 적층된다. 교대로 적층된 유전체 층(108)과 희생 층(110)은 기판(100) 상에 수직으로 적층되는 복수의 유전/희생 층 쌍(112)을 형성한다. 희생 층(110)은 2 개의 인접한 유전체 층(108)에 의해 샌드위치될 수 있으며 그 반대의 경우도 마찬가지이다. 다시 말해, 주어진 교대 유전체/희생 스택의 상부 및 하부 층을 제외하고, 다른 유전체 층(108) 각각은 인접한 두 개의 희생 층(110)에 의해 샌드위치될 수 있고, 다른 희생 층(110) 각각은 인접한 두 개의 유전체 층(108)에 의해 샌드위치될 수 있다. 복수의 유전체 층(108) 및 복수의 희생 층(110)은 기판(100)의 표면(100a)에 평행한 측면 방향으로 연장된다. 또한, 유전체 층(108) 및 희생 층(110)은 코어 어레이 영역(R2) 근처의 제1 경계(R11)로부터 코어 어레이 영역(R2)으로부터 먼 제2 경계(R12)까지 수평(가로) 방향을 따라 콘택트 영역(R1)에서 동일한 길이를 가질 수 있다.
교대 유전체 스택(106)은 임의의 적절한 수의 유전체 층(108) 및 희생 층(110)을 포함할 수 있다. 일부 실시예에서, 교대 유전체 스택(106)의 유전체 층(108) 및 희생 층(110)의 총 수는 64보다 크거나 같다. 즉, 유전체/희생 층 쌍(112)의 수는 32보다 크거나 같을 수 있다. 다이어그램을 단순화하기 위해, 유전체 층(108)의 4 개 층과 희생 층(110)의 3 개 층이 예시를 위한 도면에 도시되어 있으며, 이것은 본 개시를 제한하려는 의도가 아니다. 일부 실시예에서, 교대 유전체 스택(106)은 유전체 층(108) 및 희생 층(110)의 더 많은 층을 포함할 수 있다. 일부 실시예에서, 교대 유전체 스택(106)은 유전체/희생 층 쌍(112)과는 다른 재료 및/또는 두께를 가지는 더 많은 유전체 층 또는 더 많은 희생 층을 포함한다.
교대 유전체 스택(106)은 화학적 증기 증착(chemical vapor deposition, CVD), 물리 증기 증착(physical vapor deposition, PVD), 원자 층 증착(atomic layer deposition, ALD), 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 형성될 수 있다. 일부 실시예에서, 유전체 층(108)은 각각 동일한 두께를 갖거나 상이한 두께를 가질 수 있다. 예를 들어, 각각의 유전체 층(108)의 두께는 10nm 내지 100nm 범위, 바람직하게는 약 30nm일 수 있다. 유사하게, 희생 층(110)은 각각 동일한 두께를 갖거나 상이한 두께를 가질 수 있다. 예를 들어, 각각의 희생 층의 두께는 10nm 내지 100nm 범위, 바람직하게는 약 35nm일 수 있다. 일부 실시예에서, 교대 유전체 스택(106)의 상부 유전체 층(108) 및 하부 유전체 층(108)은 교대 유전체 스택(106)의 다른 층의 두께보다 더 큰 두께를 가질 수 있지만, 이에 제한되지는 않는다. 일부 실시예에서, 상부 유전체 층(108)은 상부 선택 게이트(즉, 드레인 선택 게이트)의 격리 층으로서 사용될 수 있는 반면, 하부 유전체 층(106)은 하부 선택 게이트(즉, 소스 선택 게이트)의 격리 층으로서 사용될 수 있다.
일부 실시예에서, 유전체 층(106)은 산화물 층일 수 있고, 희생 층(108)은 질화물 층일 수 있지만, 이에 제한되지는 않는다. 본 개시에서, 유전체 층(108) 및/또는 희생 층(110)은 임의의 적절한 산화물 재료 및/또는 질화물 재료를 포함할 수 있다는 점에 유의한다. 예를 들어, 산화물 재료는 실리사이드를 포함할 수 있고, 질화물 재료의 원소는 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 도핑된 실리콘, 실리사이드, 또는 이들의 조합을 포함할 수 있으나 이에 제한되지 않는다. 일부 실시예에서, 유전체 층(108)은 실리콘 산화물 층일 수 있고, 희생 층(110)은 실리콘 질화물 층일 수 있다.
도 13에 도시된 방법(500)의 단계 504에서, 교대 유전체 스택(106)에는 다양한 깊이를 가지는 복수의 콘택트 홀이 형성된다. 다양한 깊이를 가지는 콘택트 홀은 절차를 통해 형성될 수 있다. 다양한 깊이를 가지는 콘택트 홀을 형성하는 방법(600)이 도 14에 소개된다. 도 14 및 도 2에 도시된 바와 같이, 방법(600)의 단계(602)는 교대 유전체 스택(206) 상에 복수의 개구(114a)를 가지는 제1 하드 마스크(114)를 형성하도록 진행될 수 있다. 복수의 개구(114a)는 교대 유전체 스택(106) 상에서 콘택트 영역(R1)의 제1 경계(R11)로부터 콘택트 영역(R1)의 제2 경계(R12)를 향해 배열될 수 있다. 개구(114a)는 콘택트 홀의 미리 결정된 위치 및 형상을 정의하기 위해 사용된다. 예로서, 교대 유전체 스택(106)은 유전체 층(108)의 N+1 개의 층 및 희생 유전체 층(110)의 N 개의 층을 가지며, N의 개구(114a)의 개수는 콘택트 영역(R1)에 형성될 수 있다. 개구(114)를 형성하기 위한 공정은 먼저 제1 하드 마스크 층(114)을 블랭킷으로 형성한 다음, 제1 하드 마스크 층(114)을 패터닝하여 개구(114a)를 형성하는 것을 포함할 수 있다. 제1 하드 마스크 층(114)에 대한 패터닝 공정은 포토리소그래피-에칭 공정(PEP)을 통해 수행될 수 있으며, PEP를 반입하기 전에 제1 하드 마스크 층(114) 상에 포토레지스트 층을 형성할 수 있다.
도 14에 도시된 바와 같이, 단계 604에서, 제1 포토레지스트 층(116)이 제1 하드 마스크(114) 상에 형성된다. 제1 포토레지스트 층(116)은 제1 하드 마스크(114) 및 개구(114a)를 덮는다. 그런 다음, 단계 606은 제1 하드 마스크(114)의 일부 및 제1 하드 마스크(114)의 개구(114a) 중 적어도 하나를 노출시키기 위해 제1 포토레지스트 층(116)을 패터닝하기 위해 수행된다. 도 3에 도시된 바와 같이, 패터닝된 포토레지스트 층(116')은 패턴(116a)을 가지며, 패터닝된 포토레지스트 층(116')에 의해 노출된 제1 하드 마스크(114)의 노출된 부분(118)이 도시된다. 예를 들어, 콘택트 영역(R2)의 제2 경계(R12)에 가장 가까운 N 번째 개구부(114a)는 패터닝된 제1 하드 마스크(116')에 의해 노출되고, 제1 하드 마스크(114)의 제1 개구부(114a) 내지 N-1 번째 개구부(114a)는 패터닝된 제1 포토레지스트 층(116')에 의해 여전히 덮여 있다.
그런 다음, 단계 608은 패턴화된 제1 포토레지스트 층(116') 및 제1 하드 마스크(114)의 노출된 부분(118)을 에칭 마스크로서 취함으로써 교대 유전체 스택(106)에 대해 선택적 에칭 프로세스(E1)를 수행하도록 수행된다. 에칭 프로세스(E1)는 상부 유전체 층(108) 아래에 위치하는 희생 층(110)이 에칭-정지 층(etching-stop layer)으로서 취해질 수 있도록, 희생 층(110)에 대한 유전체 층(108)의 높은 에칭 선택 비를 가진다. 다시 말해, 에칭 공정(E1)은 상부 희생 층(110)이 노출될 때까지 제1 하드 마스크(114)의 N 번째 개구(114a)에 의해 노출된 상부 유전체 층(108)을 에칭하기 위해 수행된다. 에칭 프로세스(E1)는 임의의 적절한 습식 에칭 또는 건식 에칭 프로세스일 수 있다. 도 3에 도시된 바와 같이, 작은 깊이의 콘택트 홀(1201)이 상부 유전체 층(108)에 형성된다.
순차적으로, 도 14의 단계 610가 수행될 수 있으며, 이 단계에서 제1 포토레지스트 층(116')을 트리밍하고 제1 하드 마스크(114)의 개구(114a)를 통해 복수의 유전체 층(108)과 희생 층(110)을 에칭하여 다양한 깊이의 복수의 콘택트 홀을 형성하기 위해 복수의 트림-에칭 사이클을 수행한다. 트림-에칭 사이클은 제1 하드 마스크의 노출된 부분을 넓히고 제1 하드 마스크의 추가 개구를 노출시키기 위해 제1 포토레지스트 층을 트리밍하는 단계; 트리밍된 제1 포토레지스트 층 및 제1 하드 마스크의 넓어진 노출된 부분을 에칭 마스크로서 취함으로써 교대하는 높은 선택적 에칭 프로세스를 교대 유전체 스택에 수행하는 단계; 및 제1 포토레지스트 층을 트리밍하고 하부 희생 층이 노출될 때까지 교대 유전체 스택에 대해 교대하는 높은 선택적 에칭 프로세스를 수행하는 것으로 이루어진 복수의 트림-에칭 사이클을 반복하는 단계를 포함한다. 상세히 설명하면, 도 4에 도시된 바와 같이, 패턴화된 포토레지스트 층(116')은 트리밍되고 포토레지스트 층(116')의 일부가 추가로 제거된다. 다시 말해, 포토레지스트 층(116')의 크기는 패턴(116b)을 가지는 트리밍된 포토레지스트 층(116")을 형성하도록 감소되어, 제1 하드 마스크(114)의 추가 개구(114a) 및 제1 하드 마스크(114)의 추가 노출 부분(119)뿐만 아니라 교대 유전체 스택(106)을 노출시킨다. 그런 다음, 트리밍된 제1 포토레지스트 층(116") 및 제1 하드 마스크(114)의 노출된 부분(119)을 에칭 마스크로서 취함으로써, 교대 유전체 스택(106)에 대한 교대하는 높은 선택적 에칭 공정(E2)이 수행된다. 교대하는 높은 선택적 에칭 공정(E2)을 수행하는 동안, N 번째 개구(114a)에 의해 노출된 상부 희생 층(110)의 일부가 제거되어 제2 상부 유전체 층(108)을 노출시키고, 그런 다음, N 번째 개구(114a)에 의해 노출된 제2 상부 유전체 층(108)의 일부 및 (N-1) 번째 개구(114a)에 의해 노출된 상부 유전체 층(108)의 일부가 제거되어, 콘택트 홀(1201') 및 콘택트 홀(1202)이 형성되고, 여기서 콘택트 홀(1201')은 교대 유전체 스택(106)의 처음 3 개의 상부 층을 관통하고 콘택트 홀(1202)은 교대 유전체 스택(106)의 제1 상부 층을 관통한다. 다시 말해, 콘택트 홀(1201')의 깊이는 콘택트 홀(1202)의 깊이보다 크다. 교대하는 높은 선택적 에칭 공정(E2)은 에칭 공정이 에칭 공정의 전반기에는 유전체 층(108)에 대한 희생 층(110)의 높은 선택성을 가지며, 에칭 공정의 후반기에는 희생 층(110)에 대한 유전체 층(108)의 높은 선택성을 가진다는 것을 의미한다. 다시 말해, 교대하는 높은 선택적 에칭 공정(E2)은 2 단계 에칭 공정을 포함할 수 있다. 제1 단계 에칭 공정은 제1 하드 마스크(114) 및 트리밍된 제1 포토레지스트 층(116")에 의해 노출된 희생 층(110)의 노출된 부분을 제거하고, 다음 하부 층(예를 들어, 제2 유전체 층(108))에서 멈출 수 있다. 그런 다음 제1 하드 마스크(114)의 패턴은 에칭된 층(예를 들어, 상부 희생 층(110))으로 전사된다. 그런 다음, 제2 단계 에칭 공정은 노출된 다음 하부 층(예를 들어, 제2 유전체 층(108)) 및 트리밍된 제1 포토레지스트 층(116")에 의해 노출되는 개구(114a)에 의해 노출된 상부 유전체 층(108)을 제거할 수 있다. 2 단계 에칭 공정은 다음 하부 층(예를 들어, 각각 제2 희생 층(110) 및 상부 희생 층(110))에서 중단될 수 있다. 교대하는 높은 선택적 에칭 공정(E2)은 반응성 이온 에칭(reactive ion etching, RIE) 공정과 같은 임의의 적합한 건식/습식 에칭 공정일 수 있지만, 이에 제한되지는 않는다. 트림-에칭 사이클은 전술한 바와 같이 제1 포토레지스트 층(116)을 트리밍하고 교대 유전체 스택(106)에 교대로 높은 선택적 에칭 프로세스를 수행하는 것으로 이루어진다.
도 5에 도시된 바와 같이, 하부 희생 층(110)이 노출될 때까지 복수의 트림-에칭 사이클이 반복된다. 예를 들어, 제1 포토레지스트 층(116")은 그 크기를 줄이고 제1 하드 마스크(114)의 추가 부분 및 추가 개구(114a)(예를 들어, (N-1) 번째 개구(114a))를 노출시키도록 추가로 트리밍될 수 있으며, 콘택트 홀(1201", 1202', 1203)을 형성하기 위해 교대하는 높은 선택적 에칭 공정(E3)이 수행된다. 이 실시예에서, 콘택트 홀(1201")은 교대 유전체 스택(106)의 제1 내지 제5 최상층을 관통한다. 콘택트 홀(1202')은 교대 유전체 스택(106)의 제1 내지 제3 최상층을 관통하고, 콘택트 홀(1203)은 교대 유전체 스택(106)의 최상층을 관통한다. 다시 말해, 코어 어레이 영역(R2)으로부터 더 멀리 떨어진 콘택트 홀은 코어 어레이 영역(R2)에 더 가까운 콘택트 홀보다 더 많은 층의 교대 유전체 스택(106)을 관통하고, 다양한 깊이를 가지는 복수의 콘택트 홀에 의해 관통되는 복수의 유전체 층(108)의 수가 콘택트 영역(R1)의 제1 경계(R11)로부터 콘택트 영역(R1)의 제2 경계(R12)를 향해 점차 증가한다. 위에서 언급한 바와 같이, 하부 희생 층(110)이 콘택트 홀(1201")에 의해 노출될 때까지 트리밍 에칭 사이클이 반복되어 다양한 깊이를 가지는 복수의 콘택트 홀이 형성된다. 콘택트 홀의 깊이(예를 들어, 1201", 1202', 1203)은 콘택트 영역(R1)의 제1 경계(R11)로부터 콘택트 영역(R2)의 제2 경계(R22)를 향해 점차 증가한다. 다시 말해, 콘택트 홀(1201", 1202', 1203 등)이 관통하는 유전체 층(108) 및 희생 층(110)의 개수는 콘택트 영역(R1)의 제1 경계(R11)로부터 콘택트 영역(R2)의 제2 경계(R22)를 향해 점차 증가한다. 따라서, 다양한 깊이를 가지는 콘택트 홀(1201", 1202', 1203)이 교대 유전체 스택(106)에서 수직으로 연장하는 교대 유전체 스택(106)에 형성된다.
도 13 및 도 6을 참조하면, 방법(500)의 단계 506에서, 콘택트 홀(1201", 1202', 1203)을 채우기 위해 희생-충전 층(130)이 형성된다. 희생-충전 층(130)은 화학 증기 증착(CVD) 공정, 물리 증기 증착(physical vapor deposition, PVD) 공정, 또는 임의의 적절한 공정을 통해 형성될 수 있다. 희생-충전 층(130)은 유전체 재료로 구성될 수 있다. 일부 실시예에서, 희생-충전 층(130)은 희생 층(110)과 동일하거나 유사한 재료를 포함할 수 있다. 본 실시예에서 희생-충전 층(130)은 예를 들어 질화물을 포함한다. 다음의 형성 공정에서 희생-충전 층(130)의 일부를 제2 하드 마스크로 간주할 수 있다.
도 13을 참조하면, 방법(500)의 단계(508)에서, 콘택트 영역의 기판으로 교대 유전체 스택을 관통하는 복수의 더미 채널 홀이 형성된다. 일부 실시예에서, 복수의 채널 홀이 더미 채널 홀과 동시에 코어 어레이 영역에 형성될 수도 있다. 일부 다른 실시예에서, 채널 홀은 더미 채널 홀과 별도로 형성될 수 있다. 도 7 및 도 8은 더미 채널 홀의 형성 과정과 채널 홀의 형성 과정을 일례로 나타낸 것이다. 도 7에 도시된 바와 같이, 희생-충전 층(130) 상에 더미 채널 홀의 위치를 정의하기 위한 패터닝 층(138)이 형성된다. 패터닝 층(138)은 희생-충전 층(130) 상에서 아래에서 위로 제3 하드 마스크(132), 반사 방지 코팅(anti-reflection coating, ARC) 층(134) 및 제2 포토레지스트 층(136)을 포함하는 3 층 구조를 가질 수 있다. 예를 들어, 제3 하드 마스크(132)는 비정질 탄소를 포함할 수 있고, ARC 층(134)은 실리콘 산 질화물(SiON)을 포함할 수 있고, 제2 포토레지스트 층(136)은 유기 재료와 같은 임의의 적합한 포토레지스트 재료를 포함할 수 있지만, 이에 제한되지는 않는다. 2 포토레지스트 층(136)은 복수의 개구(136a, 136b)를 형성하기 위해 포토 리소그래피 공정에 의해 먼저 패터닝될 수 있다. 개구(136a)는 콘택트 영역(R1) 및 선택적으로 코어 어레이 영역(R2)에 위치할 수 있는 더미 채널 홀의 미리 결정된 위치에 대응한다. 개구(136b)는 코어 어레이 영역(R2)에 위치할 수 있는 채널 홀의 미리 결정된 위치에 대응한다. 개구(136a)의 크기는 개구(138b)의 크기보다 클 수 있지만 이에 제한되지 않는다. 그런 다음, 제2 포토레지스트 층(136)을 마스크 층으로 취하여 ARC 층(134), 제3 하드 마스크(132) 및 희생-충전 층(130)을 패터닝한다. 따라서, 개구(140, 142)는 패터닝 층(138)의 3 층 구조 및 희생-충전 층(130)에 형성되고, 개구(140)는 개구(136a)에 대응하고 개구(142)는 개구(136b)에 대응한다. 그런 다음, 패턴화된 희생-충전 층(130)을 제2 하드 마스크로 취하여 희생-충전 층(130)의 패턴을 제1 하드 마스크(114)로 더 전사할 수 있다. 순차적으로, 도 8에 도시된 바와 같이, 패터닝 층(138)이 제거되고(또는 일부 실시예에서는 남아 있을 수 있다), 기판(100)이 노출될 때까지 개구부(140, 142)에 의해 노출된 유전체 층(108) 및 희생 층(110)의 일부를 제거할 때, 패터닝된 희생-충전 층(130) 또는 제1 하드 마스크(114)를 에칭 마스크로서 취함으로써 교대 유전체 스택(106)에 대해 추가 에칭 프로세스가 수행되어, 콘택트 영역(R1) 및 코어 어레이 영역(R2)에 더미 채널 홀(144)을 형성하고 코어 어레이 영역(R2)의 채널 홀(146)을 형성한다. 에칭 공정은 반응성 이온 에칭(RIE) 공정과 같은 임의의 적합한 건식/습식 에칭 공정일 수 있으나 이에 제한되지 않는다. 더미 채널 홀(144) 및 채널 홀(146)은 기판(110)의 상부(예를 들어, 제2 유형 도핑 영역(104))로 가우징되고, 더미 채널 홀(144) 및 채널 홀(146)의 바닥은 기판(100)의 상부 표면(100a)보다 낮다. 이 실시예에서, 일부 더미 채널 홀(144)은 2 개의 인접한 콘택트 홀(예를 들어, 콘택트 홀(1201", 1202', 1203)) 사이에 배치된다. 일부 실시예에서, 희생-충전 층(130)의 일부 더미 홀(144)이 형성될 때 제1 하드 마스크(114) 위에 희생-충전 층(130)의 일부는 남아 있다. 일부 실시예에서, 더미 홀(144)이 형성될 때 제1 하드 마스크(114) 위의 희생-충전 층(130)의 일부는 제거된다.
도 9를 참조하면, 단계 510에서, 유전체 재료(148)가 더미 채널 홀(144)에 채워져 더미 채널 홀(144)에 지지체(150)를 형성한다. 유전체 재료(148)는 희생-충전 층(130) 및 희생 층(110)과는 다른 재료를 포함한다. 본 실시예에서 유전체 물질(150)은 산화물 재료일 수 있으나 이에 제한되지 않는다. 채널 홀(146)은 복합 층으로 채워져 NAND 스트링과 같은 메모리 스트링(152)을 형성한다. 각각의 메모리 스트링(152)은 원통 형상(예를 들어, 기둥 형상)을 가질 수 있다. 일부 실시예에서, 하나의 메모리 스트링(152)의 복합 층은 채널 층, 터널링 층, 저장 층("전하 트랩 층"이라고도 한다) 및 중앙에서 외부 표면을 향해 방사상으로 배열된 차단 층을 이 순서대로 포함할 수 있다. 채널 층은 비정질 실리콘, 폴리실리콘 또는 단결정 실리콘과 같은 실리콘을 포함할 수 있다. 터널링 층은 실리콘 산화물, 실리콘 산 질화물 또는 이들의 조합을 포함할 수 있다. 저장 층은 실리콘 질화물, 실리콘 산 질화물 또는 이들의 조합을 포함할 수 있다. 차단 층은 실리콘 질화물, 실리콘 산 질화물 고 유전율(high-k) 유전체, 또는 이들의 임의의 조합을 포함할 수 있다. 일부 실시예에서, 중앙 유전체 층은 채널 층에 의해 둘러싸인 채널 홀(146)의 중앙에 추가로 형성된다. 중앙 유전체 층은 산화물 재료 또는 임의의 적절한 층을 포함할 수 있다. 따라서, 일부 실시예에서, 메모리 스트링(152)은 채널 홀(146)의 외측으로부터 중심까지 산화물-질화물-산화물-폴리실리콘-산화물(oxide-nitride-oxide-polysilicon-oxide, ONOPO)의 복합 층 구조를 가질 수 있다. 일부 실시예에서, 메모리 스트링(152)을 형성하기 전에 메모리 스트링(152)의 소스 라인 선택기(source line selector, SLS)로 기능하도록 에피택셜 층이 각각의 채널 홀(146)의 바닥에 형성될 수 있다. 여기서 사용되는 소스 라인 선택기는 "낮은 선택기(lower selector)" 또는 "하부 선택기(bottom selector)"라고도 할 수 있다. 메모리 스트링(152)을 형성한 후, 제1 하드 마스크(114) 위의 희생-충전 층(130)의 일부를 제거하기 위해 CMP 프로세스가 수행될 수 있으며, 여기서 제1 하드 마스크(114)는 연마 정지 층으로서 취해질 수 있다.
도 10에 도시된 바와 같이, 메모리 스트링 구조의 상부 부분은 제거되어 각 채널 홀(146)의 상부 측에 리세스를 형성할 수 있다. 예를 들어, 메모리 스트링 구조의 상부 부분의 제거는 습식 에칭 공정에 의해 수행될 수 있지만, 이에 제한되지 않습니다. 그런 다음, 채널 플러그(154)를 형성하기 위해, 전도성 재료가 리세스 내에 형성될 수 있다. 전도성 재료는 도핑되거나 도핑되지 않은 폴리실리콘 또는 임의의 적절한 재료를 포함할 수 있다. 그런 다음, 제1 하드 마스크(114)가 제거된다. 예를 들어, 제1 하드 마스크(114)를 제거하기 위해 습식 에칭 공정 또는 CMP 공정이 수행될 수 있다.
도 11을 참조하면, 게이트 라인 슬릿(gate line slit, GLS)(160)은 코어 어레이 영역(R2)에서 교대 유전체 스택(106)의 일부를 에칭함으로써 형성될 수 있다. 그런 다음, GLS 구조체(158)가 GLS(160)에 형성될 수 있다. 일부 실시예에서, 유전체 층(예를 들어, 실리콘 산화물, 실리콘 질화물 또는 이들의 임의의 조합)이 GLS(160)에 형성될 수 있고, 그런 다음 어레이 공통 소스(ACS)를 전기적으로 제어하기 위한 GLS 구조체(158)를 형성하기 위해 텅스텐(W), 코발트(Co), 폴리실리콘 또는 이들의 임의의 조합과 같은 전도성 및/또는 반전도체 재료로 GLS(160)가 채워질 수 있다.
그런 다음, 방법(500)의 단계 512는 3D 메모리의 복수의 게이트 라인 및 콘택트를 형성하기 위해 희생 층(110) 및 희생-충전 층(130)을 전도 층(168, 164)(도 12에 도시됨)으로 대체하기 위해 수행된다. 구체적으로, 도 11에 도시된 바와 같이, 희생 층(110) 및 희생-충전 층(130)을 전도 층(168, 164)으로 대체하는 방법은 먼저 희생 층(110)과 희생-충전 층(130)을 제거하여 인접한 유전체 층(110)과 콘택트 홀(1201", 1202', 1203) 내의 지지체(150) 사이에 복수의 갭(156)을 형성하는 단계를 포함한다. 갭(156)은 상부 유전체 층(108)에 복수의 상부 개구를 가진다. 희생 층(110) 및 희생-충전 층(130)의 제거는 유전체 층(108)에 대해 선택적인 희생 층(110) 및 희생-충전 층(130)의 습식/건식 에칭에 의해 수행된다. 그런 다음, 도 12를 참조하면, 전도성 재료가 인접한 유전체 층(110)과 갭(156)의 상부 개구를 통해 하향하는 지지체(150) 사이의 갭(156)에 채워질 수 있으므로, 복수의 전도 층(168, 164)이 형성된다. 전도 층(168, 164)은 W, Co, Cu, Al, 도핑된 실리콘, 폴리실리콘, 실리사이드 또는 이들의 임의의 조합을 포함하는 전도성 재료를 포함할 수 있으나 이에 제한되지 않는다. 전도 층(168, 164)은 CVD, ALD, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합과 같은 박막 증착 공정에 의해 채워질 수 있다. 전도 층(168, 164)을 채운 후, 기판(100)의 표면(100a)을 따라 측 방향으로 연장하는 복수의 워드 라인(예를 들어, 워드 라인 W1, W2, W3)이 인접한 유전체 층(108) 사이의 가스(156)에 형성된다. 각각의 워드 라인(W1, W2, W3)은 기판(100)의 표면(100a)에 수직인 수직 방향으로 2 개의 인접한 유전체 층(108) 사이에 끼워진다. 따라서, 각각의 전도 층(168) 및 인접한 유전체 층(108)은 전도체/유전체 쌍(170)을 형성하고, 기판(100) 상에 수직으로 적층된 전도체/유전체 쌍(170)은 교대 전도체/유전체 스택(alternating conductor/dielectric stack)(172)을 형성한다. 또한, 콘택트 홀(1201", 1202', 1203)에 각각 채워진 전도 층(164)은 다양한 높이를 가지는 복수의 콘택트(CT3, CT2, CT1)를 형성하고, 이 복수의 콘택트는 콘택트 홀(1201", 1202', 1203)의 깊이에 대응한다. 따라서, 3D 메모리 장치(200)의 워드 라인 W1, W2, W3 및 콘택트 CT1, CT2, CT3은 동시에 형성된다. 콘택트(CT1, CT2, CT3)는 워드 라인(W1, W2, W3)을 코어 어레이 영역(R2)으로부터 바깥쪽으로 전기적으로 연결하는 데 사용될 수 있다. 콘택트(CT3, CT2, CT1)의 높이는 콘택트 영역(R1)의 제1 경계(R11)로부터 제2 경계(R12)로 점차 증가한다. 그 결과, 콘택트(CT3, CT2, CT1)에 의해 연결된 워드 라인(W1, W2, W3)의 개수는 콘택트 영역(R1)의 제1 경계(R11)로부터 제2 경계(R12)로 점차 증가한다. 상세히 설명하면, 콘택트(CT1)는 하나의 단일 워드 라인, 제1 상부 워드 라인 W1에 연결되고; 콘택트(CT2)는 제1 및 제2 상부 워드 라인(W1, W2)에 연결되고; 콘택트(CT3)는 3 개의 워드 라인 W1, W2, W3에 연결된다. 이 실시예에서, 콘택트(NCTn)에 의해 연결된 워드 라인의 수는 다음 방정식으로 표현될 수 있다:
이 설계에서, 워드 라인은 콘택트에 의해 외부로 전기적으로 연결될 수 있고, 개시된 구조체는 워드 라인 저항/연결의 빠른 판독 기능을 제공할 수 있다.
또한, 전도 층(168, 164)을 형성하기 전에 갭(156)의 표면에 고 유전율 층, 접착층 및/또는 배리어 층을 형성할 수 있다. 도 12에서, 하이-k(high-k) 층(162)이 예시를 위해 도시된다. 고 유전율 층(162)(또는 접착제 층/장벽 층)은 전도 층(168, 164)과 유전체 층(108) 및 지지체(150) 사이에 위치되고, ALD 공정, 열 성장 공정 또는 임의의 적절한 공정에 의해 형성될 수 있다. high-k 층은 예를 들어 Al2O3, HfO2, 또는 Ta2O5를 포함할 수 있고, 접착층 또는 배리어 층은 예를 들어 Ti/TiN/TaN을 포함할 수 있으나 이에 제한되지 않는다. 일부 실시예에서, GLS 구조체(158)는 전도 층(168, 164)을 형성하기 전에 형성될 수 있다. 일부 실시예에서, GLS 구조체(158)는 희생 층(110) 및 희생-충전 층(130)을 전도 층(168, 164)으로 대체한 후에 형성될 수 있고, 이는 GLS 구조체(158)가 워드 라인(W1, W2, W3) 및 콘택트(CT1, CT2, CT3)의 형성 후에 형성될 수 있음을 의미한다. 전도 층(18, 164)(워드 라인 및 콘택트)을 형성한 후 GLS 구조체(158)가 형성되는 실시예에서, 형성 공정은: 연속적으로 GLS(160)를 형성하고, 희생-충전 층(130) 및 희생 층(110)을 제거하여 갭(156)을 형성하고, 갭(156)에 고 유전율/접착제/배리어 재료 및 전도성 재료를 충전하여 워드 라인 및 콘택트를 형성하고, GLS(160)에 스페이서(예를 들어, 산화물)를 증착하고, 전도성 재료(예를 들어, 폴리실리콘 또는 W)를 GLS(160)에 채워서 GLS 구조체(158)의 ACS를 형성하는 것을 포함한다. 이 경우, 고 유전율/접착제/장벽 재료 및 전도성 재료는 워드 라인 및 콘택트를 형성하기 위해 측면으로 GLS(160)를 통해 갭(156)에 채워질 수 있다.
일부 실시예에서, 도 12에 도시된 바와 같이, 3D 메모리 장치(예를 들어, 3D 메모리 장치(200))의 구조가 개시된다. 3D 메모리 장치는 콘택트 영역과 코어 어레이 영역을 가지는 기판(예를 들어, 기판(100)), 기판(100) 상에 배치된 교대 전도체/유전체 스택(예를 들어, 교대 전도체/유전체 스택(170)), 코어 어레이 영역에서 교대 전도체/유전체 스택을 관통하는 복수의 메모리 스트링(예를 들어, 예를 들어, 메모리 스트링(152), 및 교대 전도체/유전체 스택 및 콘택트 영역에서 수직으로 연장되는 다양한 높이를 가지는 복수의 콘택트(예를 들어, 콘택트 CT1, CT2, CT3)을 포함한다. 교대 전도체/유전체 스택(170)은 코어 어레이 영역으로부터 콘택트 영역으로 측 방향으로 연장하는 복수의 워드 라인(예를 들어, 워드 라인 W1, W2, W3)을 포함한다. 콘택트 중 하나에 전기적으로 연결된 워드 라인의 수는 콘택트 중 다른 하나에 전기적으로 연결된 워드 라인의 수와 다르다. 다양한 높이를 가지는 콘택트는 교대 전도체/유전체 스택 및 콘택트 영역에서 수직으로 연장하여 복수의 워드 라인 중 하나 이상을 통과한다. 각각의 콘택트는 콘택트에 의해 통과되는 복수의 워드 라인 중 하나 이상에 전기적으로 연결된다.
일부 실시예에서, 복수의 워드 라인은 콘택트 영역에서 명목상 동일한 길이를 가진다. 워드 라인의 길이는 코어 어레이 영역 근처의 콘택트 영역의 제1 경계로부터 코어 어레이 영역으로부터 먼 콘택트 영역의 제2 경계까지의 측면 방향을 따른 워드 라인의 치수를 의미할 수 있다.
일부 실시예에서, 콘택트에 전기적으로 연결된 워드 라인의 수는 코어 어레이 영역 근처의 콘택트 영역의 제1 경계로부터 코어 어레이 영역으로부터 먼 콘택트 영역의 제2 경계를 향해 점차적으로 증가한다.
일부 실시예에서, 콘택트 홀의 높이는 코어 어레이 영역 근처의 콘택트 영역의 제1 경계로부터 코어 어레이 영역으로부터 더 멀리 떨어진 콘택트 영역의 제2 경계를 향해 점차적으로 증가한다.
일부 실시예에서, 콘택트 및 워드 라인은 동일한 전도성 재료로 구성된다.
본 발명에 따르면, 다양한 수의 워드 라인을 전기적으로 연결하기 위해 다양한 깊이의 콘택트 홀이 콘택트 영역에 형성될 수 있다. 따라서, 워드 라인을 외부로 전기적으로 연결하기 위해 교대 전도체/유전체 스택에서 기존의 계단 구조를 제작할 필요가 없다. 그 결과 기존의 계단 구조의 복잡한 형성 공정을 보다 단순한 공정으로 대체 할 수 있어 비용 절감과 높은 생산량의 이점을 가져올 수 있으며, 기존의 계단 구조의 형성 공정에서 CD를 구성하고 콘택트 홀과 계단과의 정렬(alignment)에 대한 문제를 해결할 수 있다. 또 다른 측면에서, 종래의 계단 형성에서 발생하는 언더 에칭, 오버 에칭 및/또는 오정렬(misalignment)의 결함을 피할 수 있다. 본 발명의 콘택트 홀의 형성은 자기 정렬 효과를 제공할 수 있고, 따라서 더 작은 콘택트 피치가 설계될 수 있고 전체 콘택트 영역이 감소될 수 있다. 또한 워드 라인과 콘택트를 동시에 형성하여 공정 비용을 절감할 수 있다.
특정 실시예에 대한 전술한 설명은 다른 사람들이 당 업계의 지식을 적용함으로써, 과도한 실험 없이, 본 개시 내용의 일반적인 개념을 벗어남이 없이, 특정 실시예와 같은 다양한 애플리케이션을 용이하게 수정 및/또는 적응시킬 수 있는 본 개시의 일반적인 특성을 완전히 드러낼 것이다. 따라서, 이러한 적응 및 수정은 본 명세서에 제시된 교시 및 안내에 기초하여 개시된 실시예의 등가물의 의미 및 범위 내에 있도록 의도된다. 본 명세서의 어법 또는 용어는 설명을 위한 것이지 제한을 위한 것이 아니므로, 본 명세서의 용어 또는 어법은 교시 및 지침의 관점에서 당업자에 의해 해석되어야 함을 이해해야 한다.
본 개시의 실시예들은 지정된 기능 및 그 관계의 구현을 예시하는 기능적 빌딩 블록의 도움으로 위에서 설명되었다. 이러한 기능적 빌딩 블록의 경계는 설명의 편의를 위해 여기에서 임의로 정의되었다. 지정된 기능과 그 관계가 적절하게 수행되는 한 대체 경계를 정의할 수 있다.
요약 및 요약 섹션은 발명자(들)에 의해 고려된 바와 같이 본 개시의 모든 예시적인 실시예가 아닌 하나 이상을 제시할 수 있으며, 따라서 본 개시 및 첨부된 청구 범위를 어떤 식으로든 제한하려는 의도는 아니다 .
당업자는 본 발명의 교시를 유지하면서 장치 및 방법의 수많은 수정 및 변경이 이루어질 수 있음을 쉽게 알 수 있을 것이다. 따라서, 상기 개시는 첨부된 청구 범위의 범위 및 범위에 의해서만 제한되는 것으로 해석되어야 한다.

Claims (26)

  1. 3D 메모리 장치 형성 방법으로서,
    기판 상의 콘택트 영역 및 코어 어레이 영역에 교대 유전체 스택(alternating dielectric stack)을 형성하는 단계 - 상기 교대 유전체 스택은 상기 기판의 표면에 수직인 수직 방향으로 교대로 적층된 복수의 유전체 층 및 복수의 희생 층을 포함함 - ;
    상기 교대 유전체 스택에 수직으로 연장하는 다양한 깊이를 가지는 복수의 콘택트 홀을 형성하는 단계 - 상기 복수의 콘택트 홀의 깊이는 상기 콘택트 영역의 제1 경계로부터 상기 콘택트 영역의 제2 경계를 향해 점차적으로 증가함;
    상기 콘택트 홀을 채우는 희생-충전 층(sacrificial-filling layer)을 형성하는 단계;
    상기 콘택트 영역에서 상기 교대 유전체 스택을 관통하는 복수의 더미 채널 홀을 형성하고, 상기 기판의 코어 어레이 영역에 상기 교대 유전체 스택을 관통하는 상기 복수의 채널 홀을 형성하는 단계 - 상기 복수의 채널 홀과 상기 복수의 더미 채널 홀은 동일한 마스크에 의해 형성됨 -;
    지지체를 형성하기 위해 상기 더미 채널 홀을 유전체 재료로 채우는 단계; 및
    복수의 게이트 라인과 복수의 콘택트를 형성하기 위해 상기 희생 층 및 상기 희생-충전 층을 전도 층으로 대체하는 단계
    를 포함하는 3D 메모리 장치 형성 방법.
  2. 제1항에 있어서,
    상기 다양한 깊이를 가지는 복수의 콘택트 홀을 형성하는 단계는:
    상기 교대 유전체 스택 상에서 상기 콘택트 영역의 상기 제1 경계로부터 상기 콘택트 영역의 상기 제2 경계를 향해 배열된 복수의 개구를 가지는 하드 마스크(hard mask)를 형성하는 단계;
    상기 하드 마스크 상에 포토레지스트 층을 형성하는 단계;
    상기 하드 마스크의 일부와 상기 하드 마스크의 개구 중 하나를 노출시키기 위해 상기 포토레지스트 층을 패터닝하는 단계;
    상기 포토레지스트 층 및 상기 하드 마스크의 노출된 부분을 에칭 마스크로서 취함으로써 상기 교대 유전체 스택에 대해 선택적 에칭 프로세스를 수행하는 단계; 및
    상기 포토레지스트 층을 트리밍(trimming)하고 상기 하드 마스크의 개구를 통해 상기 복수의 유전체 층 및 희생 층을 에칭함으로써 복수의 트림-에칭 사이클(trim-etch cycle)을 수행하는 단계
    를 포함하는, 3D 메모리 장치 형성 방법.
  3. 제2항에 있어서,
    상기 복수의 트림-에칭 사이클을 수행하는 단계는:
    상기 하드 마스크의 노출된 부분을 넓히고 상기 하드 마스크의 추가 개구를 노출시키기 위해 상기 포토레지스트 층을 트리밍하는 단계;
    상기 트리밍된 포토레지스트 층 및 상기 하드 마스크의 노출된 부분을 에칭 마스크로서 취함으로써 상기 교대 유전체 스택에 대해 교대로 높은 선택적 에칭 프로세스(alternating high selectively etching process)를 수행하는 단계; 및
    상기 복수의 희생 층의 하부 희생 층이 노출될 때까지 상기 포토레지스트 층을 트리밍하는 단계와 상기 교대 유전체 스택에 대해 교대로 높은 선택적 에칭 프로세스를 수행하는 단계로 이루어진 상기 복수의 트림-에칭 사이클을 반복하는 단계
    를 포함하는, 3D 메모리 장치 형성 방법.
  4. 제2항에 있어서,
    상기 교대 유전체 스택은 상기 유전체 층의 N+1 개의 층과 상기 희생 층의 N 개의 층을 포함하고, 상기 하드 마스크는 N 개의 개구를 가지는, 3D 메모리 장치 형성 방법.
  5. 제1항에 있어서,
    상기 다양한 깊이를 가지는 복수의 콘택트 홀이 관통하는 상기 복수의 유전체 층의 수는 상기 콘택트 영역의 제1 경계로부터 상기 콘택트 영역의 제2 경계를 향해 점차적으로 증가하는, 3D 메모리 장치 형성 방법.
  6. 제1항에 있어서,
    상기 복수의 콘택트 홀을 형성할 때, 상기 복수의 유전체 층과 상기 복수의 희생 층은 상기 콘택트 영역의 제1 경계로부터 상기 콘택트 영역의 제2 경계를 향하는 측면 방향을 따라 동일한 길이를 가지는, 3D 메모리 장치 형성 방법.
  7. 제1항에 있어서,
    상기 희생 층 및 상기 희생-충전 층을 전도 층으로 대체하는 단계는:
    상기 복수의 유전체 층과 상기 지지체 사이에 복수의 갭을 형성하기 위해 상기 희생 층 및 상기 희생-충전 층을 제거하는 단계 - 상기 복수의 갭은 복수의 상부 개구를 가짐 - ; 및
    상기 복수의 상부 개구를 통해 하향으로 상기 복수의 갭에 전도성 재료를 채우는 단계
    를 포함하는, 3D 메모리 장치 형성 방법.
  8. 제7항에 있어서,
    상기 복수의 갭에 상기 전도성 재료를 채우기 전에 상기 복수의 갭의 표면 상에 고 유전율 층(high-K layer), 접착제 층(glue layer) 또는 장벽 층(barrier layer)을 형성하는 단계
    를 더 포함하는 3D 메모리 장치 형성 방법.
  9. 제1항에 있어서,
    상기 희생 층 및 상기 희생-충전 층을 전도 층으로 대체하는 단계는:
    상기 코어 어레이 영역에 게이트 라인 슬릿을 형성하는 단계 - 상기 게이트 라인 슬릿은 상기 교대 유전체 스택을 통해 상기 기판까지 수직으로 연장함 - ;
    상기 복수의 유전체 층과 상기 지지체 사이에 복수의 갭을 형성하기 위해 상기 희생 층 및 상기 희생-충전 층을 제거하는 단계; 및
    상기 게이트 라인 슬릿을 통해 측 방향으로(laterally) 상기 복수의 갭에 전도성 재료를 채우는 단계
    를 포함하는, 3D 메모리 장치 형성 방법.
  10. 제1항에 있어서,
    상기 복수의 더미 채널 홀 중 하나는 서로 인접한 상기 복수의 콘택트 홀 중 2 개 사이에 배치되는, 3D 메모리 장치 형성 방법.
  11. 제1항에 있어서,
    상기 기판은 제1 유형 딥 웰(deep well) 및 상기 제1 유형 딥 웰 상의 제2 유형 웰을 포함하는, 3D 메모리 장치 형성 방법.
  12. 3D 메모리 장치로서,
    콘택트 영역 및 코어 어레이 영역을 가지는 기판;
    상기 기판 상에 배치되고, 상기 코어 어레이 영역으로부터 상기 콘택트 영역까지 측 방향으로 연장하는 복수의 워드 라인을 포함하는 교대 전도체/유전체 스택;
    상기 코어 어레이 영역에서 상기 교대 전도체/유전체 스택을 관통하는 복수의 메모리 스트링;
    상기 교대 전도체/유전체 스택에서 그리고 상기 콘택트 영역에서 수직으로 연장하는 다양한 높이를 가지는 복수의 콘택트
    를 포함하며,
    상기 복수의 콘택트 중 하나에 전기적으로 연결된 복수의 워드 라인의 수는 상기 복수의 콘택트 중 다른 하나에 전기적으로 연결된 복수의 워드 라인의 수와 상이한, 3D 메모리 장치.
  13. 제12항에 있어서,
    상기 복수의 워드 라인은 상기 콘택트 영역에서 동일한 길이를 가지는, 3D 메모리 장치.
  14. 제12항에 있어서,
    상기 복수의 콘택트에 전기적으로 연결된 상기 복수의 워드 라인의 수는 상기 코어 어레이 영역 근처의 상기 콘택트 영역의 제1 경계로부터 상기 코어 어레이 영역으로부터 먼 상기 콘택트 영역의 제2 경계를 향해 점차적으로 증가하는, 3D 메모리 장치.
  15. 제12항에 있어서,
    상기 복수의 콘택트 홀의 높이는 상기 코어 어레이 영역 근처의 상기 콘택트 영역의 제1 경계로부터 상기 코어 어레이 영역으로부터 먼 상기 콘택트 영역의 제2 경계를 향해 점차적으로 증가하는, 3D 메모리 장치.
  16. 3D 메모리 장치로서,
    콘택트 영역 및 코어 어레이 영역을 가지는 기판;
    상기 기판 상에 배치되고, 상기 코어 어레이 영역으로부터 상기 콘택트 영역까지 측 방향으로 연장하는 복수의 워드 라인을 포함하는 교대 전도체/유전체 스택;
    상기 코어 어레이 영역에서 상기 교대 전도체/유전체 스택을 관통하는 복수의 메모리 스트링;
    상기 복수의 워드 라인 중 하나 이상을 통과하기 위해 상기 교대 전도체/유전체 스택에서 그리고 상기 콘택트 영역에서 수직으로 연장하는 다양한 높이를 가지는 복수의 콘택트
    를 포함하며,
    상기 복수의 콘택트 각각은 상기 콘택트에 의해 통과되는 상기 복수의 워드 라인 중 하나 이상에 전기적으로 연결된, 3D 메모리 장치.
  17. 제16항에 있어서,
    상기 복수의 워드 라인은 상기 콘택트 영역에서 동일한 길이를 가지는, 3D 메모리 장치.
  18. 제16항에 있어서,
    상기 복수의 콘택트에 전기적으로 연결된 상기 복수의 워드 라인의 수는 상기 코어 어레이 영역 근처의 콘택트 영역의 제1 경계로부터 상기 코어 어레이 영역으로부터 먼 콘택트 영역의 제2 경계를 향해 점차적으로 증가하는, 3D 메모리 장치.
  19. 제16항에 있어서,
    상기 복수의 콘택트 홀의 높이는 상기 코어 어레이 영역 근처의 콘택트 영역의 제1 경계로부터 상기 코어 어레이 영역으로부터 먼 콘택트 영역의 제2 경계를 향해 점차적으로 증가하는, 3D 메모리 장치.
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110112134B (zh) * 2019-06-17 2020-05-19 长江存储科技有限责任公司 3d nand存储器及其形成方法
KR20210012772A (ko) * 2019-07-26 2021-02-03 에스케이하이닉스 주식회사 수직형 반도체 장치 및 그 제조 방법
US11075219B2 (en) 2019-08-20 2021-07-27 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11195848B2 (en) 2019-08-25 2021-12-07 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11244955B2 (en) 2019-08-25 2022-02-08 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11563022B2 (en) 2019-08-25 2023-01-24 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11205654B2 (en) 2019-08-25 2021-12-21 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
CN110741475A (zh) * 2019-08-29 2020-01-31 长江存储科技有限责任公司 三维存储器及其制造方法
CN110770904B (zh) 2019-08-30 2021-08-13 长江存储科技有限责任公司 具有由粘合层连接的源极触点的三维存储器件及其形成方法
US11195850B2 (en) 2019-10-18 2021-12-07 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11101210B2 (en) 2019-10-25 2021-08-24 Micron Technology, Inc. Methods for manufacturing a memory array having strings of memory cells comprising forming bridge material between memory blocks
US11094627B2 (en) * 2019-10-25 2021-08-17 Micron Technology, Inc. Methods used in forming a memory array comprising strings of memory cells
US11094595B2 (en) 2019-12-27 2021-08-17 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
CN113078049A (zh) * 2020-01-06 2021-07-06 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11444093B2 (en) 2020-01-10 2022-09-13 Micron Technology, Inc. Memory arrays and methods of forming memory arrays
CN111276483B (zh) * 2020-01-13 2021-12-28 长江存储科技有限责任公司 三维存储器及其制造方法
JP2021132187A (ja) * 2020-02-21 2021-09-09 キオクシア株式会社 半導体記憶装置の製造方法
US11121153B1 (en) * 2020-02-25 2021-09-14 Sandisk Technologies Llc Three-dimensional memory devices containing structures for controlling gate-induced drain leakage current and method of making the same
US11127759B2 (en) 2020-02-25 2021-09-21 Sandisk Technologies Llc Three-dimensional memory devices containing structures for controlling gate-induced drain leakage current and method of making the same
CN113571467A (zh) * 2020-03-13 2021-10-29 长江存储科技有限责任公司 用于三维存储器的接触结构
WO2021179273A1 (en) * 2020-03-13 2021-09-16 Yangtze Memory Technologies Co., Ltd. Contact structures for three-dimensional memory
US11963349B2 (en) 2020-05-27 2024-04-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with backside source contacts
CN112585754A (zh) * 2020-05-27 2021-03-30 长江存储科技有限责任公司 用于形成三维存储器件的方法
CN112071851B (zh) * 2020-08-10 2023-09-05 长江存储科技有限责任公司 堆叠结构及其制造方法、3d nand存储器及其制造方法
CN112310105B (zh) * 2020-10-30 2022-05-13 长江存储科技有限责任公司 半导体器件的制作方法及半导体器件
CN112614809B (zh) * 2020-12-17 2024-04-19 长江先进存储产业创新中心有限责任公司 相变存储器的制造方法及相变存储器
CN112951840B (zh) * 2021-02-23 2023-04-18 长江存储科技有限责任公司 一种三维存储器及其制备方法
CN113725222B (zh) * 2021-08-30 2023-07-25 长江存储科技有限责任公司 半导体结构的制作方法以及半导体结构
WO2023163701A1 (en) * 2022-02-24 2023-08-31 Applied Materials, Inc. Memory device with staircase free structure and methods for forming the same
US11830907B2 (en) * 2022-04-08 2023-11-28 Nanya Technology Corporation Semiconductor structure and method of forming the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160322374A1 (en) * 2014-08-26 2016-11-03 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure
US20180108671A1 (en) * 2016-10-18 2018-04-19 Sandisk Technologies Llc Three-dimensional memory device with leakage reducing support pillar structures and method of making thereof

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120003351A (ko) * 2010-07-02 2012-01-10 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 동작방법
TWI447851B (zh) * 2011-01-19 2014-08-01 Macronix Int Co Ltd 多層連線結構及製造方法
KR101818975B1 (ko) * 2011-10-14 2018-03-02 삼성전자주식회사 수직형 반도체 소자의 제조 방법
US8828884B2 (en) * 2012-05-23 2014-09-09 Sandisk Technologies Inc. Multi-level contact to a 3D memory array and method of making
KR102037840B1 (ko) * 2013-04-11 2019-10-29 삼성전자주식회사 반도체 장치의 연결구조 및 제조 방법
CN103594475B (zh) * 2013-11-18 2016-08-24 唐棕 半导体器件及其制造方法
US9401309B2 (en) * 2014-08-26 2016-07-26 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure
CN104319276B (zh) * 2014-09-16 2017-05-10 华中科技大学 一种非易失性三维半导体存储器的栅电极及其制备方法
KR102270099B1 (ko) * 2014-12-08 2021-06-29 삼성전자주식회사 더미 패턴을 갖는 반도체 소자 및 그 제조방법
KR20160124294A (ko) * 2015-04-16 2016-10-27 삼성전자주식회사 주변 영역 상에 적층된 셀 영역을 갖는 반도체 소자 및 그의 제조방법
KR102415401B1 (ko) * 2015-05-21 2022-07-01 삼성전자주식회사 3차원 반도체 메모리 장치 및 그것의 동작 방법
US9818753B2 (en) * 2015-10-20 2017-11-14 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
KR102613511B1 (ko) * 2016-06-09 2023-12-13 삼성전자주식회사 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법
CN108565266B (zh) * 2018-06-04 2023-10-27 长江存储科技有限责任公司 形成三维存储器的方法以及三维存储器

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160322374A1 (en) * 2014-08-26 2016-11-03 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure
US20180108671A1 (en) * 2016-10-18 2018-04-19 Sandisk Technologies Llc Three-dimensional memory device with leakage reducing support pillar structures and method of making thereof

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