CN112700801A - 用于集成电路存储器装置中的电压驱动器协调的两阶段信令 - Google Patents

用于集成电路存储器装置中的电压驱动器协调的两阶段信令 Download PDF

Info

Publication number
CN112700801A
CN112700801A CN202011129191.3A CN202011129191A CN112700801A CN 112700801 A CN112700801 A CN 112700801A CN 202011129191 A CN202011129191 A CN 202011129191A CN 112700801 A CN112700801 A CN 112700801A
Authority
CN
China
Prior art keywords
patch
patches
voltage
circuit
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011129191.3A
Other languages
English (en)
Inventor
N·J·希罗奇卡
崔铭栋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN112700801A publication Critical patent/CN112700801A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/009—Write using potential difference applied between cell electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0092—Write characterized by the shape, e.g. form, length, amplitude of the write pulse
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5004—Voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G11C5/144—Detection of predetermined disconnection or reduction of power supply, e.g. power down or power standby

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

本申请案涉及用于集成电路存储器装置中的电压驱动器协调的两阶段信令。本发明揭示一种集成电路存储器装置，其具有：存储器单元；电路贴片，其配置在集成电路裸片上；多个相邻贴片，其经配置在所述集成电路裸片上；从所述电路贴片分别到所述相邻贴片的第一连接件；多个周围贴片，其经配置在所述集成电路裸片上；及从所述相邻贴片到所述周围贴片的第二连接件。在判定是否对未选择的存储器单元施加将由所述相邻贴片及所述周围贴片驱动的补偿电压以至少部分补偿由所述电路贴片施加在一或多个选定存储器单元上的电压增加时，所述电路贴片通过所述第一连接件与所述相邻贴片通信，且通过所述第一连接件、所述相邻贴片及所述第二连接件与所述周围贴片通信。

Description

用于集成电路存储器装置中的电压驱动器协调的两阶段信令
技术领域
本文揭示的至少一些实施例一般来说涉及集成电路存储器装置的电压驱动器操作，且更具体来说但不限于支持电压驱动器间的协调的信令。
背景技术
存储器集成电路可具有形成在半导材料的集成电路裸片上的一或多个存储器单元阵列。存储器单元是可个别使用或操作以存储数据的存储器的最小单元。一般来说，存储器单元可存储一或多个数据位。
针对存储器集成电路已经开发不同类型的存储器单元，例如随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)、相变存储器(PCM)、磁随机存取存储器(MRAM)、或非(NOR)快闪存储器、电可擦除可编程只读存储器(EEPROM)、快闪存储器等。
一些集成电路存储器单元是易失性的，且需要电力来维持存储在单元中的数据。易失性存储器的实例包含动态随机存取存储器(DRAM)及静态随机存取存储器(SRAM)。
一些集成电路存储器单元是非易失性的，且可甚至在未供电时留存所存储的数据。非易失性存储器的实例包含快闪存储器、只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)及电可擦除可编程只读存储器(EEPROM)存储器等。快闪存储器包含与非(NAND)类型快闪存储器或或非(NOR)类型快闪存储器。NAND存储器单元基于NAND逻辑门；且NOR存储器单元基于NOR逻辑门。
交叉点存储器(例如，3D XPoint存储器)使用非易失性存储器单元阵列。交叉点存储器中的存储器单元是无晶体管的。此类存储器单元的每一者可具有相变存储器装置及选择装置，其一起堆叠为集成电路中的列。此类列的存储器单元在集成电路中经由在彼此垂直的方向上延伸的两层导线连接。两个层的一者在存储器单元上方；且另一层在存储器元件列下方。因此，可在两个层的每一者上的一个导线的交叉点处个别选择每一存储器单元。交叉点存储器装置是快速且非易失性的，且可用作统一的存储器集区进行处理及存储。
非易失性集成电路存储器单元可经编程以通过在编程/写入操作期间施加一个电压或电压模式到存储器单元而存储数据。编程/写入操作将存储器单元设定在对应于正在编程/存储到存储器单元中的数据的状态中。存储在存储器单元中的数据可在读取操作中通过检查存储器单元的状态来检索。读取操作通过施加电压确定存储器单元的状态，且确定存储器单元是否在对应于预定义状态的电压下变为导电的。
发明内容
一方面，本发明涉及一种集成电路存储器装置，其包括：存储器单元；电路贴片，其经配置在集成电路裸片上；多个相邻贴片，其经配置在所述集成电路裸片上；从所述电路贴片分别到所述相邻贴片的第一连接件，其中所述电路贴片经配置以通过所述第一连接件与所述相邻贴片通信，以确定在由所述电路贴片中的电压驱动器驱动的一或多个选定存储器单元上的电压斜升期间是否通过所述相邻贴片中的电压驱动器对未选择的存储器单元施加补偿电压；多个周围贴片，其经配置在所述集成电路裸片上；及从所述相邻贴片到所述周围贴片的第二连接件，其中所述电路贴片经配置以通过所述第一连接件、所述相邻贴片及所述第二连接件与所述周围贴片通信，以确定在由所述电路贴片中的所述电压驱动器驱动的所述一或多个选定存储器单元上的所述电压斜升期间是否通过所述周围贴片中的电压驱动器对未选择的存储器单元施加所述补偿电压。
另一方面，本发明涉及一种方法，其包括：经由集成电路裸片上的第一连接件从电路贴片分别连接到相邻贴片；通过所述第一连接件在所述电路贴片与所述相邻贴片之间通信，以确定在由所述电路贴片中的电压驱动器驱动的一或多个选定存储器单元上的电压斜升期间是否通过所述相邻贴片中的电压驱动器对未选择的存储器单元施加补偿电压；经由所述集成电路裸片上的第二连接件从所述相邻贴片连接到配置在所述集成电路裸片上的周围贴片；及通过所述第一连接件、所述相邻贴片及所述第二连接件在所述电路贴片与所述周围贴片之间通信，以确定在由所述电路贴片中的所述电压驱动器驱动的所述一或多个选定存储器单元上的所述电压斜升期间是否通过所述周围贴片中的电压驱动器对未选择的存储器单元施加所述补偿电压。
另一方面，本发明涉及一种存储器装置，其包括：控制器；第一组并联字线导线，其安置在集成电路裸片的第一层中；第二组并联位线导线，其安置在所述集成电路裸片的第二层中；第一组电压驱动器，其分别连接到所述第一组并联导线；第二组电压驱动器，其分别连接到所述第二组并联导线；存储器单元阵列，其形成在所述第一层与所述第二层之间，其中每一相应存储器单元位于所述第一层中的字线导线与所述第二层中的位线导线的交叉点处；及电路贴片，其与所述字线导线及所述位线导线对准配置成网格阵列，其中电路贴片包含经配置以驱动所述字线导线上的电压的字线贴片及经配置以驱动位线导线上的电压的位线贴片，且其中所述字线贴片及位线贴片在所述网格阵列中沿列方向及行方向交错；其中电路贴片经配置以与相邻贴片通信，以确定在使由所述电路贴片中的电压驱动器驱动的一或多个选定存储器单元上的电压斜升期间是否通过所述相邻贴片中的电压驱动器对未选择的存储器单元施加补偿电压；及其中所述电路贴片经配置以通过所述相邻贴片与所述周围贴片通信，以确定在由所述电路贴片中的所述电压驱动器驱动的所述一或多个选定存储器单元上的所述电压斜升期间是否通过所述周围贴片中的电压驱动器对未选择的存储器单元施加所述补偿电压。
附图说明
在附图中通过实例而非限制来说明实施例，其中类似元件符号指示相似元件。
图1及2展示根据一项实施例的在写入操作期间施加电压以将选定存储器单元置于导电状态以用于编程。
图3展示根据一项实施例的集成电路存储器装置中的两阶段信令技术。
图4展示根据一项实施例的配置有两阶段信令方案的存储器装置。
图5展示根据一项实施例的具有位线驱动器及字线驱动器的存储器单元。
图6到9说明根据一项实施例的集成电路存储器装置中的电路贴片间的两阶段信令的实例。
图10展示根据一项实施例的集成电路存储器装置中的两阶段信令的方法。
具体实施方式
本文揭示的至少一些实施例提供用于集成电路存储器中的电压驱动器操作的两阶段信号路由技术。
在一些实施方案中，交叉点存储器可使用具有选择装置但不具有相变存储器装置的存储器单元。例如，存储器单元可为具有可变阈值能力的单个合金块。此单元的读/写操作可基于阈值化所述单元同时以亚阈值偏压抑制其它单元，其方式类似于针对具有一起堆叠为列的选择装置及相变存储器装置的存储单元的读/写操作。
具有选择装置但不具有相变存储器装置的此存储器单元可在交叉点存储器中编程以具有阈值电压窗口。阈值电压窗口可在存储器单元处于导电状态时通过将具有相反极性的编程脉冲施加到选择装置而产生。例如，选择装置可经偏压以在选择装置的两侧之间具有正电压差，或者在选择装置的相同两侧之间具有负电压差。当正电压差被视为具有正极性时，负电压差被视为具有与正极性相反的负极性。可在给定/固定极性的情况下执行读取。当编程时，存储器单元具有低于已经复位/编程为具有高阈值的单元的阈值，使得在读取操作期间，读取电压可使经编程单元变为导电，而复位单元保持不导电。
图1及2展示根据一项实施例的在写入操作期间施加电压以将选定存储器单元置于导电状态以用于编程。
图1及2说明连接到位线(例如，51、53、55)及字线(例如，41、43、45)的存储器单元(例如，11、13、15；21、23、25；31、33、35)阵列。位线(例如，53)驱动多个存储器单元(例如，21、23、25)；且字线(例如，43)驱动多个存储器单元(例如，13、23、33)。每一存储器单元(例如，23)经连接到一个位线(例如，53)及一个字线(例如，43)。施加在存储器单元(例如，23)上的电压差是连接到存储器单元(例如，23)的位线(例如，53)上的电压与字线(例如，43)上的电压之间的差。当施加在存储器单元(例如，23)上的电压差高于存储器单元(例如，23)的当前电压阈值时，存储器单元(例如，23)变为导电的；且当施加在存储器单元(例如，23)上的电压差低于存储器单元(例如，23)的当前电压阈值时，存储器单元(例如，23)保持不导电。
在写入操作期间，电压驱动器可用于在位线(例如，51、53、55)及字线(例如，41、43、45)上施加选择及取消选择电压，以将选定存储器单元(例如，23)置于导电状态。一旦选定存储器单元(例如，23)处于导电状态，就可将编程脉冲施加到存储器单元(例如，23)，以根据将由存储器单元(例如，23)存储的数据来调整其电压阈值。当连接到位线及字线的存储器单元(例如，13、21或35)未被选择用于写入操作时，对应存储器单元的位线与字线之间的电压差经配置为小于可配置为低于阵列中的存储器单元中的电压阈值的电压限制(例如，4V或4.5V)；且当存储器单元(例如，23)经选择用于写入操作时，位线(例如，53)与字线43之间的电压差斜升超过电压限制(例如，4V或4.5V)，且直到可将存储器单元(例如，23)置于导电状态中的电压差(例如，直到8.6V)。可使用在写入操作期间使电压斜升以将选定存储器单元置于导电状态中的两阶段技术来降低功耗。
图1展示在写入操作期间使电压斜升的第一阶段。在图1中，连接到选择用于读取的存储器单元23的位线53及字线43经驱动到第一电压(例如，分别为3.6V及-3.6V)。第一电压具有相反符号。第一电压的量值(例如，3.6V)可配置为小于用于写入选择的电压限制(例如，4V或4.5V)。同时，未连接到选定存储器单元(例如，23)的位线(例如，51及55)及字线(例如，41及45)可保持接地(例如，0V)。
在图1的实例中，经选择用于写入操作的存储器单元23的位线53及字线43分别驱动到3.6V及-3.6V。因此，选定存储器单元23在其位线53与字线43之间经受高达7.2V的电压差，所述电压差明显高于用于写入选择的电压限制(例如，4V或4.5V)。未连接到选定存储器单元23的位线53及字线43中的任一者的未选定存储器单元11、31、15及35经受电压差零；且连接到选定存储器单元23的位线53及字线43中的任何者的未选定存储器单元21、25、13及33经受高达3.6V的电压差，所述电压差低于用于写入选择的电压限制(例如，4V或4.5V)。
一般来说，集成电路存储器装置中的一些存储器单元具有低于可在使电压斜升的第一阶段中施加的最大电压差(例如，7.2V)的阈值电压；且其它存储器单元具有高于第一阶段的最大电压差(例如，7.2V)的阈值电压(例如，在7.2V与8.6V之间)。当对经选择用于写入操作的存储器单元驱动的电压达到其阈值电压时，选定存储器单元变为导电且准备好编程脉冲；且因此，不必进一步使选定存储器单元的电压斜升。
但是，当经选择用于写入操作的存储器单元(例如，23)具有高于可在使电压斜升的第一阶段中施加的最大电压差(例如，7.2)的阈值电压(例如，在7.2V与8.6V之间)时，施加在存储器单元(例如，23)上的电压差将以图2中说明的方式进一步增加，以将存储器单元(例如，23)置于导电状态中。
图2展示写入操作的第二阶段。在图2中，选定存储器单元23的位线53进一步经驱动到5V，而选定单元23的字线43保持在-3.6V。因此，施加在具有高阈值电压的选定存储器单元23上的电压差经驱动到8.6V，以将存储器单元23置于导电状态中。
但是，将位线53驱动到5V可将施加在未选择的存储器单元(例如，21及25)上的电压差增加到高于电压限制(例如，4V或4.5V)，所述电压限制经配置以在写入操作期间防止未选择、低阈值存储器单元变得导电。为了将施加在未选择的存储器单元(例如，21及25)上的电压差保持在电压限制(例如，4.5V)下，可指示相关字线(例如，41及45)的电压驱动器驱动补偿电压(例如，到1V或1.2V)，以至少部分地补偿施加在在写入操作的使电压斜升的第一阶段期间不变为导电的选定存储器单元23的位线53上的增加的电压。
电压驱动器可配置在集成电路裸片上的电路贴片中。例如，用于驱动位线的电压驱动器可配置在位线贴片中；且用于驱动字线的电压驱动器可配置在字线贴片中。位线贴片及字线贴片可在网格(例如，如在图7到9中说明)中交错。
电路贴片可经配置以使用信号网络彼此通信，以确定电路贴片是否在写入操作的使电压斜升的第二阶段期间施加补偿电压(例如，在未选择的字线41及35上施加1V)，以至少部分补偿归因于选定单元(例如，23)上的增加的电压(例如，施加在位线53上)的未选择存储器单元(例如，21及25)上的增加的电压。信号网络可使用本文讨论的两阶段信令技术来实施，以减少扩散区域及路由。
图3展示根据一项实施例的集成电路存储器装置中的两阶段信令技术。
在图3中，电路贴片101具有电压驱动器。当在写入操作的使电压斜升的第二阶段中由电路贴片101施加的增加的电压时，电路贴片101与其相邻贴片103之间的连接件用于阶段一信令107，此使相邻贴片103驱动未选择存储器单元的(若干)补偿电压，且因此至少部分补偿部分由相邻贴片103驱动的未选择存储器单元(例如，21及25，如在图1及2中说明)上的电路贴片101施加的增加的电压。
相邻贴片103具有到相邻贴片的周围贴片105的连接件以用于相邻贴片103及周围贴片105间的阶段二信令109。当在写入操作的使电压斜升的第二阶段中由电路贴片101施加的增加的电压时，阶段二信令109使周围贴片105驱动未选择存储器单元的(若干)补偿电压，且因此至少部分补偿部分由周围贴片105驱动的未选择存储器单元(例如，21及25，如在图1及2中说明)上的电路贴片101施加的增加的电压。
相邻贴片103可经配置为最靠近电路贴片101的贴片；周围贴片105具有与相邻贴片103相同的类型；且周围贴片105第二靠近电路贴片101且最靠近相邻贴片103。
在一些例项中，电路贴片(例如，101)经配置以在施加补偿电压时控制相邻贴片或周围贴片的一半。
图4展示根据一项实施例的配置有两阶段信令方案的存储器装置。
在图4中，存储器装置包含存储器单元(例如，149)的阵列133。例如，阵列133中的典型存储器单元(例如，149)可具有选择装置而不具有相变存储器装置；在存储器单元149处于导电阶段时，存储器单元149的电压阈值可编程以经由施加具有相反极性的脉冲来存储数据；且在读取存储器单元的操作期间，在存储器单元上施加预定、固定极性的电压以测试电压阈值的电平。
图4的存储器装置包含控制器131，其操作位线驱动器137及字线驱动器135以存取阵列133中的个别存储器单元(例如149)。
为了确定是否对存储器单元149施加补偿电压(例如，在未选择字线41及45上的图2中的1V)，可使用图3的两阶段信令技术。
例如，鉴于写入操作的使电压斜升的第二阶段期间对选定存储器单元施加的增加的电压(例如，5V)，位线驱动器137及/或字线驱动器135可使用图3的两阶段信令技术来确定是否通过电路贴片中的电压驱动器将补偿电压(例如，图2中的1V)施加在也连接到选定存储器单元的字线或位线的存储器单元的未选择字线或位线上，如在图2中展示。
阵列133中的每一存储器单元(例如，149)可通过一对位线驱动器及字线驱动器驱动，如在图5中说明。
图5展示根据一项实施例的具有位线驱动器147及字线驱动器145的存储器单元。
例如，位线驱动器147在位线导线141上驱动施加到阵列133中的一行存储器单元的第一电压；且字线驱动器145在字线导线143上驱动施加到阵列133中的一列存储器单元的第二电压。存储器单元阵列133的行及列中的存储器单元149经受由位线驱动器147驱动的第一电压与由字线驱动器145驱动的第二电压之间的电压差。当第一电压高于第二电压时，存储器单元149经受一个电压极性(例如，正极性)；且当第一电压低于第二电压时，存储器单元149经受相反的电压极性(例如，负极性)。
例如，当选择存储器单元149时，位线驱动器147驱动一个极性的正高电压(例如，4V)及相反极性的负高电压(例如，-4V)。类似地，字线驱动器145驱动一个极性的负高电压(例如，-4V)及相反极性的正高电压(例如，4V)。
例如，当取消选择存储器单元149时，位线驱动器147驱动一个极性的低电压(例如，0V)及相反极性的低电压(例如，0V)。当位线驱动器147驱动低电压时，字线驱动器145可驱动高电压或驱动低电压。
类似地，当取消选择存储器单元149时，字线驱动器145驱动一个极性的低电压(例如，0V)及相反极性的低电压(例如，0V)。当字线驱动器145驱动低电压时，位线驱动器147可驱动高电压或驱动低电压。
例如，位线驱动器137可用于驱动布置在一个方向上并放置在交叉点存储器的一层中的并联导线(例如，141)；且字线驱动器135可用于驱动布置在另一方向上并放置在交叉点存储器的另一层中的并联导线(例如，143)。连接到位线驱动器(例如，147)的导线(例如，141)及连接到字线驱动器(例如，145)的导线(例如，143)在两个层中在正交方向上延伸。存储器单元阵列133夹在两层导线之间；且阵列133中的存储器单元(例如，101)形成在交叉点存储器的集成电路裸片中的两根导线(例如，141及143)的交叉点处。
位线驱动器147及字线驱动器145中的至少一者可经配置以使用图3的两阶段信令技术来确定是否在图2中说明的写入操作的使电压斜升的第二阶段中对未选择的线施加补偿电压(例如，图2中的1V)。
图6到9说明根据一项实施例的集成电路存储器装置中的电路贴片间的两阶段信令的实例。
在图6中，字线贴片111可在选定存储器单元的写入操作的第二阶段期间使字线上的电压进一步斜升，并与相邻位线贴片113、115、117、119及周围位线贴片112、114、116、118、121，以及122通信以使其在未选择的位线上驱动补偿电压。
在阶段一信令107的情况下，字线贴片111与相邻位线贴片113、115、117、119通信，以确定是否由位线贴片113、115、117、119中的电压驱动器在未选择位线上驱动补偿电压。
阶段一信令107可使用字线贴片111与相邻位线贴片113、115、117、119之间的直接连接件123执行。
此外，在阶段二信令109的情况下，字线贴片111经由相邻位线贴片113、115、117、119与周围位线贴片112、114、116、118、121及122通信，以确定是否由周围位线贴片112、114、116、118、121及122中的电压驱动器在未选择的位线上驱动补偿电压。
第二阶段信令109可使用字线贴片111与相邻位线贴片113、115、117、119之间的直接连接件123以及相邻位线贴片113、115、117、119与周围位线贴片112、114、116、118、121及122之间的直接连接件执行。
两阶段信令技术避免从字线贴片111到周围位线贴片112、114、116、118、121及122的直接连接件。
图7说明字线贴片及位线贴片的网格布置。
在图7中，位线贴片交错到每行字线贴片中(例如，WL0或WL1)。类似地，字线贴片交错到每列位线贴片中(例如，BL0或BL1)。位线贴片的两个相邻列(例如，BL1或BL0)组合为位线的服务列；且字线贴片的两个相邻行(例如，WL1或WL0)组合成字线的服务行。
在图7中，字线贴片111的直接相邻者113、115、117、119为位线贴片。在图7的网格布置中，相邻贴片113及117定位在与字线贴片111相同的列中，且定位在字线111的行的正上方及正下方的行中。相邻贴片115及119定位在与字线贴片111相同的行中，且定位在紧靠字线111的列左右的列中。因此，相邻贴片113、115、117及119是最靠近字线贴片111的位线贴片。
在图7中，周围相邻者112、114、116、118、121、122是最靠近并连接到直接相邻者113、115、117、119的位线贴片。直接相邻者113、115、117、119中的每一者连接到一个或两个周围相邻者112、114、116、118、121、122。
例如，字线贴片111的上下相邻者113及117经配置/配线以促进字线贴片111与周围贴片121及122之间的通信，所述贴片定位在与上下相邻者113及117相同的行中，且定位在字线111的列左侧的第二列中。
例如，字线贴片111的左右相邻者115及119经配置/配线以促进字线贴片111与周围贴片112、116；及114、118之间的通信，所述贴片定位在与左右相邻者115及119相同的列中，且定位在字线111的行的上下侧的第二行中。
图8说明其中相邻位线贴片113、115及117经配置以与其左侧的对角线上下相邻者112、121、122、116通信的配置。从相邻位线贴片113、115及117到周围位线贴片112、121、122、116的路由是到下一行及下一列，但未跨列或行。
图9说明其中周围贴片114及118也经由对角线连接件连接到相邻贴片113及117以避免跨列或行的路由的配置。
一般来说，补偿电压可通过配置在字线贴片及/或位线贴片中的电压驱动器驱动。
图10展示根据一项实施例的集成电路存储器装置中的两阶段信令的方法。例如，图10的方法可使用图1到9的两阶段信令技术实施。
在框161处，集成电路存储器装置经由集成电路裸片上的第一连接件123从电路贴片(例如，102或111)分别连接到相邻贴片(例如103；或113、115、117、119)。
在框163处，电路贴片(例如，102或111)及相邻贴片(例如103；或113、115、117、119)通过第一连接件123通信(例如，107)，以确定是否在使集成电路裸片上的存储器单元(例如，149)上的电压斜升时施加补偿电压(例如，图2中说明的线41及45上的1V)。
补偿电压经施加在未选择用于写入操作的存储器单元上。补偿电压经配置以至少部分地抵消或补偿施加在连接到经选择用于写入操作的存储器单元的线上的电压增加，使得施加在未选择的存储器单元上的电压差不超过用于写入选择的电压限值(例如，4V或4.5V)。
例如，交叉点存储器阵列133中的典型存储器单元149可具有选择装置而不具有相变存储器装置。
例如，补偿电压可经配置以由集成电路裸片中的一些字线贴片及/或一些位线贴片驱动。
例如，电路贴片101可具有第一类型；相邻贴片103及周围贴片105可具有第二类型；且第一及第二类型是字线贴片及位线贴片的不同者。在电路贴片的网格阵列中，第二类型的贴片并未比周围贴片(例如105；或112、114、116、118、121、122)更靠近电路贴片(例如，101；或111)。
视情况来说，电路贴片101可指示相邻贴片或周围贴片的一半施加补偿电压，但不能指示另一半施加补偿电压。
在框165处，集成电路存储器装置经由集成电路裸片上的第二连接件125从相邻贴片(例如，103；或113、115、117、119)连接到配置在集成电路裸片上的周围贴片(例如105；或112、114、116、118、121、122)。
在框167处，电路贴片(例如，102或111)及周围贴片(例如105；或112、114、116、118、121、122)通过第一连接件123、相邻贴片(例如103；或113、115、117、119)及第二连接件125进行通信，以确定是否在使存储器单元上的电压斜升时施加补偿电压。
例如，通过电路贴片(例如，111)使用到相邻贴片(例如，115的连接件123)不仅与相邻贴片(例如，115)通信，而且还与周围贴片(例如，图7中的112或116；图6到9中的121或122)通信。
例如，在用于将选定存储器单元置于导电状态的写入操作的使电压斜升的第一阶段期间，位线驱动器137及字线驱动器135可将集成电路裸片中的选定位线(例如，141)上的电压斜升到第一极性的第一预定电压(例如，3.6V)且将集成电路裸片中的选定字线(例如，143)上的电压斜升到与第一极性相反的第二极性的第一预定电压(例如，-3.6V)，同时将未选择的位线及字线保持为第二电压(例如，0V)。接着，电路贴片确定选定存储器单元是否在写入操作的第一阶段期间斜升的电压下变得导电。选定存储器单元连接到选定字线及选定位线；未选定的存储器单元连接到未选定的字线及/或未选定的位线。当选定存储器单元的选定字线与选定位线之间的电压差达到选定存储器单元的编程电压阈值时，选定存储器单元变为导电。如果选定存储器单元在使电压斜升的第一阶段期间保持不导电，那么使用写入操作的使电压斜升的第二阶段。在写入操作的使电压斜升的第二阶段期间，电压驱动器进一步使在写入操作的第一阶段期间保持不导电的选定存储器单元上的电压斜升到第三电压(例如，5V)。为了限制施加在也连接到斜升到第三电压(例如，5V)的电压的未选择的存储器单元上的电压差，负责斜升到第三电压(例如5V)的电路贴片(例如111)与相邻贴片(例如，113、123、119、117)及周围贴片(例如，112、114、116、118、121、122)通信，以使相邻贴片(例如，113、123、119、117)及周围贴片(例如，112、114、116、118、121、122)在未选择的线上驱动补偿电压。补偿电压至少部分地抵消/补偿部分由相邻贴片(例如，113、123、119、117)及周围贴片(例如，112、114、116、118、121、122)驱动的未选择存储器单元上由电路贴片(例如，111)驱动的增加的电压。
集成电路裸片上的电路贴片(包含电路贴片101、相邻贴片103及周围贴片105)可布置在网格阵列中(例如，如图6到9中说明)。在网格阵列中，每行字线贴片与位线贴片交错，且每列位线贴片与字线贴片交错。
优选地，相邻贴片(例如，103；或113、115、117、119)在网格阵列中电路贴片(例如，101；或111)所处的列及行中紧邻电路贴片(例如，101；或111)。因此，第一连接件123可在集成电路裸片上布线，而不必跨网格阵列中的一列电路贴片或一行电路贴片。
优选地，周围贴片(例如，102；或112、114、116、118、121、122)最靠近所述相邻贴片(例如，103；或113、115、117、119)，使得第二连接125可在集成电路裸片上布线，而不必跨网格阵列中的一列以上的电路贴片或一行以上的电路贴片。
优选地，相邻贴片(例如，113、115、117、119)中的每一者经由第二连接件125连接到不超过两个周围贴片(例如，112、114、116、118、121、122)。
视情况来说，周围贴片(例如，105；或112、114、116、118、121、122)中的每一者经由不超过一个的第二连接件125连接到不超过一个的相邻贴片(例如，103；或113、115、117、119)。
本发明包含方法及执行上述方法的设备，所述设备包含执行这些方法的数据处理系统，以及含有在数据处理系统上执行时使系统执行这些方法的指令的计算机可读媒体。
图4的存储器装置可用于数据处理系统中。
典型数据处理系统可包含互连件(例如，总线及系统核心逻辑)，所述互连件互连(若干)微处理器及存储器。微处理器通常耦合到高速缓冲存储器。
互连件将(若干)微处理器及存储器互连到一起且也将其经由(若干)输入/输出(I/O)控制器互连到(若干)I/O装置。I/O装置可包含显示器装置及/或外围装置，例如鼠标、键盘、调制解调器、网络接口、打印机、扫描仪、摄像机及此项技术中已知的其它装置。在一项实施例中，当数据处理系统是服务器系统时，一些I/O装置(例如，打印机、扫描仪、鼠标及/或键盘)是可选的。
互连件可包含通过各种电桥、控制器及/或适配器彼此连接的一或多个总线。在一项实施例中，I/O控制器包含用于控制USB(通用串行总线)外围设备的USB适配器，及/或用于控制IEEE-1394外围设备的IEEE-1394总线适配器。
存储器可包含以下一或多者：ROM(只读存储器)、易失性RAM(随机存取存储器)及非易失性存储器，例如硬盘驱动器、快闪存储器等。
易失性RAM通常实施为动态RAM(DRAM)，动态RAM不断需要电力以便刷新或维持存储器中的数据。非易失性存储器通常是磁性硬盘驱动器、磁性光盘驱动器、光盘驱动器(例如，DVD RAM)或即使在系统断电后维持数据的其它类型的存储器系统。非易失性存储器也可为随机存取存储器。
非易失性存储器可为直接耦合到数据处理系统中的剩余组件的本地装置。也可使用远离系统的非易失性存储器，例如通过例如调制解调器或以太网接口的网络接口耦合到数据处理系统的网络存储装置。
在本发明中，一些功能及操作描述为由软件代码执行或由软件代码引起，以简化描述。但是，这类表达也用于指定功能是由例如微处理器之类的处理器执行代码/指令产生的。
替代地，或组合地，本文描述的功能及操作可使用专用电路来实施，无论是否有软件指令，例如使用专用集成电路(ASIC)或现场可编程门阵列(FPGA)。可使用没有软件指令的硬连线电路来实施，或与软件指令组合来实施实施例。因此，技术既不限于硬件电路及软件的任何特定组合，也不限于用于由数据处理系统执行的指令的任何特定源。
虽然一项实施例可在全功能计算机及计算机系统中实施，但各种实施例能够以各种形式作为计算产品分配，且能够应用，而不管用于实际实现分配的特定类型的机器或计算机可读媒体。
揭示的至少一些方面可至少部分地体现在软件中。即，技术可响应于执行存储器(例如ROM、易失性RAM、非易失性存储器、高速缓冲或远程存储装置)中所含有的指令序列的计算机系统或其它数据处理系统的处理器(例如微处理器)在计算机系统或其它数据处理系统中执行。
为实现实施例而执行的例程可实施为操作系统的部分或特定应用程序、组件、程序、对象、模块或称为“计算机程序”的指令序列。计算机程序通常包含在计算机的各种存储器及存储装置中的不同时间设定的一或多个指令，且当由计算机中的一或多个处理器读取及执行时，所述指令使计算机执行执行涉及各个方面的元件所必需的操作。
机器可读媒体可用于存储当由数据处理系统执行时使系统执行各种方法的软件及数据。可执行软件及数据可存储在各种位置，包含(例如)ROM、易失性RAM、非易失性存储器及/或高速缓冲存储器。此软件及/或数据的部分可存储在这些存储装置中的任一者中。此外，数据及指令可从集中式服务器或对等网络获得。数据及指令的不同部分可在不同时间、在不同通信会话中或在同一通信会话中从不同的集中式服务器及/或对等网络获得。在执行应用程序之前，可获得完整的数据及指令。或者，当需要执行时，可动态地、及时地获得数据及指令的部分。因此，在特定的时间例项中，不要求数据及指令整体在机器可读媒体上。
计算机可读媒体的实例包含但不限于非暂时性、可记录及不可记录类型的媒体，例如易失性及非易失性存储器装置、只读存储器(ROM)、随机存取存储器(RAM)、快闪存储器装置、软盘及其它可换磁盘、磁盘存储媒体、光学存储媒体(例如，光盘只读存储器(CDROM)、数字通用磁盘(DVD)等)等。计算机可读媒体可存储指令。
指令也可体现在用于电、光、声或其它形式的传播信号(例如载波、红外信号、数字信号等)的数字及模拟通信链路中。但是，例如载波、红外信号、数字信号等的传播信号并非有形的机器可读媒体且未经配置以存储指令。
一般来说，机器可读媒体包括以机器(例如，计算机、网络装置、个人数字助理、制造工具、具有一组一或多个处理器的任何装置等)可存取的形式提供(即，存储及/或传输)信息的任何机构。
在各种实施例中，硬连线电路可与软件指令组合使用来实施技术。因此，技术既不限于硬件电路及软件的任何特定组合，也不限于用于由数据处理系统执行的指令的任何特定源。
以上描述及附图是说明性的且不视为限制性的。描述许多特定细节来提供通透的理解。但是，在特定例项中，未描述熟知或常规的细节以免模糊描述。对本发明中的一项或一个实施例的引用不一定是对同一实施例的引用；且，此类引用意味着至少一个。
在上述说明书中，已参考本发明的特定例示性实施例描述本发明。显而易见，可在不脱离以下权利要求书中陈述的更广泛精神及范围的情况下，对其作出各种修改。因此，本说明书及附图被视为说明性意义而不是限制性意义。

Claims (20)

1.一种集成电路存储器装置，其包括：
存储器单元；
电路贴片，其经配置在集成电路裸片上；
多个相邻贴片，其经配置在所述集成电路裸片上；
从所述电路贴片分别到所述相邻贴片的第一连接件，其中所述电路贴片经配置以通过所述第一连接件与所述相邻贴片通信，以确定在由所述电路贴片中的电压驱动器驱动的一或多个选定存储器单元上的电压斜升期间是否通过所述相邻贴片中的电压驱动器对未选择的存储器单元施加补偿电压；
多个周围贴片，其经配置在所述集成电路裸片上；及
从所述相邻贴片到所述周围贴片的第二连接件，其中所述电路贴片经配置以通过所述第一连接件、所述相邻贴片及所述第二连接件与所述周围贴片通信，以确定在由所述电路贴片中的所述电压驱动器驱动的所述一或多个选定存储器单元上的所述电压斜升期间是否通过所述周围贴片中的电压驱动器对未选择的存储器单元施加所述补偿电压。
2.根据权利要求1所述的集成电路存储器装置，其中包含所述电路贴片、所述相邻贴片及所述周围贴片的电路贴片以网格阵列布置在所述集成电路裸片上；且所述相邻贴片在所述网格阵列中所述电路贴片所处的列及行中紧邻所述电路贴片。
3.根据权利要求2所述的集成电路存储器装置，其中电路贴片包含经配置以驱动位线的位线贴片及经配置以驱动字线的字线贴片。
4.根据权利要求3所述的集成电路存储器装置，其中所述电路贴片为字线贴片；且所述相邻贴片为位线贴片。
5.根据权利要求4所述的集成电路存储器装置，其中所述周围贴片为位线贴片。
6.根据权利要求5所述的集成电路存储器装置，其中在所述网格阵列中，每行字线贴片与位线贴片交错，且每列位线贴片与字线贴片交错。
7.根据权利要求3所述的集成电路存储器装置，其中所述电路贴片为位线贴片；且所述相邻贴片及所述周围贴片为字线贴片。
8.根据权利要求3所述的集成电路存储器装置，其中所述相邻贴片中的每一者经由所述第二连接件连接到不超过两个所述周围贴片。
9.根据权利要求3所述的集成电路存储器装置，其中所述电路贴片具有第一类型；且所述相邻贴片及所述周围贴片具有第二类型；且所述第一类型及所述第二类型为字线贴片及位线贴片的不同者。
10.根据权利要求9所述的集成电路存储器装置，其中在所述网格阵列中，所述第二类型的贴片并未比所述周围贴片更接近所述电路贴片。
11.根据权利要求10所述的集成电路存储器装置，其中所述周围贴片包含不超过十个贴片；且所述第二连接件中的每一者从所述相邻贴片的一者连接到所述周围贴片的一者。
12.一种方法，其包括：
经由集成电路裸片上的第一连接件从电路贴片分别连接到相邻贴片；
通过所述第一连接件在所述电路贴片与所述相邻贴片之间通信，以确定在由所述电路贴片中的电压驱动器驱动的一或多个选定存储器单元上的电压斜升期间是否通过所述相邻贴片中的电压驱动器对未选择的存储器单元施加补偿电压；
经由所述集成电路裸片上的第二连接件从所述相邻贴片连接到配置在所述集成电路裸片上的周围贴片；及
通过所述第一连接件、所述相邻贴片及所述第二连接件在所述电路贴片与所述周围贴片之间通信，以确定在由所述电路贴片中的所述电压驱动器驱动的所述一或多个选定存储器单元上的所述电压斜升期间是否通过所述周围贴片中的电压驱动器对未选择的存储器单元施加所述补偿电压。
13.根据权利要求12所述的方法，其中所述电路贴片具有第一类型；所述相邻贴片及所述周围贴片具有第二类型；且所述第一类型及所述第二类型为字线贴片及位线贴片的不同者。
14.根据权利要求13所述的方法，其进一步包括：
在写入操作的使电压斜升的第一阶段期间，
使所述集成电路裸片中的选定位线上的电压斜升到第一极性的第一预定电压；
使所述集成电路裸片中的选定字线上的电压斜升到与所述第一极性相反的第二极性的所述第一预定电压；及
将所述集成电路裸片中的未选择位线及字线上的电压保持到第二预定电压；确定在所述写入操作的所述第一阶段期间连接到选定位线及选定字线的存储器单元在施加到所述选定位线及所述选定字线的电压下是否导电，及
响应于确定在所述写入操作的所述第一阶段期间所述存储器单元在施加到所述选定位线及所述选定字线的电压下不导电，执行所述写入操作的使电压斜升的第二阶段，其包含：
使所述存储器单元上由所述电路贴片施加的电压斜升到第三预定电压，及
基于所述电路贴片与所述相邻贴片之间的所述通信及所述电路贴片与所述周围贴片之间的所述通信通过所述相邻贴片及所述周围贴片选择性地驱动所述补偿电压。
15.根据权利要求14所述的方法，其中所述补偿电压至少部分补偿在施加在经受由所述电路贴片施加在所述存储器单元上且斜升到所述第三预定电压的所述电压的未选择存储器单元上的电压差中由所述电路贴片施加在所述存储器单元上的所述电压斜升到所述第三预定电压引起的电压增加。
16.根据权利要求15所述的方法，其中当所述选定位线与所述选定字线之间的电压差高于所述存储器单元的阈值电压时，所述存储器单元变为导电的。
17.一种存储器装置，其包括：
控制器；
第一组并联字线导线，其安置在集成电路裸片的第一层中；
第二组并联位线导线，其安置在所述集成电路裸片的第二层中；
第一组电压驱动器，其分别连接到所述第一组并联导线；
第二组电压驱动器，其分别连接到所述第二组并联导线；
存储器单元阵列，其形成在所述第一层与所述第二层之间，其中每一相应存储器单元位于所述第一层中的字线导线与所述第二层中的位线导线的交叉点处；及
电路贴片，其与所述字线导线及所述位线导线对准配置成网格阵列，其中电路贴片包含经配置以驱动所述字线导线上的电压的字线贴片及经配置以驱动位线导线上的电压的位线贴片，且其中所述字线贴片及位线贴片在所述网格阵列中沿列方向及行方向交错；
其中电路贴片经配置以与相邻贴片通信，以确定在由所述电路贴片中的电压驱动器驱动的一或多个选定存储器单元上的电压斜升期间是否通过所述相邻贴片中的电压驱动器对未选择的存储器单元施加补偿电压；及
其中所述电路贴片经配置以通过所述相邻贴片与所述周围贴片通信，以确定在由所述电路贴片中的所述电压驱动器驱动的所述一或多个选定存储器单元上的所述电压斜升期间是否通过所述周围贴片中的电压驱动器对未选择的存储器单元施加所述补偿电压。
18.根据权利要求17所述的存储器装置，其中所述相应存储器单元具有选择装置且不具有相变存储器装置。
19.根据权利要求18所述的存储器装置，其进一步包括：
所述电路贴片与所述相邻贴片之间的第一连接件；及
所述相邻贴片与周围贴片之间的第二连接件。
20.根据权利要求19所述的存储器装置，其中所述相邻贴片中的每一者连接到不超过两个所述周围贴片。
CN202011129191.3A 2019-10-22 2020-10-21 用于集成电路存储器装置中的电压驱动器协调的两阶段信令 Pending CN112700801A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/660,486 2019-10-22
US16/660,486 US10818345B1 (en) 2019-10-22 2019-10-22 Two-stage signaling for voltage driver coordination in integrated circuit memory devices

Publications (1)

Publication Number Publication Date
CN112700801A true CN112700801A (zh) 2021-04-23

Family

ID=72944376

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011129191.3A Pending CN112700801A (zh) 2019-10-22 2020-10-21 用于集成电路存储器装置中的电压驱动器协调的两阶段信令

Country Status (3)

Country Link
US (2) US10818345B1 (zh)
KR (1) KR102427706B1 (zh)
CN (1) CN112700801A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10818345B1 (en) 2019-10-22 2020-10-27 Micron Technology, Inc. Two-stage signaling for voltage driver coordination in integrated circuit memory devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102376357A (zh) * 2010-08-09 2012-03-14 三星电子株式会社 具有三维存储单元阵列的非易失性存储器件
US9236128B1 (en) * 2015-02-02 2016-01-12 Sandisk Technologies Inc. Voltage kick to non-selected word line during programming
CN108538331A (zh) * 2017-03-06 2018-09-14 桑迪士克科技有限责任公司 存储器中的第一读取对策

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100437464B1 (ko) * 2002-07-02 2004-06-23 삼성전자주식회사 오프셋 보상 감지 방식을 갖는 반도체 메모리 장치
JP2004079002A (ja) * 2002-08-09 2004-03-11 Renesas Technology Corp 不揮発性記憶装置
US7257040B2 (en) * 2005-09-27 2007-08-14 Macronix International Co., Ltd. Fast pre-charge circuit and method of providing same for memory devices
US7693002B2 (en) * 2006-10-10 2010-04-06 Qualcomm Incorporated Dynamic word line drivers and decoders for memory arrays
CN103282965B (zh) * 2011-11-22 2015-05-06 松下电器产业株式会社 电阻变化型非易失性存储装置以及电阻变化型非易失性存储装置的访问方法
JP5630742B2 (ja) * 2011-12-05 2014-11-26 株式会社東芝 半導体記憶装置
US8699273B2 (en) * 2012-07-31 2014-04-15 Spansion Llc Bitline voltage regulation in non-volatile memory
US10074693B2 (en) * 2015-03-03 2018-09-11 Micron Technology, Inc Connections for memory electrode lines
US10818345B1 (en) 2019-10-22 2020-10-27 Micron Technology, Inc. Two-stage signaling for voltage driver coordination in integrated circuit memory devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102376357A (zh) * 2010-08-09 2012-03-14 三星电子株式会社 具有三维存储单元阵列的非易失性存储器件
US9236128B1 (en) * 2015-02-02 2016-01-12 Sandisk Technologies Inc. Voltage kick to non-selected word line during programming
CN108538331A (zh) * 2017-03-06 2018-09-14 桑迪士克科技有限责任公司 存储器中的第一读取对策

Also Published As

Publication number Publication date
KR20210048417A (ko) 2021-05-03
KR102427706B1 (ko) 2022-08-01
US20210118492A1 (en) 2021-04-22
US11133056B2 (en) 2021-09-28
US10818345B1 (en) 2020-10-27

Similar Documents

Publication Publication Date Title
TWI602197B (zh) 非依電性記憶體裝置及控制對其命令執行之暫停的方法
US9230640B2 (en) Ground circuitry for semiconductor memory device
US9442663B2 (en) Independent set/reset programming scheme
CN112700802B (zh) 在极性转变期间降低功耗的电压驱动器
US20150071020A1 (en) Memory device comprising tiles with shared read and write circuits
US11605425B2 (en) Mux decoder with polarity transition capability
JP2019215950A (ja) メモリ装置におけるプログラム禁止
CN112700801A (zh) 用于集成电路存储器装置中的电压驱动器协调的两阶段信令
KR102496100B1 (ko) 작은 페이지 버퍼를 이용한 높은 대역폭 동작을 위한 교차점 메모리 아키텍처
US11587614B2 (en) Read spike mitigation in integrated circuit memory
US11380394B2 (en) Voltage profile for reduction of read disturb in memory cells
CN112750474B (zh) 极性转换期间电源电压的定时控制

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination