JPS62173762A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62173762A JPS62173762A JP61014654A JP1465486A JPS62173762A JP S62173762 A JPS62173762 A JP S62173762A JP 61014654 A JP61014654 A JP 61014654A JP 1465486 A JP1465486 A JP 1465486A JP S62173762 A JPS62173762 A JP S62173762A
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- 239000000758 substrate Substances 0.000 claims abstract description 24
- 108091006146 Channels Proteins 0.000 abstract description 12
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- 229910052710 silicon Inorganic materials 0.000 abstract description 7
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は半導体装置に関し、特に微細化を図ったメモリ
ー素子等のＬＳＩに係わるものである。
ー素子等のＬＳＩに係わるものである。
従来、第３図に示すように、平面上にソース領域・ゲー
ト電極・ドレイン領域を構成するＭ ＯＳ型トランジス
タが知られている。図中の１は、例えばＰ４″型のシリ
コン基板である。この基板１の表面に、Ｎ＋型のソース
・ドレイン領域２．３が形成されている。これら領域２
．３間のチャネル上には、ゲート酸化膜４を介してゲー
トＮ極５が形成されている。前記基板１上には層間絶縁
膜６が形成され、前記ソース・ドレイン領域２．３に対
応する層間絶縁ｇｌ ６にはコンタクトホール７が開口
されている。これらコンタクトホール７には、取出し電
極８が形成されている。しかしながら、こうした構造の
トランジスタによれば、ＬＳＩ等の集積、例えば、２Ｍ
、、４Ｍ、それ以上のメモリー（ＭＡＳＫ ＲＯＭ）
では微細化に伴う問題が生ずる。
ト電極・ドレイン領域を構成するＭ ＯＳ型トランジス
タが知られている。図中の１は、例えばＰ４″型のシリ
コン基板である。この基板１の表面に、Ｎ＋型のソース
・ドレイン領域２．３が形成されている。これら領域２
．３間のチャネル上には、ゲート酸化膜４を介してゲー
トＮ極５が形成されている。前記基板１上には層間絶縁
膜６が形成され、前記ソース・ドレイン領域２．３に対
応する層間絶縁ｇｌ ６にはコンタクトホール７が開口
されている。これらコンタクトホール７には、取出し電
極８が形成されている。しかしながら、こうした構造の
トランジスタによれば、ＬＳＩ等の集積、例えば、２Ｍ
、、４Ｍ、それ以上のメモリー（ＭＡＳＫ ＲＯＭ）
では微細化に伴う問題が生ずる。
また、従来、縦型トランジスタとして例えば第４図に示
すＶ−Ｍｏｓ （Ｖ−（ｌｒｏｏｖｅ ＭＯＳ） ト
ランジスタが知られている。このトランジスタは、Ｐ型
のシリコン基板１１上にＮ＋型層（ソース領域）１２を
形成した後、この上にＰ型習（チャネル）１３、π型啜
１４をエピタキシャル成長させ、そのπ型＠１４の上に
Ｎ１を拡散してドレイン領域１５を形成し、かつ前記ド
レイン８ＪＩ域１５の表面からソース領域１２に達する
溝１６を設け、該＄１６にゲート絶縁膜１７を介して多
結晶シリコンからなるゲート電極１８を形成するもので
ある。
すＶ−Ｍｏｓ （Ｖ−（ｌｒｏｏｖｅ ＭＯＳ） ト
ランジスタが知られている。このトランジスタは、Ｐ型
のシリコン基板１１上にＮ＋型層（ソース領域）１２を
形成した後、この上にＰ型習（チャネル）１３、π型啜
１４をエピタキシャル成長させ、そのπ型＠１４の上に
Ｎ１を拡散してドレイン領域１５を形成し、かつ前記ド
レイン８ＪＩ域１５の表面からソース領域１２に達する
溝１６を設け、該＄１６にゲート絶縁膜１７を介して多
結晶シリコンからなるゲート電極１８を形成するもので
ある。
かかるトランジスタによれば、前述したＭＯＳと比べ平
面でのゲート幅を小さくできるとともに、ソースｆＪｉ
［が側面にないため微細化に向いている。
面でのゲート幅を小さくできるとともに、ソースｆＪｉ
［が側面にないため微細化に向いている。
しかしながら、このトランジスタの場合、溝１６はＶ字
型で四面であるため、１０Ｘ１０譚２の窓に対してチャ
ネル幅は２５ｐｎとなる。従って、微細化の伴うＬＳＩ
技術には不向きである。即ち、現在使用されているＬＳ
Ｉ用トランジスタの面積はおよそ３０〜４０−２程度で
ある。
型で四面であるため、１０Ｘ１０譚２の窓に対してチャ
ネル幅は２５ｐｎとなる。従って、微細化の伴うＬＳＩ
技術には不向きである。即ち、現在使用されているＬＳ
Ｉ用トランジスタの面積はおよそ３０〜４０−２程度で
ある。
しかるに、特にＬＳＩにおいては、チップサイズを小さ
くすることは重要であり、その為にトランジスタ構造の
微細化が必要とされている。
くすることは重要であり、その為にトランジスタ構造の
微細化が必要とされている。
本発明は上記事情に鑑みてなされたもので、従来と比べ
微細化が可能な半導体装置を提供することを目的とする
。
微細化が可能な半導体装置を提供することを目的とする
。
本発明は、半導体基体に溝を掘り、この溝にゲート電極
を埋設することにより、チャネルを基体平面と垂直の方
向に持たせ、もってトランジスタのチャネル長を自由に
制御可能として素子の微剛化を図ったものである。具体
的には、本発明は、第１導電型の半導体基板と、この半
導体基板上に設けられた第１導電型のソース領域と、こ
のソース領域上に設けられた第１導電型のチャネル閣と
、このチャネル層上に設けられた第２導電型のドレイン
領域と、深さが前記ドレイン領域表面から前記ソース領
域・チャネル領域界面下まで達する溝と、この溝にゲー
ト絶縁膜を介して埋設されたゲート電極とを具備し、素
子の微細化を図った。
を埋設することにより、チャネルを基体平面と垂直の方
向に持たせ、もってトランジスタのチャネル長を自由に
制御可能として素子の微剛化を図ったものである。具体
的には、本発明は、第１導電型の半導体基板と、この半
導体基板上に設けられた第１導電型のソース領域と、こ
のソース領域上に設けられた第１導電型のチャネル閣と
、このチャネル層上に設けられた第２導電型のドレイン
領域と、深さが前記ドレイン領域表面から前記ソース領
域・チャネル領域界面下まで達する溝と、この溝にゲー
ト絶縁膜を介して埋設されたゲート電極とを具備し、素
子の微細化を図った。
以下、本発明の一実施例を製造工程順に第１図（ａ）〜
（ｄ）及び第２図を参照して説明する。
（ｄ）及び第２図を参照して説明する。
但し、第２図は第１図（ｄ）の平面図である。
まず、Ｐ型のシリコン基板２１上にソース６１となるＮ
＋型の第１半導体層２２を形成した。つづいて、この第
１半導体層２２上にチャネル餐となるＰ型の第２半導体
層２３を１ビタキシヤル成長させた後、第２半導体層２
３上にドレイン領域となるＮ＋型の第３半導体＠２４を
形成した（第１図（ａ）図示）。ここで、前記シリコン
基板２１及び第１・第２・第３半導体層２２〜２４を総
称して半導体基体と呼ぶ。次いで、前記半導体基体を第
３半導体苦２４表面から第２半導体層２３の適宜な深さ
までエツチングして穴２５を掘った後、常法（トレンチ
法）によりこの穴２５に絶縁物を埋め込み素子力ｗｉ領
域２６を形成したく第１図（ｂ）図示）。更に、前記素
子分離領域２６で囲まれた前記半導体基体に、適宜溝２
７を形成した（第１図（Ｃ）図示）。ここで、溝２７の
底面は、第２・第３半導体層２２．２３の界面より深い
位置まで達している。なお、同図（Ｃ）において、２８
はＮ＋型のソース領域を、２９ａ、２９ｂは溝２７で分
離されたＰ型のチャネル層を、３０ａ、３０ｂは溝２７
で分離されたＮ＋型のドレイン領域を夫々示す。しかる
後、前記ｆ４２７の内壁面にゲート酸化膜３１を形成し
た。この後、前記溝２７に多結晶シリコン又はモリブデ
ンシリサイドなどを埋設してゲート電極３２を形成し、
更にその表面に酸化１３３を形成して複数のトランジス
タからなる半導体装置を製造した（第１図（ｄ）図及び
第２図図示）。なお、第２図をＸ−Ｘ線に沿って切断す
ると第１図（ｄ）になる。また、第１図（ｄ＞において
、ソース領Ｌｉ２８、ドレイン領域３０ａ、ゲート酸化
膜３１及びグー１〜電極３２から第１のＭＯＳトランジ
スタが形成され、ソース領域上 ト酸化膜２７及びゲート電極３２から第２のＭＯＳトラ
ンジスタが形成される。
＋型の第１半導体層２２を形成した。つづいて、この第
１半導体層２２上にチャネル餐となるＰ型の第２半導体
層２３を１ビタキシヤル成長させた後、第２半導体層２
３上にドレイン領域となるＮ＋型の第３半導体＠２４を
形成した（第１図（ａ）図示）。ここで、前記シリコン
基板２１及び第１・第２・第３半導体層２２〜２４を総
称して半導体基体と呼ぶ。次いで、前記半導体基体を第
３半導体苦２４表面から第２半導体層２３の適宜な深さ
までエツチングして穴２５を掘った後、常法（トレンチ
法）によりこの穴２５に絶縁物を埋め込み素子力ｗｉ領
域２６を形成したく第１図（ｂ）図示）。更に、前記素
子分離領域２６で囲まれた前記半導体基体に、適宜溝２
７を形成した（第１図（Ｃ）図示）。ここで、溝２７の
底面は、第２・第３半導体層２２．２３の界面より深い
位置まで達している。なお、同図（Ｃ）において、２８
はＮ＋型のソース領域を、２９ａ、２９ｂは溝２７で分
離されたＰ型のチャネル層を、３０ａ、３０ｂは溝２７
で分離されたＮ＋型のドレイン領域を夫々示す。しかる
後、前記ｆ４２７の内壁面にゲート酸化膜３１を形成し
た。この後、前記溝２７に多結晶シリコン又はモリブデ
ンシリサイドなどを埋設してゲート電極３２を形成し、
更にその表面に酸化１３３を形成して複数のトランジス
タからなる半導体装置を製造した（第１図（ｄ）図及び
第２図図示）。なお、第２図をＸ−Ｘ線に沿って切断す
ると第１図（ｄ）になる。また、第１図（ｄ＞において
、ソース領Ｌｉ２８、ドレイン領域３０ａ、ゲート酸化
膜３１及びグー１〜電極３２から第１のＭＯＳトランジ
スタが形成され、ソース領域上 ト酸化膜２７及びゲート電極３２から第２のＭＯＳトラ
ンジスタが形成される。
上記実施例に係る半導体装置は、半導体基体に溝２７を
翻り、その中にゲート酸化膜３１を介してゲート電極３
２を埋設した構造となって。従って、溝２７の深さの調
整等によりゲート電極３２を小さくでき、第１又は第２
のＭＯＳトランジスタのチャネル長を自由に制御するこ
とができる。
翻り、その中にゲート酸化膜３１を介してゲート電極３
２を埋設した構造となって。従って、溝２７の深さの調
整等によりゲート電極３２を小さくでき、第１又は第２
のＭＯＳトランジスタのチャネル長を自由に制御するこ
とができる。
従って、従来と比べ素子の微細化が可能となる。
事実、本発明法及び従来法によるＭＡＳＫ ＲＯＭの
セルの縮小比（コンタクト方式）は、下記表に示す通り
である。
セルの縮小比（コンタクト方式）は、下記表に示す通り
である。
上記表により、本発明が従来法と比べ優れていることが
明らかである。
明らかである。
なお、上記実施例では、Ｐ型のシリコン基板の場合につ
いて述べたが、これに限らず、Ｎ型のシリコン基板の場
合でも同様な効果を期待できる。
いて述べたが、これに限らず、Ｎ型のシリコン基板の場
合でも同様な効果を期待できる。
以上詳述した如く本発明によれば、従来と比べ微細化が
可能な半導体装置を提供できる。
可能な半導体装置を提供できる。
第１図（ａ）〜（ｄ）は本発明に係る半導体装置を製造
工程順に示す断面図、第２図は第１図（ｄ）の平面図、
第３図は従来のＭＯＳ型トランジスタの断面図、第４図
は従来のＶ−ＭＯＳ トランジスタの断面図である。 ２１・・・Ｐ型のシリコン基板、２２〜２４・・・半導
体層、２５・・・穴、２６・・・素子分離領域、２７・
・・溝、２８−Ｎ＋型のンース領域、２９ａ、２９ｂ・
Ｐ型のチャネル層、３０ａ、３０ｂ・・・Ｎ＋型のド
レイン領域、３１・・・ゲート酸化膜、３２・・・ゲー
ト電極、３３・・・酸化膜。 出願人代理人 弁理士 鈴江武彦 ２６ ２５ ２４ ２！３ ２５第１図 ２９ａ ３１ 第１図 第２図
工程順に示す断面図、第２図は第１図（ｄ）の平面図、
第３図は従来のＭＯＳ型トランジスタの断面図、第４図
は従来のＶ−ＭＯＳ トランジスタの断面図である。 ２１・・・Ｐ型のシリコン基板、２２〜２４・・・半導
体層、２５・・・穴、２６・・・素子分離領域、２７・
・・溝、２８−Ｎ＋型のンース領域、２９ａ、２９ｂ・
Ｐ型のチャネル層、３０ａ、３０ｂ・・・Ｎ＋型のド
レイン領域、３１・・・ゲート酸化膜、３２・・・ゲー
ト電極、３３・・・酸化膜。 出願人代理人 弁理士 鈴江武彦 ２６ ２５ ２４ ２！３ ２５第１図 ２９ａ ３１ 第１図 第２図
Claims (2)
- （１）第１導電型の半導体基板と、この半導体基板上に
設けられた第２導電型のソース領域と、このソース領域
上に設けられた第１導電型のチャネル層と、このチャネ
ル層上に設けられた第２導電型のドレイン領域と、深さ
が前記ドレイン領域表面から前記ソース領域とチャネル
層との界面下まで達する溝と、この溝にゲート絶縁膜を
介して埋設されたゲート電極とを具備することを特徴と
する半導体装置。 - （２）前記ソース領域及びゲート電極が夫々共通して複
数のＭＯＳ型トランジスタを構成することを特徴とする
特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61014654A JPS62173762A (ja) | 1986-01-28 | 1986-01-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61014654A JPS62173762A (ja) | 1986-01-28 | 1986-01-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62173762A true JPS62173762A (ja) | 1987-07-30 |
Family
ID=11867198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61014654A Pending JPS62173762A (ja) | 1986-01-28 | 1986-01-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62173762A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459862A (en) * | 1987-08-29 | 1989-03-07 | Fuji Electric Co Ltd | Field-effect transistor |
-
1986
- 1986-01-28 JP JP61014654A patent/JPS62173762A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459862A (en) * | 1987-08-29 | 1989-03-07 | Fuji Electric Co Ltd | Field-effect transistor |
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