KR20220014144A - 저항성 메모리 소자 - Google Patents

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KR20220014144A
KR20220014144A KR1020200093854A KR20200093854A KR20220014144A KR 20220014144 A KR20220014144 A KR 20220014144A KR 1020200093854 A KR1020200093854 A KR 1020200093854A KR 20200093854 A KR20200093854 A KR 20200093854A KR 20220014144 A KR20220014144 A KR 20220014144A
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conductive lines
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박정희
김종욱
배병주
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삼성전자주식회사
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Abstract

저항성 메모리 소자는 기판 상의 제1 영역 및 제2 영역에서 제1 수평 방향으로 연장되는 복수의 제1 도전 라인과, 상기 제1 영역 및 상기 제2 영역에서 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 연장되고 상기 복수의 제1 도전 라인으로부터 수직 방향으로 이격된 복수의 제2 도전 라인과, 상기 제1 영역 및 상기 제2 영역에서 상기 복수의 제1 도전 라인과 상기 복수의 제2 도전 라인과의 사이의 복수의 교차 지점에서 상기 제1 도전 라인 및 상기 제2 도전 라인에 연결되도록 배치된 복수의 메모리 셀을 포함하고, 상기 복수의 메모리 셀은 상기 제1 영역에 배치되고 수평 방향에서 제1 폭을 가지는 제1 저항성 메모리 패턴을 가지는 활성 메모리 셀과, 상기 제2 영역에 배치되고 상기 수평 방향에서 제2 폭을 가지는 제2 저항성 메모리 패턴을 가지는 더미 메모리 셀을 포함하고, 상기 제1 폭은 상기 제2 폭보다 더 작다.

Description

저항성 메모리 소자 {Resistive memory device}
본 발명의 기술적 사상은 메모리 소자에 관한 것으로, 특히 크로스 포인트 어레이(cross point array) 구조를 가지는 저항성 메모리 소자에 관한 것이다.
서로 교차하는 2 개의 전극 사이의 교차 지점에 메모리 셀을 배치하는 3 차원 크로스 포인트 적층 구조의 저항성 메모리 소자가 제안되고 있다. 저항성 메모리 소자의 고속화 및 대용량화가 지속적으로 요구됨에 따라, 크로스 포인트 적층 구조의 저항성 메모리 소자를 구성하는 메모리 셀 어레이에서 저항성 메모리 패턴의 신뢰성을 향상시키고 저항성 메모리 소자의 수명을 연장할 수 있는 새로운 구조의 개발이 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 저항성 메모리 소자의 메모리 셀 어레이에서 저항성 메모리 패턴의 신뢰성을 향상시키고 저항성 메모리 소자의 수명을 연장할 수 있는 구조를 가지는 저항성 메모리 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 저항성 메모리 소자는 기판 상의 제1 영역 및 제2 영역에서 제1 수평 방향으로 연장되는 복수의 제1 도전 라인과, 상기 제1 영역 및 상기 제2 영역에서 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 연장되고 상기 복수의 제1 도전 라인으로부터 수직 방향으로 이격된 복수의 제2 도전 라인과, 상기 제1 영역 및 상기 제2 영역에서 상기 복수의 제1 도전 라인과 상기 복수의 제2 도전 라인과의 사이의 복수의 교차 지점에서 상기 제1 도전 라인 및 상기 제2 도전 라인에 연결되도록 배치된 복수의 메모리 셀을 포함하고, 상기 복수의 메모리 셀은 상기 제1 영역에 배치되고 수평 방향에서 제1 폭을 가지는 제1 저항성 메모리 패턴을 가지는 활성 메모리 셀과, 상기 제2 영역에 배치되고 상기 수평 방향에서 제2 폭을 가지는 제2 저항성 메모리 패턴을 가지는 더미 메모리 셀을 포함하고, 상기 제1 폭은 상기 제2 폭보다 더 작다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 저항성 메모리 소자는 기판 상의 제1 영역 및 제2 영역에서 제1 수평 방향으로 연장되는 복수의 제1 도전 라인과, 상기 제1 영역 및 상기 제2 영역에서 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 연장되고 상기 복수의 제1 도전 라인으로부터 수직 방향으로 이격된 복수의 제2 도전 라인과, 상기 제1 영역 및 상기 제2 영역에서 상기 복수의 제1 도전 라인과 상기 복수의 제2 도전 라인과의 사이의 복수의 교차 지점에서 상기 제1 도전 라인 및 상기 제2 도전 라인에 연결되도록 배치된 복수의 메모리 셀과, 상기 제1 영역 및 상기 제2 영역에서 상기 복수의 메모리 셀에 포함된 복수의 저항성 메모리 패턴과, 상기 제1 영역 및 상기 제2 영역에서 상기 복수의 메모리 셀 각각의 사이를 채우는 절연막을 포함하고, 상기 복수의 저항성 메모리 패턴 중 상기 제1 영역에 있는 제1 저항성 메모리 패턴의 제1 부피는 상기 제2 영역에 있는 제2 저항성 메모리 패턴의 제2 부피보다 더 작다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 저항성 메모리 소자는 기판 상의 제1 영역 및 제2 영역에 배치된 복수의 메모리 셀과, 상기 제1 영역 및 상기 제2 영역에서 상기 복수의 메모리 셀 각각의 측벽에 접하는 복수의 인캡슐레이션 절연막과, 상기 제1 영역 및 상기 제2 영역에서 상기 복수의 메모리 셀 각각으로부터 수평 방향으로 이격된 위치에서 상기 복수의 메모리 셀 각각의 사이를 채우고 상기 복수의 인캡슐레이션 절연막의 구성 물질보다 열팽창 계수가 더 큰 절연막으로 이루어지는 복수의 갭필 절연막을 포함하고, 상기 복수의 메모리 셀은 상기 제1 영역에 배치되고 수평 방향에서 제1 폭을 가지는 제1 저항성 메모리 패턴을 가지는 복수의 활성 메모리 셀과, 상기 제2 영역에 배치되고 상기 수평 방향에서 제2 폭을 가지는 제2 저항성 메모리 패턴을 가지는 복수의 더미 메모리 셀을 포함하고, 상기 제1 폭은 상기 제2 폭보다 더 작다.
본 발명의 기술적 사상에 의한 저항성 메모리 소자는 복수의 메모리 셀 각각의 측벽을 덮는 인캡슐레이션 절연막의 열에 의한 수축 특성과, 복수의 메모리 셀 각각의 사이의 공간을 채우는 갭필 절연막의 열에 의한 팽창 특성을 이용하여, 복수의 메모리 셀 각각에 포함된 복수의 저항성 메모리 패턴의 외부로부터 상기 복수의 저항성 메모리 패턴에 물리적 압력을 인가하여 상기 복수의 저항성 메모리 패턴으로부터 보이드 영역들을 미리 제거한다. 따라서, 저항성 메모리 소자의 실제 동작 중에 메모리 셀에 포함된 저항성 메모리 패턴의 수축으로 인한 열화를 방지할 수 있으며, 저항성 메모리 소자의 수명을 연장할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 저항성 메모리 소자를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 도 1에 예시한 메모리 소자의 예시적인 구성을 설명하기 위한 블록도이다.
도 3은 도 2에 예시한 메모리 셀 어레이의 일 구현예를 나타내는 회로도이다.
도 4는 본 발명의 기술적 사상에 의한 실시예들에 따른 저항성 메모리 소자의 일부 구성을 개략적으로 도시한 평면 레이아웃 다이어그램이다.
도 5a는 도 4의 X1 - X1' 선 단면, 및 X2 - X2' 선 단면에 대응하는 부분들의 일부 구성을 도시한 단면도이고, 도 5b는 도 5a에서 "CX1" 및 "CX2"로 표시한 영역들의 확대 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 저항성 메모리 소자를 설명하기 위한 단면도이다.
도 7은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 저항성 메모리 소자를 설명하기 위한 단면도이다.
도 8a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 저항성 메모리 소자를 설명하기 위한 단면도이고, 도 8b는 도 8a에 예시한 저항성 메모리 소자를 구성하는 일부 메모리 셀들의 등가 회로도이다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 저항성 메모리 소자를 설명하기 위한 단면도이다.
도 10은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 저항성 메모리 소자를 설명하기 위한 단면도이다.
도 11a 내지 도 20b는 본 발명의 기술적 사상에 의한 실시예들에 따른 저항성 메모리 소자의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 도 11a, 도 12a, 도 13, 도 14, 도 15a, 도 16, 도 17, 도 18, 도 19a, 및 도 20a는 상기 저항성 메모리 소자의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이고, 도 11b, 도 12b, 도 15b, 및 도 19b는 각각 도 11a, 도 12a, 도 15a, 및 도 19a에 예시된 영역들의 평면도이고, 도 20b는 도 20a에서 "CX1" 및 "CX2"로 표시한 영역들의 확대 단면도이다.
도 21 내지 도 24는 본 발명의 기술적 사상에 의한 저항성 메모리 소자의 다른 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 첨부 도면에 있어서, 구성 요소들의 치수는 본 발명의 명확한 이해를 위하여 실제보다 확대하거나 축소될 수 있다. 첨부 도면에서, 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 저항성 메모리 소자를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 소자(12) 및 메모리 콘트롤러(20)를 포함할 수 있다. 메모리 소자(12)는 메모리 셀 어레이(MCA), 로우 디코더(RD), 칼럼 디코더(CD), 및 제어 로직(CL)을 포함할 수 있다.
메모리 콘트롤러(20)는 호스트(HOST)로부터의 기입/독출 요청에 응답하여 메모리 소자(12)에 저장된 데이터를 독출하거나, 또는 메모리 소자(12)에 데이터를 기입하도록 메모리 소자(12)를 제어할 수 있다. 메모리 콘트롤러(20)는 메모리 소자(12)에 어드레스(ADDR), 커맨드(CMD), 및 제어 신호(CTRL)를 제공함으로써, 메모리 소자(12)에 대한 프로그램(program)(또는 기입), 독출(read), 및 소거(erase) 동작을 제어할 수 있다. 또한, 기입될 데이터(DATA)와 독출된 데이터(DATA)가 메모리 콘트롤러(20)와 메모리 소자(12) 사이에서 송수신될 수 있다.
메모리 셀 어레이(MCA)는 복수의 제1 신호 라인과 복수의 제2 신호 라인이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀, 예를 들면, 도 3에 예시한 복수의 메모리 셀(AMC, DMC)을 포함할 수 있다. 예시적인 실시예들에서, 상기 복수의 제1 신호 라인은 복수의 비트 라인일 수 있고, 상기 복수의 제2 신호 라인은 복수의 워드 라인일 수 있다. 다른 예시적인 실시예들에서, 상기 복수의 제1 신호 라인은 복수의 워드 라인일 수 있고, 상기 복수의 제2 신호 라인은 복수의 비트 라인일 수 있다.
상기 복수의 메모리 셀은 각각 하나의 비트를 저장하는 싱글 레벨 셀(SLC: single level cell), 적어도 2 비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(MLC: multi level cell), 또는 이들의 조합을 포함할 수 있다.
메모리 셀 어레이(MCA)는 가변 저항 소자, 예를 들면, 도 3에 예시한 가변 저항(R)을 포함하는 저항성 메모리 셀들을 포함할 수 있다. 예시적인 실시예들에서, 상기 가변 저항 소자가 온도에 따라 저항이 변화하는 상변화 물질을 포함하는 경우, 메모리 소자(12)는 PRAM(phase-change random-access memory) 소자가 될 수 있다.
로우 디코더(RD)는 메모리 셀 어레이(MCA)를 구성하는 복수의 워드 라인을 구동할 수 있으며, 칼럼 디코더(CD)는 메모리 셀 어레이(MCA)를 구성하는 복수의 비트 라인을 구동할 수 있다. 로우 디코더(RD)는 로우 어드레스를 디코딩하는 디코딩 수단과, 디코딩 결과에 따른 각종 로우 제어 신호들에 응답하여 스위칭이 제어되는 스위치 수단을 포함할 수 있다. 칼럼 디코더(CD)는 칼럼 어드레스를 디코딩하는 디코딩 수단과, 디코딩 결과에 따른 각종 칼럼 제어 신호들에 응답하여 스위칭이 제어되는 스위치 수단을 포함할 수 있다.
제어 로직(CL)은 메모리 소자(12)의 전반적인 동작을 제어할 수 있으며, 메모리 셀 어레이(MCA)에서 메모리 셀을 선택하는 동작을 수행하기 위하여 로우 디코더(RD) 및 칼럼 디코더(CD)를 제어할 수 있다. 일 예로서, 제어 로직(CL)은 외부로부터의 어드레스를 처리하여 로우 어드레스 및 칼럼 어드레스를 생성할 수 있다. 메모리 소자(12)는 기입 및 독출 동작에 이용되는 각종 기입 전압 및 독출 전압을 생성하는 전원 발생 수단(미도시)을 포함할 수 있으며, 제어 로직(CL)의 제어 하에 기입 전압 및 독출 전압이 로우 디코더(RD) 및 칼럼 디코더(CD)를 통해 메모리 셀로 제공될 수 있다.
도 2는 도 1에 예시한 메모리 소자(12)의 예시적인 구성을 설명하기 위한 블록도이다.
도 2를 참조하면, 메모리 소자(12)는 메모리 셀 어레이(MCA), 로우 디코더(RD), 칼럼 디코더(CD), 및 제어 로직(CL)을 포함할 수 있다. 또한, 메모리 소자(12)는 기입/독출 회로(14), 기준 신호 발생부(16), 및 전원 발생부(18)를 더 포함할 수 있다. 기입/독출 회로(14)는 센스 앰프(14A) 및 기입 드라이버(14B)를 포함할 수 있다.
메모리 셀 어레이(MCA)에 포함된 복수의 메모리 셀은 복수의 워드 라인(WL) 및 복수의 비트 라인(BL)에 연결될 수 있다. 복수의 워드 라인(WL) 및 복수의 비트 라인(BL)을 통해 다양한 전압 신호 또는 전류 신호가 제공될 수 있고, 그에 따라 선택된 메모리 셀들에 대해서는 데이터가 기입되거나 독출되며, 나머지 비선택된 메모리 셀들에 대해서는 기입이나 독출이 수행되는 것이 방지될 수 있다.
제어 로직(CL)에서 커맨드(CMD)에 수반하여 억세스할 메모리 셀을 지시하기 위한 어드레스(ADDR)가 수신될 수 있다. 어드레스(ADDR)는 메모리 셀 어레이(MCA)의 워드 라인(WL)을 선택하기 위한 로우 어드레스(X_ADDR)와 메모리 셀 어레이(MCA)의 비트 라인(BL)을 선택하기 위한 칼럼 어드레스(Y_ADDR)를 포함할 수 있다. 로우 디코더(RD)는 로우 어드레스(X_ADDR)에 응답하여 워드 라인 선택 동작을 수행하며, 칼럼 디코더(CD)는 칼럼 어드레스(Y_ADDR)에 응답하여 비트 라인 선택 동작을 수행할 수 있다.
기입/독출 회로(14)는 비트 라인(BL)에 연결되어 메모리 셀에 데이터를 기입하거나, 메모리 셀로부터 데이터를 독출할 수 있다.
전원 발생부(18)는 기입 동작에 이용되는 기입 전압(Vwrite)과, 독출 동작에 이용되는 독출 전압(Vread)을 생성할 수 있다. 기입 전압(Vwrite)은 셋 전압 및 리셋 전압을 포함할 수 있다. 기입 전압(Vwrite) 및 독출 전압(Vread)은 칼럼 디코더(CD)를 통해 비트 라인(BL)으로 제공되거나, 로우 디코더(RD)를 통해 워드 라인(WL)으로 제공될 수 있다.
기준 신호 발생부(16)는 데이터 독출 동작에 관련된 각종 기준 신호들로서 기준 전압(Vref) 및 기준 전류(Iref)를 생성할 수 있다.
기입/독출 회로(14)에서, 센스 앰프(14A)는 기준 전압(Vref) 또는 기준 전류(Iref)를 이용하여 데이터를 판별하기 위하여 비트 라인(BL)의 센싱 노드에 연결될 수 있다. 기입/독출 회로(14)는 독출된 데이터에 대한 판별 결과에 따른 패스/페일 신호(P/F)를 제어 로직(CL)으로 제공할 수 있다. 제어 로직(CL)은 패스/페일 신호(P/F)를 참조하여 메모리 셀 어레이(MCA)의 기입 및 독출 동작을 제어할 수 있다.
제어 로직(CL)은 메모리 콘트롤러(20)(도 1 참조)로부터 수신한 어드레스(ADDR), 커맨드(CMD), 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(MCA)에 데이터를 기입하거나 메모리 셀 어레이(MCA)로부터 데이터를 독출하기 위한 각종 제어 신호(CTRL_RW)를 출력할 수 있다.
도 3은 도 2에 예시한 메모리 셀 어레이(MCA)의 일 구현예를 나타내는 회로도이다.
도 3을 참조하면, 메모리 셀 어레이(MCA)는 복수의 셀 영역을 포함할 수 있으며, 도 3은 상기 복수의 셀 영역 중 하나의 셀 영역을 나타낼 수 있다.
메모리 셀 어레이(MCA)는 복수의 워드 라인(WL0, WL1, ..., WLn)과, 복수의 비트 라인(BL0, BL1, ..., BLm)과, 복수의 메모리 셀(MC)을 포함할 수 있다.
복수의 워드 라인(WL0, WL1, ..., WLn)은 도 2의 워드 라인(WL)에 대응하고, 복수의 비트 라인(BL0, BL1, ..., BLm)은 도 2의 비트 라인(BL)에 대응할 수 있다. 복수의 메모리 셀(MC)은 각각 복수의 워드 라인(WL0, WL1, ..., WLn)과 복수의 비트 라인(BL0, BL1, ..., BLm)과의 교차 지점에 배치될 수 있다. 워드 라인(WL)의 개수, 비트 라인(BL)의 개수, 및 메모리 셀(MC)의 개수는 실시예에 따라 다양하게 변경될 수 있다.
복수의 메모리 셀(MC)은 각각 정보 저장을 위한 가변 저항(R)과, 메모리 셀을 선택하기 위한 선택 소자(D)를 포함할 수 있다. 선택 소자(D)는 복수의 워드 라인(WL0, WL1, ..., WLn) 중 하나의 워드 라인에 전기적으로 연결되고, 가변 저항(R)은 복수의 비트 라인(BL0, BL1, ..., BLm) 중 하나의 비트 라인에 전기적으로 연결되고, 가변 저항(R)과 선택 소자(D)는 직렬로 연결될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 가변 저항(R)이 워드 라인에 연결되고 선택 소자(D)가 비트 라인에 연결될 수도 있다.
메모리 소자(12)(도 2 참조)를 구동하기 위하여, 복수의 워드 라인(WL0, WL1, ..., WLn) 및 복수의 비트 라인(BL0, BL1, ..., BLm)을 통해 메모리 셀(MC)의 가변 저항(R)에 전압이 인가되어 가변 저항(R)에 전류가 흐를 수 있다. 가변 저항(R)은 인가되는 전기적 펄스에 의해 복수 개의 저항 상태들 중 하나의 상태로 변화될 수 있다. 예시적인 실시예들에서, 가변 저항(R)은 전류 량에 따라 결정 상태가 변화하는 상변화 물질을 포함할 수 있다. 상기 상변화 물질은 비교적 저항이 높은 비정질 상태(amorphous state) 또는 비교적 저항이 낮은 결정 상태(crystal state)로 변화될 수 있다. 상기 상변화 물질은 전류의 양에 따라 발생되는 주울 열(Joule's heat) 의해 상(phase)이 변화될 수 있으며, 이와 같은 상변화를 이용하여 데이터를 기입할 수 있다.
복수의 워드 라인(WL0, WL1, ..., WLn) 및 복수의 비트 라인(BL0, BL1, ..., BLm)의 선택에 의해 임의의 메모리 셀(MC)이 어드레스 될 수 있고, 선택된 워드 라인 및 비트 라인 사이에 소정의 신호를 인가하여, 메모리 셀(MC)을 프로그래밍할 수 있다. 또한, 복수의 비트 라인(BL0, BL1, ..., BLm)을 통하여 전류 값을 측정함으로써, 해당 메모리 셀(MC)의 저항성 메모리 패턴의 저항 값에 따른 정보, 즉 프로그래밍된 정보를 판독할 수 있다.
도 4, 도 5a 및 도 5b는 본 발명의 기술적 사상에 의한 실시예들에 따른 저항성 메모리 소자(100)를 설명하기 위한 도면들로서, 도 4는 저항성 메모리 소자(100)의 일부 구성을 개략적으로 도시한 평면 레이아웃 다이어그램이고, 도 5a는 도 4의 X1 - X1' 선 단면, 및 X2 - X2' 선 단면에 대응하는 부분들의 일부 구성을 도시한 단면도이고, 도 5b는 도 5a에서 "CX1" 및 "CX2"로 표시한 영역들의 확대 단면도이다. 도 4, 도 5a 및 도 5b에 예시한 저항성 메모리 소자(100)의 메모리 셀 어레이(MCA)는 도 3을 참조하여 설명한 등가 회로 구성을 가질 수 있다.
도 4, 도 5a 및 도 5b를 참조하면, 저항성 메모리 소자(100)의 메모리 셀 어레이(MCA)는 기판(102) 상에서 제1 수평 방향(X 방향)으로 상호 평행하게 연장되는 복수의 제1 도전 라인(110)과, 제1 수평 방향(X 방향)에 교차하는 제2 수평 방향(Y 방향)으로 상호 평행하게 연장되는 복수의 제2 도전 라인(170)을 포함한다. 본 예에서는 제1 수평 방향 및 제2 수평 방향이 상호 직교하는 경우를 예로 들어 설명하지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 복수의 제1 도전 라인(110)은 도 3에 예시한 복수의 워드 라인(WL0, WL1, ..., WLn)을 구성하고, 복수의 제2 도전 라인(170)은 도 3에 예시한 복수의 비트 라인(BL0, BL1, ..., BLm)을 구성할 수 있다. 다른 예시적인 실시예들에서, 복수의 제1 도전 라인(110)은 복수의 비트 라인(BL0, BL1, ..., BLm)을 구성하고, 복수의 제2 도전 라인(170)은 복수의 워드 라인(WL0, WL1, ..., WLn)을 구성할 수도 있다.
복수의 워드 라인(WL0, WL1, ..., WLn)과 복수의 비트 라인(BL0, BL1, ..., BLm)과의 사이의 복수의 교차 지점에는 복수의 메모리 셀(MC)(도 3 참조)이 배치될 수 있다. 복수의 메모리 셀(MC)은 복수의 활성 메모리 셀(AMC) 및 복수의 더미 메모리 셀(DMC)을 포함할 수 있다. 복수의 활성 메모리 셀(AMC) 및 복수의 더미 메모리 셀(DMC)은 각각 복수의 워드 라인(WL0, WL1, ..., WLn) 중 하나의 워드 라인과, 복수의 비트 라인(BL0, BL1, ..., BLm) 중 하나의 비트 라인에 연결되도록 구성될 수 있다.
메모리 셀 어레이(MCA)는 기판(102) 상의 제1 영역(A1) 및 제2 영역(A2)에 배치될 수 있다. 제1 영역(A1)은 복수의 활성 메모리 셀(AMC)을 포함하는 영역이고, 제2 영역(A2)은 복수의 더미 메모리 셀(DMC)을 포함하는 영역일 수 있다. 복수의 활성 메모리 셀(AMC)은 각각 정상 동작을 수행하는 메모리 셀일 수 있다. 복수의 더미 메모리 셀(DMC)은 각각 정상 동작을 수행하지 않는 메모리 셀일 수 있다.
예시적인 실시예들에서, 복수의 더미 메모리 셀(DMC)이 배치되는 제2 영역(A2)은 메모리 셀 어레이(MCA)의 에지(edge) 영역일 수 있다. 다른 예시적인 실시예들에서, 복수의 더미 메모리 셀(DMC)이 배치되는 제2 영역(A2)은 메모리 셀 어레이(MCA) 내에서 콘택 플러그(도시 생략)가 관통하는 영역의 주변 영역일 수 있다. 도 4에 표시한 제1 영역(A1) 및 제2 영역(A2)은 각각 임의로 정의된 것으로서, 제1 영역(A1) 및 제2 영역(A2) 각각의 범위 및 평면 형상은 도 4에 예시한 바에 한정되지 않는다. 메모리 셀 어레이(MCA)에서 제1 영역(A1) 및 제2 영역(A2) 각각의 범위 및 평면 형상은 저항성 메모리 소자(100)에서 요구되는 전기적 특성 또는 회로 배치에 따라 다양하게 설정될 수 있다.
기판(102) 상에는 층간절연막(104)이 배치될 수 있다. 층간절연막(104)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
복수의 제1 도전 라인(110)은 드라이버(DRV)에 연결될 수 있다. 드라이버(DRV)는 복수의 제1 도전 라인(110)에 전압을 인가하기 위한 회로들로서, 예를 들면 도 2를 참조하여 설명한 로우 디코더(RD)를 포함할 수 있다. 드라이버(DRV)는 배선(32)을 통해 복수의 제1 도전 라인(110) 각각의 액세스 포인트(AP)에 전압을 인가할 수 있다. 셋(set) 기입 수행 시, 선택된 메모리 셀(MC), 예를 들면 활성 메모리 셀(AMC) 또는 더미 메모리 셀(DMC)이 연결되어 있는 선택된 제1 도전 라인(110) 및 선택된 제2 도전 라인(170)을 통해 전압을 인가 받을 수 있다. 예를 들면, 상기 선택된 제1 도전 라인(110)에는 액세스 포인트(AP)를 통해 셋 고전압이 인가되고, 상기 선택된 제2 도전 라인(170)에는 상기 셋 고전압보다 낮은 전압인 셋 저전압이 인가됨으로써, 상기 셋 고전압과 상기 셋 저전압의 전위 차이에 해당하는 전압이 상기 선택된 메모리 셀(MC)의 양단에 인가되고, 상기 선택된 메모리 셀(MC)에 셋 전류가 흐르게 되며, 이에 따라 복수의 제1 도전 라인(110) 및 복수의 제2 도전 라인(170)에 전류가 흐를 수 있다.
복수의 제1 도전 라인(110) 각각의 사이에는 복수의 제1 절연 패턴(112)(도 11b 참조)이 개재되고, 복수의 제2 도전 라인(170) 각각의 사이에는 복수의 제2 절연 패턴(172)이 개재될 수 있다. 복수의 제1 절연 패턴(112) 및 제2 절연 패턴(172)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.
복수의 제1 도전 라인(110) 및 복수의 제2 도전 라인(170)은 각각 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 복수의 제1 도전 라인(110) 및 복수의 제2 도전 라인(170)은 각각 W, Ti, Ta, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, TiCSiN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, Au, Ag, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn, ITO(indium tin oxide), 이들의 합금, 또는 이들의 조합을 포함할 수 있다. 복수의 제1 도전 라인(110) 및 복수의 제2 도전 라인(170)은 각각 도전성 배리어막을 더 포함할 수 있다. 상기 도전성 배리어막은 예를 들면 Ti, TiN, Ta, TaN, 또는 이들의 조합으로 이루어질 수 있다.
복수의 제1 도전 라인(110)과 상기 복수의 제2 도전 라인(170)과의 사이의 복수의 교차 지점에 배치된 복수의 활성 메모리 셀(AMC) 및 복수의 더미 메모리 셀(DMC)은 각각 절연막에 의해 상호 절연될 수 있다. 상기 절연막은 제1 영역(A1)에서 복수의 활성 메모리 셀(AMC) 각각의 사이의 공간을 채우는 복수의 제1 인캡슐레이션 절연막(162) 및 복수의 제1 갭필 절연막(166)과, 제2 영역(A2)에서 복수의 더미 메모리 셀(DMC) 각각의 사이의 공간을 채우는 복수의 제2 인캡슐레이션 절연막(164) 및 복수의 제2 갭필 절연막(168)을 포함할 수 있다.
제1 영역(A1)에서, 복수의 활성 메모리 셀(AMC)은 각각 제1 도전 라인(110) 상에 차례로 적층된 하부 전극(BE), 선택 소자(124), 중간 전극(ME), 하부 배리어(132), 제1 저항성 메모리 패턴(140A), 상부 배리어(134), 및 상부 전극(TE)을 포함할 수 있다. 제2 영역(A2)에서, 복수의 더미 메모리 셀(DMC)은 각각 제1 도전 라인(110) 상에 차례로 적층된 하부 전극(BE), 선택 소자(124), 중간 전극(ME), 하부 배리어(132), 제2 저항성 메모리 패턴(140B), 상부 배리어(134), 및 상부 전극(TE)을 포함할 수 있다.
복수의 활성 메모리 셀(AMC) 및 복수의 더미 메모리 셀(DMC)에서, 하부 전극(BE), 중간 전극(ME), 및 상부 전극(TE)은 각각 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 하부 전극(BE), 중간 전극(ME), 및 상부 전극(TE)은 각각 W, Ti, Ta, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, TiCSiN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
복수의 활성 메모리 셀(AMC) 및 복수의 더미 메모리 셀(DMC)에서, 선택 소자(124)는 비정질 상태의 칼코게나이드 스위칭 물질을 포함할 수 있다. 선택 소자(124)는 선택 소자(124)의 양단에 걸린 전압의 크기에 따라 저항이 변화할 수 있는 물질층을 포함할 수 있다. 예를 들면, 선택 소자(124)는 OTS(Ovonic Threshold Switching) 물질을 포함할 수 있다. 상기 OTS 물질은 칼코게나이드 스위칭 물질을 포함할 수 있다. 예시적인 실시예들에서, 선택 소자(124)는 GeSe, GeS, AsSe, AsTe, AsS, SiTe, SiSe, SiS, GeAs, SiAs, SnSe, SnTe 등의 2 성분계 물질들, GeAsTe, GeAsSe, AlAsTe, AlAsSe, SiAsSe, SiAsTe, GeSeTe, GeSeSb, GaAsSe, GaAsTe, InAsSe, InAsTe, SnAsSe, SnAsTe 등의 3 성분계 물질들, GeSiAsTe, GeSiAsSe, GeSiSeTe, GeSeTeSb, GeSiSeSb, GeSiTeSb, GeSeTeBi, GeSiSeBi, GeSiTeBi, GeAsSeSb, GeAsTeSb, GeAsTeBi, GeAsSeBi, GeAsSeIn, GeAsSeGa, GeAsSeAl, GeAsSeTl, GeAsSeSn, GeAsSeZn, GeAsTeIn, GeAsTeGa, GeAsTeAl, GeAsTeTl, GeAsTeSn, GeAsTeZn 등의 4 성분계 물질들, GeSiAsSeTe, GeAsSeTeS, GeSiAsSeS, GeSiAsTeS, GeSiSeTeS, GeSiAsSeP, GeSiAsTeP, GeAsSeTeP, GeSiAsSeIn, GeSiAsSeGa, GeSiAsSeAl, GeSiAsSeTl, GeSiAsSeZn, GeSiAsSeSn, GeSiAsTeIn, GeSiAsTeGa, GeSiAsTeAl, GeSiAsTeTl, GeSiAsTeZn, GeSiAsTeSn, GeAsSeTeIn, GeAsSeTeGa, GeAsSeTeAl, GeAsSeTeTl, GeAsSeTeZn, GeAsSeTeSn, GeAsSeSIn, GeAsSeSGa, GeAsSeSAl, GeAsSeSTl, GeAsSeSZn, GeAsSeSSn, GeAsTeSIn, GeAsTeSGa, GeAsTeSAl, GeAsTeSTl, GeAsTeSZn, GeAsTeSSn, GeAsSeInGa, GeAsSeInAl, GeAsSeInTl, GeAsSeInZn, GeAsSeInSn, GeAsSeGaAl, GeAsSeGaTl, GeAsSeGaZn, GeAsSeGaSn, GeAsSeAlTl, GeAsSeAlZn, GeAsSEAlSn, GeAsSeTlZn, GeAsSeTlSn, GeAsSeZnSn 등의 5 성분계 물질들, 및 GeSiAsSeTeS, GeSiAsSeTeIn, GeSiAsSeTeGa, GeSiAsSeTeAl, GeSiAsSeTeTl, GeSiAsSeTeZn, GeSiAsSeTeSn, GeSiAsSeTeP, GeSiAsSeSIn, GeSiAsSeSGa, GeSiAsSeSAl, GeSiAsSeSTl, GeSiAsSeSZn, GeSiAsSeSSn, GeAsSeTeSIn, GeAsSeTeSGa, GeAsSeTeSAl, GeAsSeTeSTl, GeAsSeTeSZn, GeAsSeTeSSn, GeAsSeTePIn, GeAsSeTePGa, GeAsSeTePAl, GeAsSeTePTl, GeAsSeTePZn, GeAsSeTePSn, GeSiAsSeInGa, GeSiAsSeInAl, GeSiAsSeInTl, GeSiAsSeInZn, GeSiAsSeInSn, GeSiAsSeGaAl, GeSiAsSeGaTl, GeSiAsSeGaZn, GeSiAsSeGaSn, GeSiAsSeAlSn, GeAsSeTeInGa, GeAsSeTeInAl, GeAsSeTeInTl, GeAsSeTeInZn, GeAsSeTeInSn, GeAsSeTeGaAl, GeAsSeTeGaTl, GeAsSeTeGaZn, GeAsSeTeGaSn, GeAsSeTeAlSn, GeAsSeSInGa, GeAsSeSInAl, GeAsSeSInTl, GeAsSeSInZn, GeAsSeSInSn, GeAsSeSGaAl, GeAsSeSGaTl, GeAsSeSGaZn, GeAsSeSGaSn, GeAsSeSAlSn 등의 6 성분계 물질들 중에서 선택되는 물질로 이루어지는 단일층 또는 다중층으로 이루어질 수 있다.
다른 예시적인 실시예들에서, 선택 소자(124)는 선택 소자(124)의 구성 물질로서 위에서 예시한 2 성분계 내지 6 성분계 물질들 중에서 선택된 적어도 하나의 물질과, B, C, N, 및 O 중에서 선택된 적어도 하나의 추가 원소를 포함할 수 있다.
제1 저항성 메모리 패턴(140A) 및 제2 저항성 메모리 패턴(140B)은 가열 시간에 따라 비정질(amorphous) 상태와 결정질(crystalline) 상태 사이에서 가역적으로 변화하는 상변화 물질을 포함할 수 있다. 예를 들면, 제1 저항성 메모리 패턴(140A) 및 제2 저항성 메모리 패턴(140B)은 이들 각각의 양단에 인가되는 전압에 의해 발생하는 줄 열(Joule heat)에 의해 상(phase)이 가역적으로 변화될 수 있고, 이러한 상변화에 의해 저항이 변화될 수 있는 물질을 포함할 수 있다. 예시적인 실시예들에서, 제1 저항성 메모리 패턴(140A) 및 제2 저항성 메모리 패턴(140B)은 각각 상변화 물질로서 칼코게나이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 제1 저항성 메모리 패턴(140A) 및 제2 저항성 메모리 패턴(140B)은 각각 GeTe, GeSe, GeS, SbSe, SbTe, SbS, SbSe, SnSb, InSe, InSb, AsTe, AlTe, GaSb, AlSb, BiSb, ScSb, Ysb, CeSb, DySb, NdSb 등의 2 성분계 물질들, GeSbSe, AlSbTe, AlSbSe, SiSbSe, SiSbTe, GeSeTe, InGeTe, GeSbTe, GeAsTe, SnSeTe, GeGaSe, BiSbSe, GaSeTe, InGeSb, GaSbSe, GaSbTe, InSbSe, InSbTe, SnSbSe, SnSbTe, ScSbTe, ScSbSe, ScSbS, YSbTe, YSbSe, YSbS, CeSbTe, CeSbSe, CeSbS, DySbTe, DySbSe, DySbS, NdSbTe, NdSbSe, NdSbS 등의 3 성분계 물질들, GeSbTeS, BiSbTeSe, AgInSbTe, GeSbSeTe, GeSnSbTe, SiGeSbTe, SiGeSbSe, SiGeSeTe, BiGeSeTe, BiSiGeSe, BiSiGeTe, GeSbTeBi, GeSbSeBi, GeSbSeIn, GeSbSeGa, GeSbSeAl, GeSbSeTl, GeSbSeSn, GeSbSeZn, GeSbTeIn, GeSbTeGa, GeSbTeAl, GeSbTeTl, GeSbTeSn, GeSbTeZn, ScGeSbTe, ScGeSbSe, ScGeSbS, YGeSbTe, YGeSbSe, YGeSbS, CeGeSbTe, CeGeSbSe, CeGeSbS, DyGeSbTe, DyGeSbSe, DyGeSbS, NdGeSbTe, NdGeSbSe, NdGeSbS 등의 4 성분계 물질들, 및 InSbTeAsSe, GeScSbSeTe, GeSbSeTeS, GeScSbSeS, GeScSbTeS, GeScSeTeS, GeScSbSeP, GeScSbTeP, GeSbSeTeP, GeScSbSeIn, GeScSbSeGa, GeScSbSeAl, GeScSbSeTl, GeScSbSeZn, GeScSbSeSn, GeScSbTeIn, GeScSbTeGa, GeSbAsTeAl, GeScSbTeTl, GeScSbTeZn, GeScSbTeSn, GeSbSeTeIn, GeSbSeTeGa, GeSbSeTeAl, GeSbSeTeTl, GeSbSeTeZn, GeSbSeTeSn, GeSbSeSIn, GeSbSeSGa, GeSbSeSAl, GeSbSeSTl, GeSbSeSZn, GeSbSeSSn, GeSbTeSIn, GeSbTeSGa, GeSbTeSAl, GeSbTeSTl, GeSbTeSZn, GeSbTeSSn, GeSbSeInGa, GeSbSeInAl, GeSbSeInTl, GeSbSeInZn, GeSbSeInSn, GeSbSeGaAl, GeSbSeGaTl, GeSbSeGaZn, GeSbSeGaSn, GeSbSeAlTl, GeSbSeAlZn, GeSbSeAlSn, GeSbSeTlZn, GeSbSeTlSn, GeSbSeZnSn 등의 5 성분계 물질들 중에서 선택되는 물질로 이루어지는 단일층 또는 다중층으로 이루어질 수 있다.
다른 예시적인 실시예들에서, 제1 저항성 메모리 패턴(140A) 및 제2 저항성 메모리 패턴(140B)은 각각 제1 저항성 메모리 패턴(140A) 및 제2 저항성 메모리 패턴(140B)의 구성 물질로서 위에서 예시한 2 성분계 내지 5 성분계 물질들 중에서 선택된 물질과, B, C, N, O, P, Cd, W, Ti, Hf, 및 Zr 중에서 선택된 적어도 하나의 추가 원소를 포함할 수 있다.
제1 저항성 메모리 패턴(140A) 및 제2 저항성 메모리 패턴(140B) 각각의 저면은 하부 배리어(132)에 접하고, 제1 저항성 메모리 패턴(140A) 및 제2 저항성 메모리 패턴(140B) 각각의 상면은 상부 배리어(134)에 접할 수 있다. 하부 배리어(132) 및 상부 배리어(134)는 각각 전도성 재료, 예를 들면 W, WN, WC, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
도 5b에 예시한 바와 같이, 제2 저항성 메모리 패턴(140B)은 보이드 영역(VD)을 포함할 수 있다. 예시적인 실시예들에서, 제1 저항성 메모리 패턴(140A)은 보이드 영역을 포함하지 않을 수 있다. 다른 예시적인 실시예들에서, 제1 저항성 메모리 패턴(140A)은 보이드 영역을 포함하되, 제1 저항성 메모리 패턴(140A)에 포함된 보이드 영역의 총 부피는 제2 저항성 메모리 패턴(140B)에 포함된 보이드 영역(VD)의 총 부피보다 더 작을 수 있다.
예시적인 실시예들에서, 제1 저항성 메모리 패턴(140A)을 구성하는 상변화 물질의 밀도는 제2 저항성 메모리 패턴(140B)을 구성하는 상변화 물질의 밀도보다 더 클 수 있다. 예시적인 실시예들에서, 제1 영역(A1)에 있는 제1 저항성 메모리 패턴(140A)의 부피는 제2 영역(A2)에 있는 제2 저항성 메모리 패턴(140B)의 부피보다 더 작을 수 있다.
제1 영역(A1)에 있는 제1 저항성 메모리 패턴(140A)은 제1 수평 방향(X 방향)에서 제1 폭(W1)을 가질 수 있다. 제2 영역(A2)에 있는 제2 저항성 메모리 패턴(140B)은 제1 수평 방향(X 방향)에서 제2 폭(W2)을 가질 수 있다. 제1 폭(W1)은 제2 폭(W2)보다 더 작을 수 있다. 도 5a 및 도 5b에는 제1 저항성 메모리 패턴(140A) 및 제2 저항성 메모리 패턴(140B) 각각의 제1 수평 방향(X 방향)을 따르는 단면의 구성이 예시되어 있으나, 제2 수평 방향(Y 방향)을 따르는 단면 구성도 제1 수평 방향(X 방향)에서의 단면 구성과 동일 또는 유사할 수 있으며, 제2 수평 방향(Y 방향)에서, 제1 저항성 메모리 패턴(140A)의 폭은 제2 저항성 메모리 패턴(140B)의 폭보다 더 작을 수 있다. 예를 들면, 제1 저항성 메모리 패턴(140A)의 수평 방향(예를 들면, X 방향 또는 Y 방향)을 따르는 폭은 제2 저항성 메모리 패턴(140B)의 수평 방향(예를 들면, X 방향 또는 Y 방향)을 따르는 폭의 약 80 % 내지 약 95 %일 수 있으나, 이에 한정되는 것은 아니다.
제1 영역(A1)에서, 복수의 활성 메모리 셀(AMC)에 포함된 복수의 제1 저항성 메모리 패턴(140A) 각각의 사이의 수평 방향 이격 거리는, 복수의 활성 메모리 셀(AMC)에서 제1 저항성 메모리 패턴(140A)보다 기판(102)으로부터 더 먼 위치에 배치된 구성 요소들, 예를 들면 복수의 상부 전극(TE) 각각의 사이의 수평 방향 이격 거리보다 더 클 수 있다.
수직 방향(Z 방향)에서, 제1 영역(A1)에 있는 제1 저항성 메모리 패턴(140A)의 높이는 제2 영역(A2)에 있는 제2 저항성 메모리 패턴(140B)의 높이보다 더 작을 수 있다. 예를 들면, 제1 저항성 메모리 패턴(140A)의 수직 방향(Z 방향) 높이는 제2 저항성 메모리 패턴(140B)의 수직 방향(Z 방향) 높이의 약 80 % 내지 약 95 %일 수 있으나, 이에 한정되는 것은 아니다.
제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)에서, 제1 저항성 메모리 패턴(140A) 및 제2 저항성 메모리 패턴(140B) 각각의 폭은 하부 전극(BE), 선택 소자(124), 및 중간 전극(ME) 각각의 폭보다 더 작을 수 있다. 제1 영역(A1)에서 제1 저항성 메모리 패턴(140A)의 수평 방향 폭과 하부 전극(BE), 선택 소자(124), 및 중간 전극(ME) 각각의 수평 방향 폭과의 차이는 제2 영역(A2)에서 제2 저항성 메모리 패턴(140B)의 수평 방향 폭과 하부 전극(BE), 선택 소자(124), 및 중간 전극(ME) 각각의 수평 방향 폭과의 차이보다 더 클 수 있다.
수평 방향(예를 들면, X 방향 또는 Y 방향)에서, 제1 영역(A1)에 있는 활성 메모리 셀(AMC)의 제1 저항성 메모리 패턴(140A)의 폭은 제1 저항성 메모리 패턴(140A)의 저면 및 상면에 각각 접하는 하부 배리어(132) 및 상부 배리어(134) 각각의 폭보다 더 작을 수 있다.
제1 영역(A1)에 있는 복수의 활성 메모리 셀(AMC) 각각의 사이의 공간은 복수의 제1 인캡슐레이션 절연막(162) 및 복수의 제1 갭필 절연막(166)으로 채워질 수 있다. 제2 영역(A2)에 있는 복수의 더미 메모리 셀(DMC) 각각의 사이의 공간은 복수의 제2 인캡슐레이션 절연막(164) 및 복수의 제2 갭필 절연막(168)으로 채워질 수 있다.
제1 영역(A1)에서, 복수의 활성 메모리 셀(AMC) 각각의 측벽은 제1 인캡슐레이션 절연막(162)에 접하고, 복수의 제1 갭필 절연막(166)은 제1 인캡슐레이션 절연막(162)을 사이에 두고 활성 메모리 셀(AMC)로부터 이격될 수 있다. 제2 영역(A2)에서 복수의 더미 메모리 셀(DMC) 각각의 측벽은 제2 인캡슐레이션 절연막(164)에 접하고, 복수의 제2 갭필 절연막(168)은 제2 인캡슐레이션 절연막(164)을 사이에 두고 더미 메모리 셀(DMC)로부터 이격될 수 있다.
예시적인 실시예들에서, 복수의 제1 인캡슐레이션 절연막(162) 및 복수의 제2 인캡슐레이션 절연막(164)은 각각 탄소 원자(C)를 포함하지 않는 절연막으로 이루어질 수 있다. 복수의 제1 인캡슐레이션 절연막(162)은 각각 내측 라이너(162A) 및 외측 라이너(162B)를 포함할 수 있다. 내측 라이너(162A) 및 외측 라이너(162B)는 서로 다른 절연 물질로 이루어질 수 있다. 복수의 제2 인캡슐레이션 절연막(164)은 각각 내측 라이너(164A) 및 외측 라이너(164B)를 포함할 수 있다. 내측 라이너(164A) 및 외측 라이너(164B)는 서로 다른 절연 물질로 이루어질 수 있다. 예를 들면, 내측 라이너(162A) 및 내측 라이너(164A)는 실리콘 산화막으로 이루어지고, 외측 라이너(162B) 및 외측 라이너(164B)는 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 이루어질 수 있다.
예시적인 실시예들에서, 복수의 제1 인캡슐레이션 절연막(162) 및 복수의 제2 인캡슐레이션 절연막(164) 각각의 적어도 일부는 어닐링(annealing) 또는 주울 히팅(joule heating)에 의해 수축 가능한 물질로 이루어질 수 있다. 복수의 제1 인캡슐레이션 절연막(162) 및 복수의 제2 인캡슐레이션 절연막(164)은 각각 어닐링 또는 주울 히팅에 의한 열의 인가 전에는 댕글링 본드(dangling bond) 또는 다공성(porous) 영역을 포함하고, 어닐링 또는 주울 히팅에 의한 열의 인가 후에는 열에 의해 댕글링 본드 또는 다공성 영역에서 추가 결합이 수행되어 더욱 치밀하고 단단한 구조를 가지는 물질로 이루어질 수 있다. 예시적인 실시예들에서, 제1 인캡슐레이션 절연막(162)에 포함된 외측 라이너(162B)와 제2 인캡슐레이션 절연막(164)에 포함된 외측 라이너(164B)는 동일한 원소들을 포함하는 물질로 이루어지되, 제1 인캡슐레이션 절연막(162)에 포함된 외측 라이너(162B)는 제2 인캡슐레이션 절연막(164)에 포함된 외측 라이너(164B)보다 더 치밀하고 단단한 구조를 가질 수 있다.
제1 영역(A1)에서 제1 인캡슐레이션 절연막(162)을 구성하는 내측 라이너(162A) 및 외측 라이너(162B)는 제1 저항성 메모리 패턴(140A)을 향해 볼록하게 돌출된 돌출부(162AP, 162BP)를 포함할 수 있다. 제2 영역(A2)에서 제2 인캡슐레이션 절연막(164)을 구성하는 내측 라이너(164A) 및 외측 라이너(164B)는 각각 제2 저항성 메모리 패턴(140B)을 향해 볼록하게 돌출되는 부분을 포함하지 않을 수 있다.
복수의 제1 갭필 절연막(166) 및 복수의 제2 갭필 절연막(168)은 각각 복수의 제1 인캡슐레이션 절연막(162) 및 복수의 제2 인캡슐레이션 절연막(164) 각각의 구성 물질보다 열팽창 계수가 더 큰 절연막으로 이루어질 수 있다. 예를 들면, 복수의 제1 갭필 절연막(166) 및 복수의 제2 갭필 절연막(168)은 각각 SiOC, SiOCH, SiOH, HSQ(hydrogen silsequioxane-based flowable oxide), 알루미늄 산화물, 알루미늄 질화물, 지르코늄 산화물, 스트론튬 산화물, 란타넘 산화물, 이트륨 산화물, 또는 이들의 조합으로 이루어질 수 있다. 상기 HSQ는 화학식 (H2Si2O3)n (n은 3 내지 8의 정수)으로 표시되는 물질일 수 있다. 예를 들면, HSQ 막의 열팽창 계수는 약 18.5 ppm/℃이고, SiOC 막의 열팽창 계수는 약 13 ppm/℃이고, SiOCH 막의 열팽창 계수는 약 17 ppm/℃내지 약 18 ppm/℃이다. 이들 막은 열팽창 계수가 약 1 ppm/℃인 이산화실리콘 막에 비해 높은 열팽창 계수를 가지는 물질들로서, 복수의 제1 갭필 절연막(166) 및 복수의 제2 갭필 절연막(168)의 구설 물질로서 사용하기 적합하다.
예시적인 실시예들에서, 복수의 제1 갭필 절연막(166) 및 복수의 제2 갭필 절연막(168)은 각각 탄소 원자(C)를 포함하는 절연막으로 이루어질 수 있다. 이 경우, 복수의 제1 갭필 절연막(166) 및 복수의 제2 갭필 절연막(168) 내에서 탄소 원자(C)의 함량은 약 1 원자% 내지 약 30 원자%일 수 있다. 예를 들면, 복수의 제1 갭필 절연막(166) 및 복수의 제2 갭필 절연막(168)은 각각 탄소 원자(C)의 함량이 약 1 원자% 내지 약 30 원자%인 SiOC 막, 탄소 원자(C)의 함량이 약 1 원자% 내지 약 30 원자%인 SiOCH 막, 또는 이들의 조합으로 이루어질 수 있다.
제1 영역(A1)에서, 복수의 제1 갭필 절연막(166)은 각각 수직 방향(Z 방향)을 따라 가변적인 폭을 가질 수 있다. 예시적인 실시예들에서, 복수의 제1 갭필 절연막(166) 각각에서 활성 메모리 셀(AMC)의 제1 저항성 메모리 패턴(140A)에 대면하는 부분의 폭은 활성 메모리 셀(AMC) 중 제1 저항성 메모리 패턴(140A)을 제외한 다른 구성 요소들에 대면하는 부분들의 폭보다 더 클 수 있다. 예를 들면, 제1 갭필 절연막(166) 중 수평 방향(X 방향 또는 Y 방향)에서 제1 저항성 메모리 패턴(140A)에 대면하는 부분의 폭은, 수직 방향(Z 방향)에서 제1 저항성 메모리 패턴(140A)보다 기판(102)으로부터 더 먼 위치에 배치된 상부 전극(TE)에 대면하는 부분의 폭보다 더 클 수 있다.
제2 영역(A2)에서, 복수의 제2 갭필 절연막(168)은 각각 수직 방향(Z 방향)을 따라 대략 일정한 폭을 가질 수 있다. 예시적인 실시예들에서, 복수의 제2 갭필 절연막(168) 중 수평 방향(X 방향 또는 Y 방향)에서 제2 저항성 메모리 패턴(140B)에 대면하는 부분의 폭은, 수직 방향(Z 방향)에서 제2 저항성 메모리 패턴(140B)보다 기판(102)으로부터 더 먼 위치에 배치된 상부 전극(TE)에 대면하는 부분의 폭보다 크지 않을 수 있다.
도 6은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 저항성 메모리 소자(200)를 설명하기 위한 단면도이다. 도 6에서, 도 4, 도 5a 및 도 5b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명은 생략한다. 도 6에는 도 4의 X1 - X1' 선 단면, 및 X2 - X2' 선 단면에 대응하는 부분의 일부 구성들이 도시되어 있다. 도 6에 예시한 저항성 메모리 소자(200)는 도 4에 예시한 바와 대체로 동일 또는 유사한 평면 레이아웃을 가질 수 있다.
도 6을 참조하면, 저항성 메모리 소자(200)는 도 4, 도 5a 및 도 5b를 참조하여 설명한 저항성 메모리 소자(100)와 대체로 동일한 구성을 가진다. 단, 저항성 메모리 소자(200)는 제1 영역(A1)에서 복수의 제1 인캡슐레이션 절연막(162) 대신 복수의 제1 인캡슐레이션 절연막(262)을 포함하고, 제2 영역(A2)에서 복수의 제2 인캡슐레이션 절연막(164) 대신 복수의 제2 인캡슐레이션 절연막(264)을 포함할 수 있다. 저항성 메모리 소자(200)의 제1 영역(A1)에서 복수의 활성 메모리 셀(AMC)은 각각 제1 도전 라인(110) 상에 차례로 적층된 하부 전극(BE2), 선택 소자(224), 중간 전극(ME2), 하부 배리어(232), 제1 저항성 메모리 패턴(240A), 상부 배리어(234), 및 상부 전극(TE2)을 포함할 수 있다. 저항성 메모리 소자(200)의 제2 영역(A2)에서, 복수의 더미 메모리 셀(DMC)은 각각 제1 도전 라인(110) 상에 차례로 적층된 하부 전극(BE2), 선택 소자(224), 중간 전극(ME2), 하부 배리어(232), 제2 저항성 메모리 패턴(240B), 상부 배리어(234), 및 상부 전극(TE2)을 포함할 수 있다.
하부 전극(BE2), 선택 소자(224), 중간 전극(ME2), 하부 배리어(232), 제1 저항성 메모리 패턴(240A), 제2 저항성 메모리 패턴(240B), 상부 배리어(234), 및 상부 전극(TE2)에 대한 보다 상세한 설명은 도 4, 도 5a 및 도 5b를 참조하여 하부 전극(BE), 선택 소자(124), 중간 전극(ME), 하부 배리어(132), 제1 저항성 메모리 패턴(140A), 제2 저항성 메모리 패턴(140B), 상부 배리어(134), 및 상부 전극(TE)에 대하여 설명한 바와 대체로 동일하다. 단, 하부 전극(BE2), 선택 소자(224), 중간 전극(ME2), 및 하부 배리어(232) 각각의 수평 방향 폭은 도 4, 도 5a 및 도 5b를 참조하여 설명한 하부 전극(BE), 선택 소자(124), 중간 전극(ME), 및 하부 배리어(132)의 폭보다 더 작을 수 있다.
복수의 제1 인캡슐레이션 절연막(262) 및 복수의 제2 인캡슐레이션 절연막(264)은 어닐링 또는 주울 히팅에 의해 수축 가능한 물질로 이루어질 수 있다. 복수의 제1 인캡슐레이션 절연막(262) 및 복수의 제2 인캡슐레이션 절연막(264)은 각각 어닐링 또는 주울 히팅에 의한 열의 인가 전에는 댕글링 본드 또는 다공성 영역을 포함하고, 어닐링 또는 주울 히팅에 의한 열의 인가 후에는 열에 의해 댕글링 본드 또는 다공성 영역에서 추가 결합이 수행되어 더욱 치밀하고 단단한 구조를 가지는 물질로 이루어질 수 있다. 예시적인 실시예들에서, 제1 인캡슐레이션 절연막(262) 및 제2 인캡슐레이션 절연막(264)은 동일한 원소들을 포함하는 물질로 이루어지되, 제1 인캡슐레이션 절연막(262)은 제2 인캡슐레이션 절연막(264)보다 더 치밀하고 단단한 구조를 가질 수 있다. 예를 들면, 복수의 제1 인캡슐레이션 절연막(262) 및 복수의 제2 인캡슐레이션 절연막(264)은 각각 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 이루어질 수 있다.
제1 영역(A1)에서 복수의 제1 인캡슐레이션 절연막(262)은 각각 제1 저항성 메모리 패턴(240A)을 향해 볼록하게 돌출된 돌출부(262P)를 포함할 수 있다. 제2 영역(A2)에서 복수의 제2 인캡슐레이션 절연막(264)은 각각 제2 저항성 메모리 패턴(240B)을 향해 볼록하게 돌출되는 부분을 포함하지 않을 수 있다. 복수의 제1 인캡슐레이션 절연막(262) 및 복수의 제2 인캡슐레이션 절연막(264)에 대한 보다 상세한 설명은 도 4, 도 5a 및 도 5b를 참조하여 복수의 제1 인캡슐레이션 절연막(162) 및 복수의 제2 인캡슐레이션 절연막(164)에 대하여 설명한 바와 대체로 동일하다.
도 7은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 저항성 메모리 소자(300)를 설명하기 위한 단면도이다. 도 7에서, 도 4, 도 5a, 도 5b, 및 도 6에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명은 생략한다. 도 7에는 도 4의 X1 - X1' 선 단면, 및 X2 - X2' 선 단면에 대응하는 부분의 일부 구성들이 도시되어 있다. 도 7에 예시한 저항성 메모리 소자(300)는 도 4에 예시한 바와 대체로 동일 또는 유사한 평면 레이아웃을 가질 수 있다.
도 7을 참조하면, 저항성 메모리 소자(300)는 도 6을 참조하여 설명한 저항성 메모리 소자(200)와 대체로 동일한 구성을 가진다. 단, 제1 영역(A1)에서, 복수의 활성 메모리 셀(AMC)은 각각 제1 도전 라인(110) 상에 차례로 적층된 하부 전극(BE3), 하부 배리어(332), 제1 저항성 메모리 패턴(340A), 상부 배리어(334), 중간 전극(ME3), 선택 소자(324), 및 상부 전극(TE3)을 포함할 수 있다. 제2 영역(A2)에서, 복수의 더미 메모리 셀(DMC)은 각각 제1 도전 라인(110) 상에 차례로 적층된 하부 전극(BE3), 하부 배리어(332), 제2 저항성 메모리 패턴(340B), 상부 배리어(334), 중간 전극(ME3), 선택 소자(324), 및 상부 전극(TE3)을 포함할 수 있다.
하부 전극(BE3), 하부 배리어(332), 제1 저항성 메모리 패턴(340A), 제2 저항성 메모리 패턴(340B), 상부 배리어(334), 중간 전극(ME3), 선택 소자(324), 및 상부 전극(TE3)에 대한 보다 상세한 설명은 도 4, 도 5a 및 도 5b를 참조하여 하부 전극(BE), 하부 배리어(132), 제1 저항성 메모리 패턴(140A), 제2 저항성 메모리 패턴(140B), 상부 배리어(134), 중간 전극(ME), 선택 소자(124), 및 상부 전극(TE)에 대하여 설명한 바와 대체로 동일하다.
저항성 메모리 소자(300)에서 복수의 제1 저항성 메모리 패턴(340A) 및 복수의 제2 저항성 메모리 패턴(340B)은 각각 복수의 제1 도전 라인(110) 중 하나의 제1 도전 라인(110)에 연결되고, 복수의 선택 소자(324)는 각각 복수의 제2 도전 라인(170) 중 하나의 복수의 제2 도전 라인(170)에 연결되도록 구성된다.
도 8a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 저항성 메모리 소자(400)를 설명하기 위한 단면도이고, 도 8b는 도 8a에 예시한 저항성 메모리 소자(400)를 구성하는 일부 메모리 셀들의 등가 회로도이다. 도 8a 및 도 8b에서, 도 4, 도 5a 및 도 5b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명은 생략한다. 도 8a에는 도 4의 X1 - X1' 선 단면, 및 X2 - X2' 선 단면에 대응하는 부분의 일부 구성들이 도시되어 있다.
도 8a 및 도 8b를 참조하면, 저항성 메모리 소자(400)는 기판(102) 상에서 제1 수평 방향(X 방향)으로 상호 평행하게 연장되는 복수의 제1 도전 라인(110)과, 제1 수평 방향(X 방향)에 교차하는 제2 수평 방향(Y 방향)으로 상호 평행하게 연장되는 복수의 제2 도전 라인(170)과, 제1 수평 방향(X 방향)으로 상호 평행하게 연장되는 복수의 제3 도전 라인(410)을 포함한다.
복수의 제1 도전 라인(110)과 복수의 제2 도전 라인(170)과의 사이의 복수의 교차 지점에 각각 복수의 제1 레벨 메모리 셀(MC11)이 배치되고, 복수의 제2 도전 라인(170)과 복수의 제3 도전 라인(410)과의 사이의 복수의 교차 지점에 각각 복수의 제2 레벨 메모리 셀(MC12)이 배치될 수 있다. 복수의 제1 레벨 메모리 셀(MC11)과 복수의 제2 레벨 메모리 셀(MC12)은 수직 방향(Z 방향)에서 서로 다른 레벨에 형성될 수 있다.
복수의 제1 레벨 메모리 셀(MC11) 및 복수의 제2 레벨 메모리 셀(MC12)은 각각 도 4, 도 5a 및 도 5b를 참조하여 설명한 바와 같은 복수의 활성 메모리 셀(AMC) 및 복수의 더미 메모리 셀(DMC)을 포함할 수 있다. 복수의 제1 레벨 메모리 셀(MC11) 및 복수의 제2 레벨 메모리 셀(MC12)에서, 제1 영역(A1)에 있는 복수의 활성 메모리 셀(AMC) 각각의 사이의 공간은 복수의 제1 인캡슐레이션 절연막(162) 및 복수의 제1 갭필 절연막(166)으로 채워질 수 있다. 제2 영역(A2)에 있는 복수의 더미 메모리 셀(DMC) 각각의 사이의 공간은 복수의 제2 인캡슐레이션 절연막(164) 및 복수의 제2 갭필 절연막(168)으로 채워질 수 있다.
복수의 제1 도전 라인(110), 복수의 제2 도전 라인(170), 및 복수의 제3 도전 라인(410)은 각각 복수의 워드 라인 또는 복수의 비트 라인을 구성할 수 있다. 일 예에서, 복수의 제1 도전 라인(110) 및 복수의 제3 도전 라인(410)은 각각 복수의 비트 라인을 구성하고, 복수의 제2 도전 라인(170)은 각각 공통 워드 라인을 구성할 수 있다. 다른 예에서, 복수의 제1 도전 라인(110) 및 복수의 제3 도전 라인(410)은 각각 복수의 워드 라인을 구성하고, 복수의 제2 도전 라인(170)은 각각 공통 비트 라인을 구성할 수 있다.
복수의 제3 도전 라인(410)의 구성 물질은 도 4, 도 5a 및 도 5b를 참조하여 복수의 제1 도전 라인(110) 및 복수의 제2 도전 라인(170)에 대하여 설명한 바와 대체로 동일하다.
저항성 메모리 소자(400)는 수직 방향(Z 방향)에서 서로 다른 2 개 레벨에 형성된 복수의 활성 메모리 셀(AMC) 및 복수의 더미 메모리 셀(DMC)을 포함하는 2 층 스택 구조를 가질 수 있다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 저항성 메모리 소자(500)를 설명하기 위한 단면도이다. 도 9에서, 도 4 내지 도 6에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명은 생략한다. 도 9에는 도 4의 X1 - X1' 선 단면, 및 X2 - X2' 선 단면에 대응하는 부분의 일부 구성들이 도시되어 있다. 도 9에 예시한 저항성 메모리 소자(500)를 구성하는 일부 메모리 셀은 도 8b에 예시한 등가 회로와 유사한 등가 회로 구성을 가질 수 있다.
도 9를 참조하면, 저항성 메모리 소자(500)는 기판(102) 상에서 제1 수평 방향(X 방향)으로 상호 평행하게 연장되는 복수의 제1 도전 라인(110)과, 제1 수평 방향(X 방향)에 교차하는 제2 수평 방향(Y 방향)으로 상호 평행하게 연장되는 복수의 제2 도전 라인(170)과, 제1 수평 방향(X 방향)으로 상호 평행하게 연장되는 복수의 제3 도전 라인(510)을 포함한다.
복수의 제1 도전 라인(110)과 복수의 제2 도전 라인(170)과의 사이의 복수의 교차 지점에 각각 복수의 제1 레벨 메모리 셀(MC21)이 배치되고, 복수의 제2 도전 라인(170)과 복수의 제3 도전 라인(510)과의 사이의 복수의 교차 지점에 각각 복수의 제2 레벨 메모리 셀(MC22)이 배치될 수 있다. 복수의 제1 레벨 메모리 셀(MC21)과 복수의 제2 레벨 메모리 셀(MC22)은 수직 방향(Z 방향)에서 서로 다른 레벨에 형성될 수 있다.
복수의 제1 레벨 메모리 셀(MC21) 및 복수의 제2 레벨 메모리 셀(MC22)은 각각 도 6을 참조하여 설명한 바와 같은 복수의 활성 메모리 셀(AMC) 및 복수의 더미 메모리 셀(DMC)을 포함할 수 있다. 복수의 제1 레벨 메모리 셀(MC21) 및 복수의 제2 레벨 메모리 셀(MC22)에서, 제1 영역(A1)에 있는 복수의 활성 메모리 셀(AMC) 각각의 사이의 공간은 복수의 제1 인캡슐레이션 절연막(262) 및 복수의 제1 갭필 절연막(166)으로 채워질 수 있다. 제2 영역(A2)에 있는 복수의 더미 메모리 셀(DMC) 각각의 사이의 공간은 복수의 제2 인캡슐레이션 절연막(264) 및 복수의 제2 갭필 절연막(168)으로 채워질 수 있다.
복수의 제1 도전 라인(110), 복수의 제2 도전 라인(170), 및 복수의 제3 도전 라인(510)은 각각 복수의 워드 라인 또는 복수의 비트 라인을 구성할 수 있다. 일 예에서, 복수의 제1 도전 라인(110) 및 복수의 제3 도전 라인(510)은 각각 복수의 비트 라인을 구성하고, 복수의 제2 도전 라인(170)은 각각 공통 워드 라인을 구성할 수 있다. 다른 예에서, 복수의 제1 도전 라인(110) 및 복수의 제3 도전 라인(510)은 각각 복수의 워드 라인을 구성하고, 복수의 제2 도전 라인(170)은 각각 공통 비트 라인을 구성할 수 있다.
복수의 제3 도전 라인(510)의 구성 물질은 도 4, 도 5a 및 도 5b를 참조하여 복수의 제1 도전 라인(110) 및 복수의 제2 도전 라인(170)에 대하여 설명한 바와 대체로 동일하다.
저항성 메모리 소자(500)는 수직 방향(Z 방향)에서 서로 다른 2 개 레벨에 형성된 복수의 활성 메모리 셀(AMC) 및 복수의 더미 메모리 셀(DMC)을 포함하는 2 층 스택 구조를 가질 수 있다.
도 8a, 도 8b, 및 도 9에는 수직 방향(Z 방향)에서 서로 다른 2 개 레벨에 형성된 2 층 스택 구조의 저항성 메모리 소자(400, 500)가 예시되었으나, 본 발명의 기술적 사상은 이들에 한정되는 것은 아니다. 예를 들면, 본 발명의 기술적 사상에 의한 실시예들에 따른 저항성 메모리 소자는 4 층 또는 6 층 스택 구조를 가질 수도 있다.
도 10은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 저항성 메모리 소자(600)를 설명하기 위한 단면도이다. 도 10에서, 도 4, 도 5a 및 도 5b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명은 생략한다.
도 10을 참조하면, 저항성 메모리 소자(600)는 도 4, 도 5a 및 도 5b에 예시한 저항성 메모리 소자(100)와 대체로 동일한 구성을 가진다. 단, 저항성 메모리 소자(600)는 기판(102)과 복수의 제1 도전 라인(110)과의 사이에 배치되고 복수의 트랜지스터 및 복수의 배선을 포함하는 하부 구조물(610)을 더 포함한다.
기판(102)에는 복수의 활성 영역(AC)을 정의하는 소자분리 영역(604)이 형성될 수 있다. 하부 구조물(610)은 기판(102)의 활성 영역(AC) 상에 형성된 게이트 구조물(620), 복수의 층간 절연막(632, 634, 636), 복수의 콘택 플러그(642, 644, 646), 및 복수의 배선(652, 654)을 포함할 수 있다. 게이트 구조물(620)은 기판(102)의 활성 영역(AC) 상에 차례로 형성된 게이트 절연막(622), 게이트(624), 및 절연 캡핑층(626)을 포함할 수 있다. 게이트 구조물(620)의 양 측벽은 절연 스페이서(628)로 덮여 있다. 게이트 절연막(622)은 실리콘 산화물 또는 금속 산화물을 포함할 수 있다. 게이트(624)는 불순물이 도핑된 폴리실리콘, 금속, 금속 질화물, 또는 이들의 조합을 포함할 수 있다. 절연 캡핑층(626)은 질화막으로 이루어질 수 있다. 절연 스페이서(628)는 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
기판(102)의 활성 영역(AC) 중 게이트 구조물(620)의 양 측에는 한 쌍의 불순물 영역(608)이 배치될 수 있다. 한 쌍의 불순물 영역(608)은 N 타입 또는 P 타입 불순물을 포함할 수 있다. 한 쌍의 불순물 영역(608)에 포함된 불순물 타입에 따라 게이트 구조물(620) 및 그 양 측에 있는 한 쌍의 불순물 영역(608)은 NMOS 트랜지스터 또는 PMOS 트랜지스터를 구성할 수 있다.
층간 절연막(632)은 게이트 구조물(620)을 덮고, 배선(652)은 층간 절연막(632)을 관통하는 콘택 플러그(642)를 통해 불순물 영역(608)에 전기적으로 연결될 수 있다. 또한, 층간 절연막(634)은 배선(652)을 덮고, 배선(654)은 층간 절연막(634)을 관통하는 콘택 플러그(644)를 통해 배선(652)에 전기적으로 연결될 수 있다.
층간 절연막(636)은 배선(654)을 덮고, 층간 절연막(636) 위에는 도 4, 도 5a 및 도 5b를 참조하여 저항성 메모리 소자(100)에 대하여 설명한 바와 동일한 구조물이 배치될 수 있다. 콘택 플러그(646)는 층간 절연막(636)을 관통하고, 제1 도전 라인(110)은 콘택 플러그(646)를 통해 배선(654)에 전기적으로 연결될 수 있다.
복수의 층간 절연막(632, 634, 636)은 산화막으로 이루어질 수 있다. 복수의 콘택 플러그(642, 644, 646) 및 복수의 배선(652, 654)은 각각 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 금속은 W, Al, Cu, 및 Ti 중에서 선택될 수 있다.
도 10에서, 하부 구조물(610)의 구성은 단지 예시에 불과한 것으로서, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다. 예를 들면, 하부 구조물(610)은 단층 배선 구조, 또는 3 층 이상의 다층 배선 구조를 포함할 수도 있다.
도 10에는 하부 구조물(610) 위에 도 4, 도 5a 및 도 5b를 참조하여 저항성 메모리 소자(100)에 대하여 설명한 바와 동일한 구조물이 배치된 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 도 10에 예시한 하부 구조물(610) 위에는 도 6, 도 7, 도 8a, 및 도 9를 참조하여 설명한 저항성 메모리 소자(200, 300, 400, 500)에 대하여 설명한 바와 동일한 구조물들, 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조물들 중에서 선택된 하나의 구조물이 배치될 수도 있다.
도 11a 내지 도 20b는 본 발명의 기술적 사상에 의한 실시예들에 따른 저항성 메모리 소자의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 특히, 도 11a, 도 12a, 도 13, 도 14, 도 15a, 도 16, 도 17, 도 18, 도 19a, 및 도 20a는 본 발명의 기술적 사상에 의한 실시예들에 따른 저항성 메모리 소자의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이고, 도 11b, 도 12b, 도 15b, 및 도 19b는 각각 도 11a, 도 12a, 도 15a, 및 도 19a에 예시된 영역들의 평면도이고, 도 20b는 도 20a에서 "CX1" 및 "CX2"로 표시한 영역들의 확대 단면도이다. 도 11a 내지 도 20b 를 참조하여 도 4, 도 5a 및 도 5b 에 예시한 저항성 메모리 소자(100)의 예시적인 제조 방법을 설명한다. 도 11a, 도 12a, 도 13, 도 14, 도 15a, 도 16, 도 17, 도 18, 도 19a, 및 도 20a 에는 도 4의 X1 - X1' 선 단면, 및 X2 - X2' 선 단면에 대응하는 부분의 주요 구성들이 공정 순서에 따라 도시되어 있다.
도 11a 및 도 11b를 참조하면, 제1 영역(A1) 및 제2 영역(A2)을 포함하는 기판(102)상에 층간절연막(104)을 형성하고, 층간절연막(104) 위에 복수의 제1 도전 라인(110)과 이들 복수의 제1 도전 라인(110) 각각을 분리하는 복수의 제1 절연 패턴(112)을 형성한다.
도 12a 및 도 12b를 참조하면, 제1 영역(A1) 및 제2 영역(A2)에서 복수의 제1 도전 라인(110) 및 복수의 제1 절연 패턴(112) 위에 하부 전극층(BEL), 선택 소자층(124L), 중간 전극층(MEL), 하부 배리어층(132L), 저항성 메모리층(140L), 상부 배리어층(134L), 및 상부 전극층(TEL)을 차례로 형성한 후, 상부 전극층(TEL) 위에 마스크 패턴(MP)을 형성한다.
하부 전극층(BEL), 선택 소자층(124L), 중간 전극층(MEL), 하부 배리어층(132L), 저항성 메모리층(140L), 상부 배리어층(134L), 및 상부 전극층(TEL) 각각의 구성 물질들은 도 4, 도 5a 및 도 5b를 참조하여 하부 전극(BE), 선택 소자(124), 중간 전극(ME), 하부 배리어(132), 제2 저항성 메모리 패턴(140B), 상부 배리어(134), 및 상부 전극(TE) 각각의 구성 물질들에 대하여 설명한 바와 같다.
마스크 패턴(MP)은 복수의 아일랜드 패턴의 평면 형상을 가질 수 있다. 상부 전극층(TEL) 중 마스크 패턴(MP)으로 덮이는 부분들은 기판(102) 상에 형성하고자 하는 복수의 메모리 셀(MC)의 위치에 대응할 수 있다. 예시적인 실시예들에서, 마스크 패턴(MP)은 산화막, 질화막, 또는 이들의 조합으로 이루어지는 하드마스크로 이루어질 수 있다. 예시적인 실시예들에서, 마스크 패턴(MP)을 형성하기 위하여, 광원으로서 EUV(13.5 nm), KrF 엑시머 레이저(248 nm), ArF 엑시머 레이저, 또는 F2 엑시머 레이저(157 nm)를 이용하는 포토리소그래피 공정을 이용할 수 있다.
도 13을 참조하면, 도 12a 및 도 12b의 결과물에서 마스크 패턴(MP)을 식각 마스크로 이용하여 상부 전극층(TEL), 상부 배리어층(134L), 및 저항성 메모리층(140L)을 이방성 식각하여 복수의 상부 전극(TE), 복수의 상부 배리어(134), 및 복수의 저항성 메모리 패턴(140)을 형성한다. 상부 전극층(TEL), 상부 배리어층(134L), 및 저항성 메모리층(140L)을 이방성 식각하는 동안 마스크 패턴(MP)의 일부가 소모되어 마스크 패턴(MP)의 두께가 작아질 수 있다.
도 14를 참조하면, 도 13의 결과물에서 노출된 표면들을 컨포멀하게 덮는 내측 라이너 막(161A)을 형성한다. 내측 라이너 막(161A)은 복수의 저항성 메모리 패턴(140), 복수의 상부 배리어(134), 및 복수의 상부 전극(TE) 각각의 측벽에 접할 수 있다.
예시적인 실시예들에서, 내측 라이너 막(161A)은 실리콘 산화막으로 이루어질 수 있다. 예시적인 실시예들에서, 내측 라이너 막(161A)을 형성하기 위하여 약 100 ℃ 이하, 예를 들면 약 60 ℃ 내지 약 100 ℃의 비교적 낮은 온도 하에서 ALD(atomic layer deposition) 또는 CVD(chemical vapor deposition) 공정을 수행할 수 있다. 내측 라이너 막(161A) 형성을 위한 공정 온도가 낮을수록 내측 라이너 막(161A)을 형성하는 동안 복수의 저항성 메모리 패턴(140)이 열화되는 것을 방지하는 데 유리할 수 있다.
도 15a 및 도 15b를 참조하면, 도 14의 결과물에서 마스크 패턴(MP) 및 내측 라이너 막(161A)을 식각 마스크로 이용하여 하부 배리어층(132L), 중간 전극층(MEL), 선택 소자층(124L), 및 하부 전극층(BEL)을 이방성 식각하여 복수의 하부 배리어(132), 복수의 중간 전극(ME), 복수의 선택 소자(124), 및 복수의 하부 전극(BE)을 형성한다.
하부 배리어층(132L), 중간 전극층(MEL), 선택 소자층(124L), 및 하부 전극층(BEL)을 이방성 식각하는 동안, 내측 라이너 막(161A)은 복수의 저항성 메모리 패턴(140)을 식각 분위기로부터 보호하는 역할을 할 수 있다. 하부 배리어층(132L), 중간 전극층(MEL), 선택 소자층(124L), 및 하부 전극층(BEL)을 이방성 식각하는 동안, 마스크 패턴(MP) 및 내측 라이너 막(161A)의 일부가 소모되어 이들의 두께가 작아질 수 있다.
도 16을 참조하면, 도 15a 및 도 15b의 결과물에서 노출된 표면들을 컨포멀하게 덮는 외측 라이너 막(161B)을 형성한다. 외측 라이너 막(161B)은 내측 라이너 막(161A)을 사이에 두고 복수의 저항성 메모리 패턴(140), 복수의 상부 배리어(134), 및 복수의 상부 전극(TE) 각각의 측벽들을 덮을 수 있다. 또한, 외측 라이너 막(161B)은 복수의 하부 전극(BE), 복수의 선택 소자(124), 복수의 중간 전극(ME), 및 복수의 하부 배리어(132) 각각의 측벽들에 접할 수 있다.
외측 라이너 막(161B)은 후속의 어닐링 또는 주울 히팅에 의해 수축 가능한 물질로 이루어질 수 있다. 예시적인 실시예들에서, 외측 라이너 막(161B)은 내측 라이너 막(161A)보다 더 큰 두께를 가질 수 있다. 예시적인 실시예들에서, 외측 라이너 막(161B)은 내측 라이너 막(161A)의 구성 물질과 다른 물질로 이루어질 수 있다. 예를 들면, 외측 라이너 막(161B)은 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 외측 라이너 막(161B) 을 형성하기 위하여 약 250 ℃ 이하, 예를 들면 약 60 ℃ 내지 약 250 ℃의 온도 하에서 ALD 또는 CVD 공정을 수행할 수 있다. 외측 라이너 막(161B)의 형성을 위한 공정 온도가 낮을수록 외측 라이너 막(161B)을 형성하는 동안 복수의 저항성 메모리 패턴(140)이 열화되는 것을 방지하는 데 유리할 수 있다.
외측 라이너 막(161B)이 형성된 후, 외측 라이너 막(161B) 상에서 복수의 저항성 메모리 패턴(140) 각각의 사이에 공간이 남을 수 있다.
도 17을 참조하면, 도 16의 결과물에서 복수의 저항성 메모리 패턴(140) 각각의 사이에 남아 있는 공간을 채우는 갭필 절연막(165)을 형성한다.
갭필 절연막(165)의 구성 물질은 도 4, 도 5a 및 도 5b를 참조하여 복수의 제2 갭필 절연막(168)에 대하여 설명한 바와 같다. 예시적인 실시예들에서, 갭필 절연막(165)을 형성하기 위하여 약 300 ℃ 이하, 예를 들면 약 60 ℃ 내지 약 300 ℃의 온도 하에서 스핀 코팅, ALD, 또는 CVD 공정을 수행할 수 있다. 갭필 절연막(165)의 형성을 위한 공정 온도가 낮을수록 갭필 절연막(165)을 형성하는 동안 복수의 저항성 메모리 패턴(140)이 열화되는 것을 방지하는 데 유리할 수 있다.
도 18을 참조하면, 도 17의 결과물의 상면을 평탄화하여 복수의 상부 전극(TE)을 노출시킨다. 그 결과, 마스크 패턴(MP)이 제거되고, 내측 라이너 막(161A), 외측 라이너 막(161B), 및 갭필 절연막(165) 각각의 높이가 낮아질 수 있다.
도 19a 및 도 19b를 참조하면, 도 18의 결과물 상에 복수의 제2 도전 라인(170) 및 복수의 제2 절연 패턴(172)를 형성한다.
도 20a 및 도 20b를 참조하면, 도 19a 및 도 19b의 결과물에서 제1 영역(A1) 및 제2 영역(A2) 중 제1 영역(A1)에 열을 인가하여, 제1 영역(A1)에서 외측 라이너 막(161B)의 수축 및 갭필 절연막(165)의 팽창을 유도한다.
예시적인 실시예들에서, 도 19a 및 도 19b의 결과물에서 제1 영역(A1)에 열을 인가하는 공정은 도 19a 및 도 19b의 결과물 중 제1 영역(A1)에 있는 구조물 상에 배선 구조(도시 생략)를 형성하는 공정 중에 이루어질 수 있다. 예시적인 실시예들에서, 제1 영역(A1)에 열을 인가하는 공정은 적어도 600 ℃의 온도, 예를 들면 약 620 ℃ 내지 약 700 ℃의 온도 하에서 수행될 수 있다.
다른 예시적인 실시예들에서, 도 19a 및 도 19b의 결과물에 대하여 저항성 메모리 소자(100)의 제조에 필요한 후속 공정들을 수행한 후, 제1 영역(A1) 및 제2 영역(A2) 중 제1 영역(A1)에서만 복수의 제1 도전 라인(110) 및 복수의 제2 도전 라인(170)에 각각 전압을 인가하여 제1 영역(A1)에서 복수의 제1 도전 라인(110) 및 복수의 제2 도전 라인(170)에 전류가 흐르도록 함으로써 제1 영역(A1) 및 제2 영역(A2) 중 제1 영역(A1)에서만 복수의 메모리 셀을 동작시킬 수 있다. 제1 영역(A1) 및 제2 영역(A2) 중 제1 영역(A1)에서만 복수의 메모리 셀이 동작됨으로써 제1 영역(A1)에 있는 외측 라이너 막(161B) 및 갭필 절연막(165)에 주울 히팅에 의한 열이 전달될 수 있다. 예를 들면, 주울 히팅에 의해 제1 영역(A1)에 있는 외측 라이너 막(161B) 및 갭필 절연막(165)에 적어도 600 ℃, 예를 들면 약 620 ℃ 내지 약 700 ℃의 온도에 상응하는 열이 인가될 수 있다. 그 결과, 제1 영역(A1)에서 외측 라이너 막(161B)은 저항성 메모리 패턴(140) 근방에서 화살표(AR1) 방향으로 수축되어 외측 라이너 막(161B)의 수축된 결과물인 복수의 외측 라이너(162B)가 형성될 수 있다. 또한, 갭필 절연막(165)은 저항성 메모리 패턴(140) 근방에서 화살표(AR2) 방향으로 팽창되어 갭필 절연막(165)의 팽창된 결과물인 복수의 제1 갭필 절연막(166)이 형성될 수 있다. 이 때, 외측 라이너 막(161B)의 수축 및 갭필 절연막(165)의 팽창으로 인해 복수의 저항성 메모리 패턴(140)에 압력이 인가되어 복수의 저항성 메모리 패턴(140)의 폭 및 높이가 감소됨으로써 제1 영역(A1)에서 복수의 저항성 메모리 패턴(140)으로부터 복수의 제1 저항성 메모리 패턴(140A)이 형성될 수 있다.
제1 영역(A1)에서, 외측 라이너 막(161B) 및 저항성 메모리 패턴(140)의 변형에 수반하여, 내측 라이너 막(161A) 중 제1 저항성 메모리 패턴(140A)과 외측 라이너 막(161B)과의 사이에 개재된 일부 영역이 제1 저항성 메모리 패턴(140A) 측으로 이동되어 구조가 변형될 수 있다. 그 결과, 제1 영역(A1)에서 내측 라이너 막(161A)으로부터 내측 라이너(162A)가 형성될 수 있다.
상술한 바와 같은 과정을 통해 제1 영역(A1)에서 내측 라이너(162A) 및 외측 라이너(162B)를 포함하는 제1 인캡슐레이션 절연막(162)과, 제1 갭필 절연막(166)과, 제1 저항성 메모리 패턴(140A)이 형성되는 동안, 제2 영역(A2)에서는 제1 영역(A1)에 인가되는 열 또는 주울 히팅에 의한 영향을 거의 받지 않을 수 있다. 따라서, 제2 영역(A2)에서는 내측 라이너 막(161A), 외측 라이너 막(161B), 갭필 절연막(165), 및 저항성 메모리 패턴(140) 각각의 형상이 거의 변화되지 않을 수 있다. 그 결과, 제2 영역(A2)에서는 내측 라이너 막(161A), 외측 라이너 막(161B), 갭필 절연막(165), 및 저항성 메모리 패턴(140) 각각의 형상과 대체로 동일한 내측 라이너(164A), 외측 라이너(164B), 제2 갭필 절연막(168), 및 제2 저항성 메모리 패턴(140B)이 남게 될 수 있다. 내측 라이너(164A) 및 외측 라이너(164B)는 제2 인캡슐레이션 절연막(164)을 구성할 수 있다.
예를 들면, 대조용 저항성 메모리 소자의 최종 구조에서 활성 메모리 셀이 도 19a 및 도 19b에 예시한 복수의 저항성 메모리 패턴(140)을 포함하는 경우, 상기 대조용 저항성 메모리 소자의 실제 동작 중에 주울 히팅으로 인해 복수의 저항성 메모리 패턴(140)이 수축될 수 있으며, 그 결과 복수의 저항성 메모리 패턴(140)이 차지하던 영역에는 원하지 않는 보이드 영역들이 형성될 수 있다. 또한, 저항성 메모리 소자에서 요구되는 메모리 셀의 사이드가 작아짐에 따라 복수의 저항성 메모리 패턴(140) 형성을 위한 식각 공정으로 인해 복수의 저항성 메모리 패턴(140)의 밀도가 낮아질 수 있다. 따라서, 복수의 저항성 메모리 패턴(140) 내의 보이드 영역들, 및/또는 복수의 저항성 메모리 패턴(140)의 저밀도화로 인해 대조용 저항성 메모리 소자의 수명이 감소될 수 있다.
본 발명의 기술적 사상에 의하면, 복수의 저항성 메모리 패턴(140)을 포함하는 도 19a 및 도 19b의 결과물로부터 도 20a 및 도 20b를 참조하여 설명한 바와 같이 제1 영역(A1) 및 제2 영역(A2) 중 제1 영역(A1)에서만 선택적으로 외측 라이너 막(161B)의 열에 의한 수축 및 갭필 절연막(165)의 열에 의한 팽창을 유도하여 복수의 저항성 메모리 패턴(140)에 물리적 압력을 인가하여 복수의 저항성 메모리 패턴(140)으로부터 보이드 영역들을 미리 제거할 수 있다. 따라서, 제1 영역(A1)에서 비교적 높은 밀도를 가지는 물질로 이루어지는 복수의 제1 저항성 메모리 패턴(140A)을 형성할 수 있다. 따라서, 저항성 메모리 소자(100)의 실제 동작 중에 복수의 제1 저항성 메모리 패턴(140A)의 수축으로 인한 열화를 방지할 수 있으며, 저항성 메모리 소자(100)의 수명을 연장할 수 있다.
도 21 내지 도 24는 본 발명의 기술적 사상에 의한 저항성 메모리 소자의 다른 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 21 내지 도 24를 참조하여 도 6에 예시한 저항성 메모리 소자(200)의 예시적인 제조 방법을 설명한다. 도 21 내지 도 24에는 도 4의 X1 - X1' 선 단면, 및 X2 - X2' 선 단면에 대응하는 부분의 주요 구성들이 공정 순서에 따라 도시되어 있다.
도 21을 참조하면, 도 11a 내지 12b를 참조하여 설명한 바와 같은 방법으로 제1 영역(A1) 및 제2 영역(A2)에서 기판(102) 상에 복수의 제1 도전 라인(110), 복수의 제1 절연 패턴(112), 하부 전극층(BEL), 선택 소자층(124L), 중간 전극층(MEL), 하부 배리어층(132L), 저항성 메모리층(140L), 상부 배리어층(134L), 및 상부 전극층(TEL)을 형성하고, 상부 전극층(TEL) 위에 마스크 패턴(MP)을 형성한 후, 도 12a 및 도 12b의 결과물에서 마스크 패턴(MP)을 식각 마스크로 이용하여 상부 전극층(TEL), 상부 배리어층(134L), 저항성 메모리층(140L), 하부 배리어층(132L), 중간 전극층(MEL), 선택 소자층(124L), 및 하부 전극층(BEL)을 이방성 식각하여, 복수의 상부 전극(TE2), 복수의 상부 배리어(234), 복수의 저항성 메모리 패턴(240), 복수의 하부 배리어(232), 복수의 중간 전극(ME2), 복수의 선택 소자(224), 및 복수의 하부 전극(BE2)및 및 을 형성한다. 상기 이방성 식각 공정을 수행하는 동안 마스크 패턴(MP)의 일부가 소모되어 마스크 패턴(MP)의 두께가 작아질 수 있다.
도 22를 참조하면, 도 21의 결과물에서 노출된 표면들을 컨포멀하게 덮는 라이너 막(261)을 형성한다. 라이너 막(261)은 복수의 하부 전극(BE2), 복수의 선택 소자(224), 복수의 중간 전극(ME2), 및 복수의 하부 배리어(232), 복수의 저항성 메모리 패턴(240), 복수의 상부 배리어(234), 및 복수의 상부 전극(TE2) 각각의 측벽들에 접할 수 있다.
라이너 막(261)은 후속의 어닐링 또는 주울 히팅에 의해 수축 가능한 물질로 이루어질 수 있다. 라이너 막(261)은 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 라이너 막(261)을 형성하기 위하여 도 16을 참조하여 외측 라이너 막(161B)을 형성하는 방법에 대하여 설명한 바와 같은 방법을 이용할 수 있다. 라이너 막(261)이 형성된 후, 라이너 막(261) 상에서 복수의 저항성 메모리 패턴(240) 각각의 사이에 공간이 남을 수 있다.
도 23을 참조하면, 도 17을 참조하여 설명한 바와 같은 방법으로 도 22의 결과물 상에 갭필 절연막(165)을 형성한 후, 얻어진 결과물을 도 18을 참조하여 설명한 바와 유사한 방법으로 평탄화하여 복수의 상부 전극(TE2)을 노출시킨다. 그 결과, 마스크 패턴(MP)이 제거되고, 라이너 막(261) 및 갭필 절연막(165) 각각의 높이가 낮아질 수 있다.
도 24를 참조하면, 도 19a 및 도 19b를 참조하여 설명한 바와 같은 방법으로면, 도 23의 결과물 상에 복수의 제2 도전 라인(170) 및 복수의 제2 절연 패턴(172)를 형성한 후, 도 20a 및 도 20b를 참조하여 설명한 바와 유사한 방법으로, 복수의 제2 도전 라인(170) 및 복수의 제2 절연 패턴(172)이 형성된 결과물에서 제1 영역(A1) 및 제2 영역(A2) 중 제1 영역(A1)에 열 또는 주울 히팅을 인가하여 도 6에 예시한 저항성 메모리 소자(200)를 제조할 수 있다.
도 11a 내지 도 20b와, 도 21 내지 도 24를 참조하여 도 4, 도 5a 및 도 5b에 예시한 저항성 메모리 소자(100)와 도 6에 예시한 저항성 메모리 소자(200)의 제조 방법에 대하여 설명하였으나, 도 11a 내지 도 20b와, 도 21 내지 도 24를 참조하여 설명한 공정, 또는 이로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 방법들을 이용하여 도 7 내지 도 10에 예시한 저항성 메모리 소자(300, 400, 500, 600), 또는 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 저항성 메모리 소자들을 제조할 수 있음을 당업자들은 잘 알 수 있을 것이다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100: 저항성 메모리 소자, 110: 제1 도전 라인, 162: 제1 인캡슐레이션 절연막, 164: 제2 인캡슐레이션 절연막, 166: 제1 갭필 절연막, 170: 제2 도전 라인.

Claims (10)

  1. 기판 상의 제1 영역 및 제2 영역에서 제1 수평 방향으로 연장되는 복수의 제1 도전 라인과,
    상기 제1 영역 및 상기 제2 영역에서 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 연장되고 상기 복수의 제1 도전 라인으로부터 수직 방향으로 이격된 복수의 제2 도전 라인과,
    상기 제1 영역 및 상기 제2 영역에서 상기 복수의 제1 도전 라인과 상기 복수의 제2 도전 라인과의 사이의 복수의 교차 지점에서 상기 제1 도전 라인 및 상기 제2 도전 라인에 연결되도록 배치된 복수의 메모리 셀을 포함하고,
    상기 복수의 메모리 셀은 상기 제1 영역에 배치되고 수평 방향에서 제1 폭을 가지는 제1 저항성 메모리 패턴을 가지는 활성 메모리 셀과, 상기 제2 영역에 배치되고 상기 수평 방향에서 제2 폭을 가지는 제2 저항성 메모리 패턴을 가지는 더미 메모리 셀을 포함하고, 상기 제1 폭은 상기 제2 폭보다 더 작은 저항성 메모리 소자.
  2. 제1항에 있어서,
    상기 제1 영역에서 상기 제1 저항성 메모리 패턴의 수직 방향 높이는 상기 제2 저항성 메모리 패턴의 수직 방향 높이보다 더 작은 저항성 메모리 소자.
  3. 제1항에 있어서,
    상기 제1 영역 및 상기 제2 영역에서 상기 복수의 메모리 셀 각각의 측벽을 덮는 복수의 인캡슐레이션 절연막과,
    상기 제1 영역 및 상기 제2 영역에서 상기 복수의 인캡슐레이션 절연막을 사이에 두고 상기 복수의 메모리 셀과 이격되어 있고, 상기 복수의 메모리 셀 각각의 사이의 공간을 채우며, 상기 복수의 인캡슐레이션 절연막의 구성 물질보다 열팽창 계수가 더 큰 절연막으로 이루어지는 갭필 절연막을 더 포함하는 저항성 메모리 소자.
  4. 제1항에 있어서,
    상기 활성 메모리 셀의 측벽을 덮는 절연막을 더 포함하고,
    상기 수평 방향에서 상기 절연막 중 상기 활성 메모리 셀의 상기 제1 저항성 메모리 패턴에 대면하는 부분의 폭은 상기 활성 메모리 셀 중 상기 제1 저항성 메모리 패턴을 제외한 다른 부분에 대면하는 부분의 폭보다 더 큰 저항성 메모리 소자.
  5. 제1항에 있어서,
    상기 제1 영역에서 상기 제1 저항성 메모리 패턴을 덮으며 탄소 원자(C)를 포함하는 절연막으로 이루어지는 갭필 절연막과,
    상기 제1 저항성 메모리 패턴과 상기 갭필 절연막과의 사이에 개재되고 탄소 원자(C)를 포함하지 않는 절연막으로 이루어지는 인캡슐레이션 절연막을 더 포함하는 저항성 메모리 소자.
  6. 기판 상의 제1 영역 및 제2 영역에서 제1 수평 방향으로 연장되는 복수의 제1 도전 라인과,
    상기 제1 영역 및 상기 제2 영역에서 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 연장되고 상기 복수의 제1 도전 라인으로부터 수직 방향으로 이격된 복수의 제2 도전 라인과,
    상기 제1 영역 및 상기 제2 영역에서 상기 복수의 제1 도전 라인과 상기 복수의 제2 도전 라인과의 사이의 복수의 교차 지점에서 상기 제1 도전 라인 및 상기 제2 도전 라인에 연결되도록 배치된 복수의 메모리 셀과,
    상기 제1 영역 및 상기 제2 영역에서 상기 복수의 메모리 셀에 포함된 복수의 저항성 메모리 패턴과,
    상기 제1 영역 및 상기 제2 영역에서 상기 복수의 메모리 셀 각각의 사이를 채우는 절연막을 포함하고,
    상기 복수의 저항성 메모리 패턴 중 상기 제1 영역에 있는 제1 저항성 메모리 패턴의 제1 부피는 상기 제2 영역에 있는 제2 저항성 메모리 패턴의 제2 부피보다 더 작은 저항성 메모리 소자.
  7. 제6항에 있어서,
    상기 제1 저항성 메모리 패턴의 제1 폭은 상기 제2 저항성 메모리 패턴의 제2 폭보다 더 작고, 상기 제1 저항성 메모리 패턴의 제1 높이는 상기 제2 저항성 메모리 패턴의 제2 높이보다 더 작은 저항성 메모리 소자.
  8. 제6항에 있어서,
    상기 절연막은 상기 복수의 저항성 메모리 패턴 각각의 측벽에 접하는 인캡슐레이션 절연막과, 상기 복수의 저항성 메모리 패턴으로부터 이격된 위치에서 상기 복수의 저항성 메모리 패턴 각각의 측벽을 덮는 갭필 절연막을 포함하고,
    상기 갭필 절연막은 상기 인캡슐레이션 절연막의 구성 물질보다 열팽창 계수가 더 큰 절연막으로 이루어지는 저항성 메모리 소자.
  9. 기판 상의 제1 영역 및 제2 영역에 배치된 복수의 메모리 셀과,
    상기 제1 영역 및 상기 제2 영역에서 상기 복수의 메모리 셀 각각의 측벽에 접하는 복수의 인캡슐레이션 절연막과,
    상기 제1 영역 및 상기 제2 영역에서 상기 복수의 메모리 셀 각각으로부터 수평 방향으로 이격된 위치에서 상기 복수의 메모리 셀 각각의 사이를 채우고 상기 복수의 인캡슐레이션 절연막의 구성 물질보다 열팽창 계수가 더 큰 절연막으로 이루어지는 복수의 갭필 절연막을 포함하고,
    상기 복수의 메모리 셀은 상기 제1 영역에 배치되고 수평 방향에서 제1 폭을 가지는 제1 저항성 메모리 패턴을 가지는 복수의 활성 메모리 셀과, 상기 제2 영역에 배치되고 상기 수평 방향에서 제2 폭을 가지는 제2 저항성 메모리 패턴을 가지는 복수의 더미 메모리 셀을 포함하고, 상기 제1 폭은 상기 제2 폭보다 더 작은 저항성 메모리 소자.
  10. 제9항에 있어서,
    상기 제1 저항성 메모리 패턴의 제1 높이는 상기 제2 저항성 메모리 패턴의 제2 높이보다 더 작은 저항성 메모리 소자.
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