CN115835773A - 三维相变存储结构、其制备方法、相变存储器和电子设备 - Google Patents
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Abstract
本申请公开了一种三维相变存储结构、其制备方法、相变存储器和电子设备。该三维相变存储结构包括：衬底，位于衬底上的叠层结构，贯穿叠层结构的第一过孔，位于第一过孔内的X个相变存储单元，位于叠层结构上的晶体管和多条走线。当需要选中其中一个相变存储单元时，通过字线控制所有的晶体管导通，通过位线选中仅与该位线电连接的X个相变存储单元，然后通过层控制线选通其中一个相变存储单元，从而实现任一变存储单元的唯一选择，实现一种新型的三维相变存储结构。并且，在该三维相变存储结构中，位于同一过孔中的X个相变存储单元可以共用同一条位线，相比每一层存储单元均需要一条位线，可以显著降低位线数量，从而降低成本。
Description
技术领域
本申请涉及存储技术领域，尤其涉及一种三维相变存储结构、其制备方法、相变存储器和电子设备。
背景技术
存储器(Memory)是现代信息技术中用于保存信息的记忆设备。随着各类电子设备对集成度和数据存储密度的需求的不断提高，普通的二维存储器件越来越难以满足要求，在这种情况下，三维(3D)存储器应运而生。
其中，相变存储器具有低功耗、高密度、尺寸小等优点，其通过电脉冲产热的方式使相变材料在晶态和非晶态之间转变时所表现出来的导电性差异来存储数据。相变存储器作为应用前景最被看好的非易失存储技术之一，其存储器结构正在从二维向三维发展。
发明内容
有鉴于此，本申请提供了一种三维相变存储结构、其制备方法、相变存储器和电子设备，用于提供一种新型的三维结构的相变存储器。
第一方面，本申请提供的一种三维相变存储结构，该三维相变存储结构包括：衬底，位于所述衬底上的叠层结构，贯穿所述叠层结构的至少一个第一过孔，位于所述第一过孔内且沿所述第一过孔的延伸方向堆叠的个相变存储单元，位于所述叠层结构上的至少一个晶体管和多条走线，且每一所述晶体管对应电连接一个所述第一过孔中的X个相变存储单元。其中，所述叠层结构包括交替层叠设置的X层第一导电层和X层第一绝缘层，X为大于或等于2的整数。所述多条走线包括：与各所述晶体管一一对应电连接的位线，与各所述晶体管的栅极均电连接的字线，与每一层所述第一导电层一一对应电连接的层控制线。所述X个相变存储单元中各所述相变存储单元的第一端分别对应电连接一层所述第一导电层，各所述相变存储单元的第二端均通过对应的所述晶体管与所述位线电连接；所述晶体管用于在所述字线的控制下使所述位线与对应的所述X个相变存储单元导通或截止。
本申请提供的上述三维相变存储结构，通过在第一过孔中堆叠X个相变存储单元，且每一相变存储单元对应电连接一层第一导电层。这样当需要选中其中一个相变存储单元时，通过字线控制所有的晶体管导通，通过位线选中仅与该位线电连接的X个相变存储单元，然后通过层控制线PLx选通该X个相变存储单元中的其中一个相变存储单元，从而实现任一变存储单元的唯一选择，实现一种新型的三维相变存储结构。并且，在该三维相变存储结构中，位于同一过孔中的X个相变存储单元可以共用同一条位线，相比现有技术中位于相同位置的每一层存储单元均需要一条位线，可以显著降低位线数量，从而降低成本，且X越大，效果越明显。
示例性的，在本申请中，设置在第一过孔中的所述X个相变存储单元可以包括：柱状的连接电极、围绕所述连接电极设置的选通管层、围绕所述选通管层设置的X个相变层；每一所述相变层对应电连接一层所述第一导电层且位于所述第一导电层的侧壁，且任意相邻两层所述第一导电层被一层所述第一绝缘层隔离；所述连接电极与对应的所述晶体管电连接。即X个相变存储单元中每一相变存储单元包括一个相变层，各相变层被第一绝缘层隔离，而X个相变存储单元共用同一选通管层，该选通管层与连接电极接触，从而使该X个相变存储单元均通过该连接电极与对应的晶体管电连接。
为了使第一绝缘层可以隔离各相变存储单元中的相变层，第一过孔在第一导电层处的孔径大于第一过孔在第一绝缘层处的孔径，即第一过孔在第一导电层处的边界相对第一过孔在第一绝缘层处的边界向外扩展，从而使第一过孔内，第一绝缘层的侧壁相对第一导电层的侧壁向过孔中心凸出，以利用凸出的第一绝缘层来隔离各相变存储单元中的相变层。
在该三维相变存储结构中，第一过孔中的X个相变存储单元的相变层可以在同一工艺中形成，第一过孔中的X个相变存储单元的选通管层可以在同一工艺中形成，即进行一个相变存储单元的工艺流程就可以同时形成X个相变存储单元，相比相关技术中X层相变存储单元需要重复进行X次工艺流程，可以降低成本，且X越大，效果越明显。
示例性的，在所述叠层结构上还依次设置有第二导电层和第二绝缘层，以及贯穿所述第二导电层和所述第二绝缘层的至少一个第二过孔；每一所述第二过孔对应一个所述第一过孔，且所述第二过孔与对应的所述第一过孔连通；所述晶体管位于所述第二过孔内，所述晶体管的栅极与所述第二导电层电连接；各所述晶体管的栅极均通过所述第二导电层与所述字线电连接。
示例性的，所述晶体管的栅极位于所述第二导电层的侧壁，所述晶体管的沟道层贯穿所述第二过孔，且所述沟道层的底端与所述连接电极电连接，所述沟道层的顶端与所述位线电连接，所述晶体管的栅介电层位于所述栅极与所述沟道层之间。
在具体实施时，所述沟道层可以完全填充所述栅介电层的内壁。或者，所述沟道层可以呈环形结构，且所述沟道层的内壁填充有绝缘材料。
在本申请中，栅极可以采用多晶硅等导电材料形成。示例性的，栅极可以采用与第二导电层相同的材料形成，在此不作限定。
在本申请中，沟道层可以采用多晶硅材料形成，在此不作限定。
在本申请中，栅介电层可以采用与第二绝缘层相同的材料形成，在此不作限定。
在具体实施时，在本申请中，所述多条走线均位于所述第二绝缘层上且同层设置。其中，位线可以直接与对应的晶体管的沟道层电连接，字线可以通过贯穿至第二导电层表面的过孔与第二导电层电连接，各层控制线可以通过贯穿至对应的第一导电层表面的过孔与对应的第一导电层电连接。
在本申请中，所述第一导电层的材料可以由多晶硅材料形成，但是不限于此，也可以由钨(W)、钌(Ru)等半导体存储器常用金属材料形成。
在本申请中，所述第二导电层的材料可以由多晶硅材料形成，但是不限于此，也可以由W、Ru等半导体存储器常用金属材料形成。
在本申请中，第一绝缘层，第二绝缘层的材料可以采用氧化硅、氮化硅等绝缘材料形成，在此不作限定。
需要说明的是，本申请中衬底可以是设置有电路层的衬底，其中电路层一般可以包括：与各所述字线连接的字线控制电路，与各所述位线连接的位线控制电路，与各所述层控制线连接的层控制电路等，所述多条走线可以通过过孔与衬底中的电路层电连接。所述叠层结构位于电路层的上方，从而与将电路层形成在叠层结构的周围相比，可以减少存储器的占用面积，从而进一步提高存储器的容量。并且，电路层位于所述叠层结构的下方可以尽可能的使控制电路位于所述叠层结构覆盖的区域内。
第二方面，本申请实施例还提供了一种相变存储器，包括多个如第一方面或第一方面的各种实施方式所述的三维相变存储结构。在该相变存储器中，每一三维相变存储结构具有一条字线，从而通过字线可以选通其中一个三维相变存储结构，对于被选通的三维相变存储结构，通过字线控制该三维相变存储结构中所有的晶体管导通，通过该三维相变存储结构中的位线选中仅与该位线电连接的X个相变存储单元，然后通过层控制线选通该X个相变存储单元中的其中一个相变存储单元，从而实现该相变存储器中任一相变存储单元的唯一选择。
示例性的，在本申请中，每一所述三维相变存储结构中包括多个所述第一过孔，且每一所述三维相变存储结构沿第一方向延伸，多个所述三维相变存储结构沿第二方向依次排布，所述第一方向与所述第二方向垂直。
示例性的，在各所述三维相变存储结构中，各所述位线沿所述第二方向延伸、沿所述第一方向排布。
示例性的，每一所述三维相变存储结构中多个所述第一过孔的排布方式相同；各所述三维相变存储结构中相同位置的所述晶体管共用同一条所述位线，从而可以减少相变存储器中位线的总数量。
示例性的，在每一三维相变存储结构中，多个第一过孔可以沿第一方向排布，且沿第二方向仅设置一个第一过孔。
示例性的，在所述三维相变存储结构中，以每两个第一过孔为一组过孔，所述三维相变存储结构包括沿所述第一方向排列的多组过孔，每一组过孔中的两个所述第一过孔沿所述第二方向排布，且相邻两组过孔中的所述第一过孔沿所述第二方向错位排列。从而增加第一过孔的分布密度，以进一步增加相变存储器的存储容量。在该实施例中，为了避免一组过孔中两个第一过孔对应的位线发生互联，可以使晶体管中的沟道层呈环形结构，这样，增加与该两个第一过孔中的晶体管分别电连接的两条位线之间的间隙宽度。
示例性的，不同的所述三维相变存储结构中位于相同层的所述第一导电层对应电连接同一条所述层控制线，从而可以减少层控制线数量。
示例性的，在本申请中，不同所述三维相变存储结构中位于相同层的所述第一导电层为一体结构，从而可以减少针对各第一导电层的构图工艺，从而节约成本。
需要说明的是，在本申请中，属于不同的三维相变存储结构的第二导电层相互隔离。
第三方面，本申请实施例还提供了一种电子设备，包括主板和如第二方面或第二方面的各种实施方式所述的相变存储器，该相变存储器与主板电连接。
上述第三方面可以达到的技术效果可以参照上述第二方面中任一可能设计可以达到的技术效果说明，这里不再重复赘述。
第四方面，本申请实施例还提供了一种三维相变存储结构的制备方法，该制备方法可以包括：在衬底上形成叠层结构；其中所述叠层结构包括交替层叠设置的X层第一导电层和X层第一绝缘层，X为大于或等于2的整数；形成贯穿所述叠层结构的至少一个第一过孔；在所述第一过孔中形成X个相变存储单元；在所述叠层结构上形成至少一个晶体管和多条走线，且每一所述晶体管对应电连接一个所述第一过孔中的X个相变存储单元。其中：所述多条走线包括：与各所述晶体管一一对应电连接的位线，与各所述晶体管的栅极均电连接的字线，与每一层所述第一导电层一一对应电连接的层控制线；所述X个相变存储单元中各所述相变存储单元的第一端分别对应电连接一层所述第一导电层，各所述相变存储单元的第二端均通过对应的所述晶体管与所述位线电连接；所述晶体管用于在所述字线的控制下使所述位线与对应的所述X个相变存储单元导通或截止。
在该制备方法中，在第一过孔中堆叠X个相变存储单元，且每一相变存储单元对应电连接一层第一导电层。这样当需要选中其中一个相变存储单元时，通过字线控制所有的晶体管导通，通过位线选中仅与该位线电连接的X个相变存储单元，然后通过层控制线PLx选通该X个相变存储单元中的其中一个相变存储单元，从而实现任一变存储单元的唯一选择，实现一种新型的三维相变存储结构。并且，在该三维相变存储结构的制备方法中，位于同一过孔中的X个相变存储单元可以共用同一条位线，相比现有技术中位于相同位置的每一层存储单元均需要一条位线，从而可以减少X-1次针对位线的构图工艺，进而降低成本，且X越大，效果越明显。
在一种可选的实现方式中，形成贯穿所述叠层结构的至少一个第一过孔，可以包括：形成贯穿所述叠层结构的、且在所述第一导电层处的孔径大于在所述第一绝缘层处的孔径的至少一个第一过孔；所述在所述第一过孔中形成X个相变存储单元，可以包括：在所述第一过孔中形成柱状的连接电极、围绕所述连接电极设置的选通管层、围绕所述选通管层设置的X个相变层；其中，每一所述相变层对应电连接一层所述第一导电层且位于所述第一导电层的侧壁，且任意相邻两层所述第一导电层被一层所述第一绝缘层隔离；所述连接电极与对应的所述晶体管电连接。
在该实施例中，第一过孔中的X个相变存储单元的相变层可以在同一工艺中形成，第一过孔中的X个相变存储单元的选通管层可以在同一工艺中形成，即进行一个相变存储单元的工艺流程就可以同时形成X个相变存储单元，相比相关技术中X层相变存储单元需要重复进行X次工艺流程，可以降低成本，且X越大，效果越明显。
示例性的，在形成贯穿所述叠层结构的至少一个第一过孔之前，还可以包括在所述叠层结构上依次形成第二导电层和第二绝缘层；形成贯穿所述叠层结构的至少一个第一过孔可以包括：形成贯穿所述叠层结构的至少一个第一过孔以及贯穿所述第二绝缘层和所述第二导电层的至少一个第二过孔，且每一所述第二过孔对应连通一个所述第一过孔；在所述叠层结构上形成至少一个晶体管和多条走线可以包括：在所述第二过孔内形成所述晶体管，在所述第二绝缘层上形成所述多条走线。
在一种可行的实现方式中，该三维相变存储结构可采用如下制备方法制备而成：在所述衬底上形成所述叠层结构；在所述叠层结构上依次形成第二导电层和第二绝缘层；形成贯穿所述第二绝缘层、所述第二导电层以及所述叠层结构的连通孔，即所述连通孔包括连通的第一过孔和第二过孔；所述连通孔在所述第一导电层处的孔径大于所述连通孔在所述第一绝缘层处的孔径；在所述连通孔内形成所述X个相变存储单元以及位于所述X个相变存储单元上的所述晶体管；在所述第二绝缘层上形成所述多条走线。
可选的，在所述第一过孔内形成所述X个相变存储单元，可以包括：在所述连通孔的侧壁形成相变材料层；去除部分所述相变材料层，保留位于各所述第一导电层侧壁的相变材料层，形成X个相变层；在所述连通孔的侧壁形成选通管材料层；去除位于所述第二绝缘层和所述第二导电层侧壁的所述选通管材料层形成所述选通管层；在所述选通管层的内壁填充连接电极。
可选的，去除位于所述第二绝缘层和所述第二导电层侧壁的所述选通管材料层形成所述选通管层，可以包括：在所述选通管材料层的内壁填充牺牲材料层，且所述牺牲材料层的上表面低于所述第二导电层的下表面；去除位于所述牺牲材料层上方的所述选通管材料层；去除所述牺牲材料层，形成所述选通管层。
可选的，在所述第二过孔内形成所述晶体管，可以包括：在所述第二导电层的侧壁形成栅极；在所述栅极侧壁形成栅介电层；在所述栅介电层的侧壁形成沟道层，且所述沟道层的底端与所述连接电极接触。
示例性的，所述沟道层呈环形结构，所述在所述栅介电层的侧壁形成沟道层之后，还可以包括：在所述沟道层内壁填充绝缘材料。
附图说明
图1为相关技术中提供的一种三维相变存储器的结构示意图；
图2为相关技术中三维相变存储器的制备过程的结构示意图；
图3为本申请实施例提供的一种三维相变存储结构的剖面结构示意图；
图4为图3所示的三维相变存储结构对应的电路结构示意图；
图5为本申请实施例中第一过孔的结构示意图；
图6为本申请实施例中位于第一过孔中的相位存储单元的结构示意图；
图7为本申请实施例提供的另一种三维相变存储结构的剖面结构示意图；
图8为本申请实施例提供的又一种三维相变存储结构的剖面结构示意图；
图9为本申请实施例提供的又一种三维相变存储结构的剖面结构示意图；
图10为本申请实施例提供的一种三维相变存储结构的立体结构示意图；
图11为本申请实施例提供的一种相变存储器的结构示意图；
图12为本申请实施例提供的另一种相变存储器的结构示意图；
图13为本申请实施例提供的一种三维相变存储结构的制备方法的流程示意图；
图14为本申请实施例提供的另一种三维相变存储结构的制备方法的流程示意图；
图15a至图15u为本申请实施例中三维相变存储结构的制备过程的结构示意图。
具体实施方式
为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步地详细描述。
应注意的是，在本说明书中，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本申请的描述中，需要说明的是，术语“中”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。本申请中所描述的表达位置与方向的词，均是以附图为例进行的说明，但根据需要也可以做出改变，所做改变均包含在本发明保护范围内。本申请的附图仅用于示意相对位置关系不代表真实比例。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
为了方便理解本申请实施例提供的三维相变存储结构、其制备方法、相变存储器和电子设备，下面介绍一下其应用场景。本申请提供的相变存储器(Phase Change Memory，PCM)可用于手机、平板电脑、笔记本电脑、可穿戴设备、车载设备等电子设备中的数据存储。相变存储器是一种基于硫系相变材料的非易失存储器。在热作用下能够在不同电阻状态下转换，利用相变存储器在不同电阻状态下的阻值的差异，实现数据的读写操作及存储。
如图1所示，目前商业应用的三维相变存储器主要为三维交叉点(3D交叉点)架构，该架构下，每一层存储阵列(图中显示了三层存储阵列)中相变存储单元10位于彼此垂直相交的位线BL和字线WL的交叉点处，相变存储单元10包括选通管(Selector)11和相变材料12。在制备时，先形成第一层存储阵列，然后在第一层存储阵列上形成第二层存储阵列，再在第二层存储阵列上形成第三层存储阵列，依次类推。其中，每一层存储阵列的制备工艺可以参见图2，包括：(1)沉积多层膜层：第一金属层01、相变材料层12’和选通管层11’；(2)沿字线WL的延伸方向进行构图形成多个长条形的多层膜结构和字线WL；(3)填充间隔氧化物04以及沉积第二金属层05；(4)沿位线BL的延伸方向形成交叉点结构的相变存储单元10阵列以及位线BL，以及填充间隔氧化物04；到此一层存储阵列的工艺流程完成。整个工艺流程需要两次图形化和两次间隔氧化物的填充。
在整个三维相变存储器的工艺制造的流程中成本最大的就是每一层薄膜沉积以及后续的图形化和间隔氧化物的填充。以三维相变存储器包括三层存储阵列为例，意味着三维相变存储器的总的薄膜沉积要重复三次，图形化和填充间隔氧化物的步骤需要重复六次。这样三维相变存储器中每一层存储阵列的工艺成本没有共享的部分，多层堆叠并没有带来成本上的显著降低。随着多层存储阵列的叠加，三维相变存储器的费用会成倍数级增加。另外多层叠加后造成的金属互联以及以他复杂工艺步骤对于良率的影响越来越大，分担到每比特容量的成本在达到八层堆叠后就达到理论上的最优值，微缩的前景因此受到很大的限制。
基于此，本申请提供了一种三维相变存储结构、其制备方法、相变存储器和电子设备，下面结合附图来说明本申请技术方案中的三维相变存储结构、其制备方法、相变存储器和电子设备。
参见图3和图4，图3为本申请实施例提供的一种三维相变存储结构的剖面结构示意图，图4为图3所示的三维相变存储结构对应的电路结构示意图。该三维相变存储结构100可以包括：衬底110；位于所述衬底110上的叠层结构120，所述叠层结构120包括交替层叠设置的X层第一导电层121和X层第一绝缘层122，X为大于或等于2的整数，图3和图4中以N＝3为例进行示意；贯穿所述叠层结构120的至少一个第一过孔，图3和图4中以3个第一过孔为例进行示意；位于所述第一过孔内且沿所述第一过孔的延伸方向Z堆叠的X个相变存储单元130；位于所述叠层结构120上的至少一个晶体管140和多条走线，且每一所述晶体管140对应电连接一个所述第一过孔中的X个相变存储单元130。其中，所述多条走线包括：与各所述晶体管140一一对应电连接的位线BLn，与各所述晶体管的栅极均电连接的字线WL，与每一层所述第一导电层121一一对应电连接的层控制线PLx(图中以PL1～PL3为例进行示意)；所述X个相变存储单元130中各所述相变存储单元130的第一端分别对应电连接一层所述第一导电层121，各所述相变存储单元130的第二端均通过对应的所述晶体管140与所述位线BLn电连接；所述晶体管140用于在所述字线WL的控制下使所述位线BLn与对应的所述X个相变存储单元130导通或截止。
本申请提供的上述三维相变存储结构，通过在第一过孔中堆叠X个相变存储单元，且每一相变存储单元对应电连接一层第一导电层。这样当需要选中其中一个相变存储单元时，通过字线控制所有的晶体管导通，通过位线选中仅与该位线电连接的X个相变存储单元，然后通过层控制线PLx选通该X个相变存储单元中的其中一个相变存储单元，从而实现任一变存储单元的唯一选择，实现一种新型的三维相变存储结构。并且，在该三维相变存储结构中，位于同一过孔中的X个相变存储单元可以共用同一条位线，相比现有技术中位于相同位置的每一层存储单元均需要一条位线，可以显著降低位线数量，从而降低成本，且X越大，效果越明显。
应理解，存储单元是存储器中具有数据存储和读写功能的最小单元，可以用于存储一个最小信息单位，即1比特数据(例如0或1)，也就是一个二进制位。通过多个存储单元，可以实现多个二进制位数据的存储。具体地，本申请实施例中，一个存储单元用于存储一个二进制位。
写0操作(RESET)：对相变存储单元施加一个高幅度窄宽度的电脉冲实现。在这一电脉冲作用下，相变存储单元的温度被迅速提升至融化温度以上然后骤冷，由于微观原子没有充分的时间结晶，因而相变存储单元保持在了高阻的非晶状态。需要说明的是，当相变存储单元处于高阻状态时，相变存储单元存储数据0。
写1操作(SET)：也可以称为擦操作，对相变存储单元施加一个幅度相对写操作较低但是持续时间相对较长的电脉冲实现。在这一电脉冲作用下，相变存储单元的温度被提升至结晶温度之上熔化温度之下，因此相变存储单元可以通过热致结晶过程转变成低阻的状态。需要说明的是，当相变存储单元处于低阻状态时，相变存储单元存储数据1。在本申请实施例中的写操作，包括写0操作和写1操作。
本申请对第一过孔的数量不作限定，在具体实施时，第一过孔的数量相当于一字位线上连接的存储单元的数量，具体可以根据器件需求进行设计，此不作限定。
本申请对第一过孔在与衬底平行的平面上的截面的形状不作限定，例如第一过孔的形状可以为圆形、正多边形等规则形状。当然也可以为不规则的形状，在此不作限定。
示例性，参见图5，第一过孔V1在第一导电层121处的孔径L1大于第一过孔V1在第一绝缘层122处的孔径L2，即第一过孔V1在第一导电层121处的边界相对第一过孔V1在第一绝缘层122处的边界向外扩展，从而使第一过孔V1内，第一绝缘层122的侧壁相对第一导电层121的侧壁向过孔中心凸出，以利用凸出的第一绝缘层122来隔离各相变存储单元中的相变层(图中未视出)。
在具体实施时，相变存储单元一般包括选通管和相变层。在具体实施时，所述选通管的材料可以为硫系材料，示例性的，例如，所述选通管的材料可以为Ge-Se系列材料、Si-Te系列材料、C-Te系列材料、B-Te系列材料、Ge-Te系列材料、Al-Te系列材料、Ge-Sb-Te系列材料、Ge-Sb系列材料、Bi-Te系列材料、As-Te系列材料、Sn-Te系列材料、Ge-Te-Pb系列材料或Ge-Se-Te系列材料中的一种或多种。所述相变层的材料可以为硫族化合物，例如可以为锗-锑-碲(Ge-Sb-Te，GST)材料或铟-锑-碲(In-Sb-Te，IST)材料等，诸如相变层的材料可以为Ge2Sb2Te5、Ge1Sb4Te7、In2Sb2Te5或In1Sb2Te4等。
示例性的，参见图6，在本申请中，设置在第一过孔中的所述X个相变存储单元130可以包括：柱状的连接电极131、围绕所述连接电极131设置的选通管层132、围绕所述选通管层132设置的X个相变层133；每一所述相变层133对应电连接一层所述第一导电层121且位于所述第一导电层121的侧壁，且任意相邻两层所述第一导电层121被一层所述第一绝缘层122隔离；所述连接电极131与对应的所述晶体管(图中未视出)电连接。即X个相变存储单元130中每一相变存储单元130包括一个相变层133，各相变层133被第一绝缘层122隔离，而X个相变存储单元130共用同一选通管层132，该选通管层132与连接电极131接触，从而使该X个相变存储单元130均通过该连接电极131与对应的晶体管电连接。
在该三维相变存储结构中，第一过孔中的X个相变存储单元的相变层可以在同一工艺中形成，第一过孔中的X个相变存储单元的选通管层可以在同一工艺中形成，即进行一个相变存储单元的工艺流程就可以同时形成X个相变存储单元，相比相关技术中X层相变存储单元需要重复进行X次工艺流程，可以降低成本，且X越大，效果越明显。
示例性的，在本申请中，在各相变存储单元中，在选通管与连接电极之间还可以设置第一电极，在相变层与选通管之间设置第二电极，在相变层和第一导电层之间设第三电极，在此不作限定。
示例性的，参见图7，在所述叠层结构120上还依次设置有第二导电层151和第二绝缘层152，以及贯穿所述第二导电层151和所述第二绝缘层152的至少一个第二过孔；每一所述第二过孔对应一个所述第一过孔，且所述第二过孔与对应的所述第一过孔连通；所述晶体管140位于所述第二过孔内，所述晶体管140的栅极141与所述第二导电层151电连接；各所述晶体管140的栅极141均通过所述第二导电层151与所述字线(图中未视出)电连接。
示例性的，继续参见图7，所述晶体管140的栅极141位于所述第二导电层151的侧壁，所述晶体管140的沟道层142贯穿所述第二过孔，且所述沟道层142的底端与所述连接电极131电连接，所述沟道层142的顶端与所述位线电连接，所述晶体管140的栅介电层143位于所述栅极141与所述沟道层142之间。
在具体实施时，如图7所示，所述沟道层142可以完全填充所述栅介电层143的内壁。或者，如图8所示，所述沟道层142可以呈环形结构，且所述沟道层142的内壁填充有绝缘材料144。
在本申请中，栅极可以采用多晶硅等导电材料形成。示例性的，栅极可以采用与第二导电层相同的材料形成，在此不作限定。
在本申请中，沟道层可以采用多晶硅材料形成，在此不作限定。
在本申请中，栅介电层可以采用与第二绝缘层相同的材料形成，在此不作限定。
在具体实施时，如图9和图10所示，在本申请中，所述多条走线均位于所述第二绝缘层152(图10中未视出)上且同层设置。其中，位线BLn(图10中未视出)可以直接与对应的晶体管140(图10中未视出)的沟道层142电连接，字线WL可以通过贯穿至第二导电层151表面的过孔与第二导电层151电连接，各层控制线PLx可以通过贯穿至对应的第一导电层121表面的过孔与对应的第一导电层121电连接。
示例性的，在本申请中，为了避免多条走线与各晶体管之间发生短路等风险，还可以在第二绝缘层上设置第三绝缘层，这样位线可以通过贯穿的第三绝缘层的过孔与对应晶体管的沟道层电连接。
需要说明的，本申请中，为了避免导电层之间发生互连，在任意两层导电层之间均设置有绝缘层进行隔离。
在本申请中，所述第一导电层的材料可以由多晶硅材料形成，但是不限于此，也可以由钨(W)、钌(Ru)等半导体存储器常用金属材料形成。
在本申请中，所述第二导电层的材料可以由多晶硅材料形成，但是不限于此，也可以由W、Ru等半导体存储器常用金属材料形成。
在本申请中，第一绝缘层，第二绝缘层的材料可以采用氧化硅、氮化硅等绝缘材料形成，在此不作限定。
需要说明的是，本申请中衬底可以是设置有电路层的衬底，其中电路层一般可以包括：与各所述字线连接的字线控制电路，与各所述位线连接的位线控制电路，与各所述层控制线连接的层控制电路等，所述多条走线可以通过过孔与衬底中的电路层电连接。所述叠层结构位于电路层的上方，从而与将电路层形成在叠层结构的周围相比，可以减少存储器的占用面积，从而进一步提高存储器的容量。并且，电路层位于所述叠层结构的下方可以尽可能的使控制电路位于所述叠层结构覆盖的区域内。
参见图11，本申请还提供了一种相变存储器1000，该相变存储器100可以包括多个所述三维相变存储结构100_m，图11中以4个三维相变存储结构100_1～100_4为例进行示意。在该相变存储器1000中，每一三维相变存储结构100_m具有一条字线WLm。从而通过字线WLm可以选通其中一个三维相变存储结构100_m，对于被选通的三维相变存储结构100_m，通过字线WLm控制该三维相变存储结构100_m中所有的晶体管140nm导通，通过该三维相变存储结构100_m中的位线BLn选中仅与该位线BLn电连接的X个相变存储单元130nmx，然后通过层控制线PLx选通该X个相变存储单元130nmx中的其中一个相变存储单元130nmx，从而实现该相变存储器1000中任一相变存储单元的唯一选择。
示例性的，继续参见图11，在本申请中，每一所述三维相变存储结构100_m中包括多个所述第一过孔V1，且每一所述三维相变存储结构100_m沿第一方向X延伸，多个所述三维相变存储结构100_m沿第二方向Y依次排布，所述第一方向X与所述第二方向Y垂直。
示例性的，继续参见图11，在各所述三维相变存储结构100_m中，各所述位线BLn沿所述第二方向Y延伸、沿所述第一方向X排布。
示例性的，继续参见图11，每一所述三维相变存储结构100_m中多个所述第一过孔V1的排布方式相同；各所述三维相变存储结构100_m中相同位置的所述晶体管140nm共用同一条所述位线BLn，从而可以减少相变存储器1000中位线的总数量。
可以理解的是，位于不同三维相变存储结构100_m中相同位置的所述晶体管140nm是指：所属三维相变存储结构不相同，但是晶体管140nm的位置相同，即m不相同，n相同的晶体管140nm。
示例性的，继续参见图11，在每一三维相变存储结构100_m中，多个第一过孔V1可以沿第一方向X排布，且沿第二方向Y仅设置一个第一过孔V1。
示例性的，参见图12，在所述三维相变存储结构100_m中，以每两个第一过孔V1为一组过孔VV，所述三维相变存储结构100_m包括沿所述第一方向X排列的多组过孔VV，每一组过孔VV中的两个所述第一过孔V1沿所述第二方向Y排布，且相邻两组过孔VV中的所述第一过孔V1沿所述第二方向Y错位排列。从而增加第一过孔V1的分布密度，以进一步增加相变存储器1000的存储容量。在该实施例中，为了避免一组过孔VV中两个第一过孔V1对应的位线BLn和BLn+1发生互联，可以使晶体管140nm中的沟道层142呈环形结构，这样，增加与该两个第一过孔V1中的晶体管140nm分别电连接的两条位线BLn和BLn+1之间的间隙宽度。
示例性的，如图12所示，不同的所述三维相变存储结构100_m中位于相同层的所述第一导电层121对应电连接同一条所述层控制线PLx，从而可以减少层控制线PLx数量。
示例性的，如图12所示，在本申请中，不同所述三维相变存储结构100_m中位于相同层的所述第一导电层121为一体结构，从而可以减少针对各第一导电层121的构图工艺，从而节约成本。
需要说明的是，在本申请中，如图12所示，属于不同的三维相变存储结构100_m的第二导电层151相互隔离。
相应地，本申请还提供了一种电子设备，包括主板和相变存储器，所述主板与所述相变存储器电连接。由于该电子设备解决问题的原理与前述一种相变存储器相似，因此该电子设备的实施可以参见前述相变存储器的实施，重复之处不再赘述。
相应地，本申请还提供了一种三维相变存储结构的制备方法，如图13所示，该制备方法可以包括以下步骤：
步骤S101、在衬底上形成叠层结构；其中所述叠层结构包括交替层叠设置的X层第一导电层和X层第一绝缘层，X为大于或等于2的整数。
步骤S102、形成贯穿所述叠层结构的至少一个第一过孔。
步骤S103、在所述第一过孔中形成X个相变存储单元。
其中，所述X个相变存储单元中各所述相变存储单元的第一端分别对应电连接一层所述第一导电层，各所述相变存储单元的第二端均与将要形成的晶体管电连接。
步骤S104、在所述叠层结构上形成至少一个晶体管和多条走线，且每一所述晶体管对应电连接一个所述第一过孔中的X个相变存储单元。
其中，所述多条走线包括：与各所述晶体管一一对应电连接的位线，与各所述晶体管的栅极均电连接的字线，与每一层所述第一导电层一一对应电连接的层控制线；所述晶体管用于在所述字线的控制下使所述位线与对应的所述X个相变存储单元导通或截止。
在该制备方法中，在第一过孔中堆叠X个相变存储单元，且每一相变存储单元对应电连接一层第一导电层。这样当需要选中其中一个相变存储单元时，通过字线控制所有的晶体管导通，通过位线选中仅与该位线电连接的X个相变存储单元，然后通过层控制线PLx选通该X个相变存储单元中的其中一个相变存储单元，从而实现任一变存储单元的唯一选择，实现一种新型的三维相变存储结构。并且，在该三维相变存储结构的制备方法中，位于同一过孔中的X个相变存储单元可以共用同一条位线，相比现有技术中位于相同位置的每一层存储单元均需要一条位线，从而可以减少X-1次针对位线的构图工艺，进而降低成本，且X越大，效果越明显。
在一种可行的实现方式中，形成贯穿所述叠层结构的至少一个第一过孔，可以包括：形成贯穿所述叠层结构的、且在所述第一导电层处的孔径大于在所述第一绝缘层处的孔径的至少一个第一过孔。
示例性的，在所述第一过孔中形成X个相变存储单元，可以包括：在所述第一过孔中形成柱状的连接电极、围绕所述连接电极设置的选通管层、围绕所述选通管层设置的X个相变层；其中，每一所述相变层对应电连接一层所述第一导电层且位于所述第一导电层的侧壁，且任意相邻两层所述第一导电层被一层所述第一绝缘层隔离；所述连接电极与对应的所述晶体管电连接。
在该实施例中，第一过孔中的X个相变存储单元的相变层可以在同一工艺中形成，第一过孔中的X个相变存储单元的选通管层可以在同一工艺中形成，即进行一个相变存储单元的工艺流程就可以同时形成X个相变存储单元，相比相关技术中X层相变存储单元需要重复进行X次工艺流程，可以降低成本，且X越大，效果越明显。
在一种可行的实现方式中，在形成贯穿所述叠层结构的至少一个第一过孔之前，还可以包括：在所述叠层结构上依次形成第二导电层和第二绝缘层；形成贯穿所述叠层结构的至少一个第一过孔，包括：形成贯穿所述叠层结构的至少一个第一过孔以及贯穿所述第二绝缘层和所述第二导电层的至少一个第二过孔，且每一所述第二过孔对应连通一个所述第一过孔；在所述叠层结构上形成至少一个晶体管和多条走线，可以包括：在所述第二过孔内形成所述晶体管，在所述第二绝缘层上形成所述多条走线。
下面结合具体实施例，对本申请进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。在本申请实施例中，三维相变存储结构可采用如下制备方法制备而成，参考图14结合图15a～图15t，图14为本申请一种实施例提供的三维相变存储结构的制备方法的流程示意图。该方法包括以下步骤：
步骤S201、在所述衬底上形成所述叠层结构。
如图15a所示，在衬底110上重复交替形成第一导电层121和第一绝缘层122，直到达到目标层数，这里以叠层结构120包括3层第一导电层121和3层第一绝缘层122为例进行示意。
本申请对第一导电层121和第一绝缘层122的厚度不作限定，可以根据器件需求进行设计。
示例性的，第一导电层121的材料可以为多晶硅，第一绝缘层122的材料可以为SiO2。
步骤S202、在所述叠层结构上依次形成第二导电层和第二绝缘层。
如图15b所示，在叠层结构120上先形成第二导电层151，之后在第二导电层151上形成第二绝缘层152。
本申请对第二导电层151和第二绝缘层152的厚度不作限定，可以根据器件需求进行设计。
示例性的，第二导电层151的材料可以为多晶硅，第二绝缘层152的可以材料为SiO2。
步骤S203、形成贯穿所述第二绝缘层152、所述第二导电层151以及所述叠层结构的连通孔，所述连通孔在所述第一导电层121处的孔径大于所述连通孔在所述第一绝缘层122处的孔径。
即所述连通孔包括连通的第一过孔和第二过孔，所述第一过孔贯穿所述叠层结构，所述第二过孔贯穿所述第二绝缘层和所述第二导电层。
在一种可行的实现方式中，如图15c所示，首先通过刻蚀工艺形成贯穿所述第二绝缘层152、所述第二导电层151以及所述叠层结构120的、且孔径为L2的过孔。
如图15d所示，然后对第一导电层121和第二导电层151进行回刻，使过孔在第一导电层121和第二导电层151处的孔径为L1。
步骤S204、在所述连通孔内形成所述X个相变存储单元以及位于所述X个相变存储单元上的所述晶体管。
在一种可行的实现方式中，在所述第一过孔内形成所述X个相变存储单元，可以包括：在所述连通孔的侧壁形成相变材料层；去除部分所述相变材料层，保留位于各所述第一导电层侧壁的相变材料层，形成X个相变层；在所述连通孔的侧壁形成选通管材料层；去除位于所述第二绝缘层和所述第二导电层侧壁的所述选通管材料层形成所述选通管层；在所述选通管层的内壁形成柱状的连接电极。
示例性，去除位于所述第二绝缘层和所述第二导电层侧壁的所述选通管材料层形成所述选通管层，可以包括：在所述选通管材料层的内壁填充牺牲材料层，且所述牺牲材料层的上表面低于所述第二导电层的下表面；去除位于所述牺牲材料层上方的所述选通管材料层；去除所述牺牲材料层，形成所述选通管层。
在一种实施例中，在所述连通孔内形成所述X个相变存储单元可以包括：
如图15e所示，采用原子层沉积(Atomic Layer Deposition,ALD)方法在所述连通孔的侧壁沉积相变材料层133’。
如图15f所示，对所述相变材料层133’进行回刻，保留位于所述第一导电层121侧壁以及所述第二导电层151侧壁的相变材料层133’，以形成X个相变层133和位于所述第二导电层151侧壁的相变材料层133’。
如图15g所示，采用ALD方法继续在所述连通孔的侧壁沉积选通管材料层132’。
如图15h所示，在所述选通管材料层132’的内壁填充牺牲材料层134。
如图15i所示，对所述牺牲材料层134进行回刻，去除位于所述第二导电层151以及所述第二绝缘层152侧壁的所述牺牲材料层134。
如图15j所示，对所述选通管材料层132’进行回刻，去除位于所述牺牲材料层134上方的所述选通管材料层132’。
如图15k所示，去除剩余的所述牺牲材料层134，形成所述选通管层132。
如图15l所示，去除位于所述第二导电层151侧壁的相变材料层133’。
如图15m所示，在所述连通孔内沉积连接电极材料131’。
如图15n所示，去除位于所述选通管层132上方的连接电极材料131’，形成连接电极131。
至此，在所述连通孔中形成3个相变存储单元130。
在一种可行的实现方式中，在所述第二过孔内形成所述晶体管，可以包括：先在所述第二导电层的侧壁形成环形的栅极；然后在所述栅极侧壁形成栅介电层；最后在所述栅介电层的侧壁形成沟道层，且所述沟道层的底端与所述连接电极接触。
示例性，形成所述晶体管可以包括：
如图15o所示，在所述连通孔的侧壁沉积栅极材料141’。
示例性的，所述栅极材料141’可以是多晶硅材料。
如图15p所示，对所述栅极材料141’进行回刻，仅保留位于所述第二导电层151侧壁的栅极材料141’，形成晶体管的栅极141。
如图15q所示，在所述连通孔的侧壁以及最上面的相变存储单元130的顶部形成栅介电材料143’。
示例性的，栅介电材料143’可以由多晶硅材料进行氧化形成，在此不作限定。
如图15r所示，去除位于最上面的相变存储单元130的顶部栅介电材料143’，形成晶体管的栅介电层143。
如图15s所示，在所述栅介电层143的侧壁形成沟道层142，且所述沟道层142的底端与所述连接电极131接触。
在具体实施时，在沉积沟道层时，沟道层的材料可能会同时沉积在第二绝缘层152上，因此沉积完成后需要去除位于第二绝缘层152上沟道层的材料。
可选地，在本申请中，还可以去除位于相变存储单元的顶部的部分沟道层的材料。
至此，如图15s所示，在所述连通孔内形成3个相变存储单元130以及位于所述3个相变存储单元130上的所述晶体管140。
可选地，如图15t所示，所述沟道层142可以呈环形结构，在所述栅介电层143的侧壁形成所述沟道层142之后，还可以包括：
如图15u所示，在所述沟道层142内壁填充绝缘材料144。
示例性的，所述沟道层内壁填充的绝缘材料可以为SiO2。
至此，如图15u所示，在所述连通孔内形成所述X个相变存储单元130以及位于所述X个相变存储单元130上的所述晶体管140。
步骤S205、在所述第二绝缘层上形成所述多条走线。
在具体实施，还可以在第二绝缘层上形成第三绝缘层，然后在第三绝缘层上形成多条走线，所述多条走线分别通过过孔与对应的电连接部位电连接。
本申请实施例提供的上述三维相变存储结构，在第一过孔中堆叠X个相变存储单元，且每一相变存储单元对应电连接一层第一导电层。这样当需要选中其中一个相变存储单元时，通过字线控制所有的晶体管导通，通过位线选中仅与该位线电连接的X个相变存储单元，然后通过层控制线PLx选通该X个相变存储单元中的其中一个相变存储单元，从而实现任一变存储单元的唯一选择。并且，在该三维相变存储结构的制备方法中，位于同一过孔中的X个相变存储单元可以共用同一条位线，相比现有技术中位于相同位置的每一层存储单元均需要一条位线，从而可以减少X-1次针对位线的构图工艺，进而降低成本。进一步地，第一过孔中的X个相变存储单元的相变层可以在同一工艺中形成，第一过孔中的X个相变存储单元的选通管层可以在同一工艺中形成，即进行一个相变存储单元的工艺流程就可以同时形成X个相变存储单元，相比相关技术中X层相变存储单元需要重复进行X次工艺流程，可以降低成本，且X越大，效果越明显。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。
Claims (22)
1.一种三维相变存储结构，其特征在于，包括：
衬底；
位于所述衬底上的叠层结构，所述叠层结构包括交替层叠设置的X层第一导电层和X层第一绝缘层，所述X为大于或等于2的整数；
贯穿所述叠层结构的至少一个第一过孔；
位于所述第一过孔内的沿所述第一过孔的延伸方向堆叠的X个相变存储单元；
位于所述叠层结构上的至少一个晶体管和多条走线，且每一所述晶体管对应电连接一个所述第一过孔中的X个相变存储单元；
其中：
所述多条走线包括：与各所述晶体管一一对应电连接的位线，与各所述晶体管的栅极均电连接的字线，与每一层所述第一导电层一一对应电连接的层控制线；
所述X个相变存储单元中各所述相变存储单元的第一端分别对应电连接一层所述第一导电层，各所述相变存储单元的第二端均通过对应的所述晶体管与所述位线电连接；
所述晶体管用于在所述字线的控制下使所述位线与对应的所述X个相变存储单元导通或截止。
2.如权利要求1所述的三维相变存储结构，其特征在于，所述第一过孔在所述第一导电层处的孔径大于所述第一过孔在所述第一绝缘层处的孔径；
所述X个相变存储单元包括：柱状的连接电极、围绕所述连接电极设置的选通管层、围绕所述选通管层设置的X个相变层；
每一所述相变层对应电连接一层所述第一导电层且位于所述第一导电层的侧壁，且任意相邻两层所述第一导电层被一层所述第一绝缘层隔离；
所述连接电极与对应的所述晶体管电连接。
3.如权利要求2所述的三维相变存储结构，其特征在于，还包括：依次位于所述叠层结构上的第二导电层和第二绝缘层，以及贯穿所述第二导电层和所述第二绝缘层的至少一个第二过孔；
每一所述第二过孔对应一个所述第一过孔，且所述第二过孔与对应的所述第一过孔连通；
所述晶体管位于所述第二过孔内，所述晶体管的栅极与所述第二导电层电连接；
各所述晶体管的栅极均通过所述第二导电层与所述字线电连接。
4.如权利要求3所述的三维相变存储结构，其特征在于，所述第一导电层的材料包括多晶硅材料；和/或，所述第二导电层的材料包括多晶硅材料。
5.如权利要求3或4所述的三维相变存储结构，其特征在于，所述晶体管的栅极位于所述第二导电层的侧壁，所述晶体管的沟道层贯穿所述第二过孔，且所述沟道层的底端与所述连接电极电连接，所述沟道层的顶端与所述位线电连接，所述晶体管的栅介电层位于所述栅极与所述沟道层之间。
6.如权利要求5所述的三维相变存储结构，其特征在于，所述沟道层呈环形结构，且所述沟道层内壁填充有绝缘材料。
7.如权利要求3-6任一项所述的三维相变存储结构，其特征在于，所述多条走线均位于所述第二绝缘层上且同层设置。
8.一种相变存储器，其特征在于，包括多个如利要求1-7任一项所述的三维相变存储结构。
9.如权利要求8所述的相变存储器，其特征在于，每一所述三维相变存储结构中包括多个所述第一过孔，且每一所述三维相变存储结构沿第一方向延伸，多个所述三维相变存储结构沿第二方向依次排布，所述第一方向与所述第二方向垂直。
10.如权利要求9所述的相变存储器，其特征在于，各所述位线沿所述第二方向延伸、沿所述第一方向排布。
11.如权利要求10所述的相变存储器，其特征在于，每一所述三维相变存储结构中多个所述第一过孔的排布方式相同；
各所述三维相变存储结构中相同位置的所述晶体管共用同一条所述位线。
12.如权利要求11所述的相变存储器，其特征在于，在所述三维相变存储结构中，以每两个第一过孔为一组过孔，所述三维相变存储结构包括沿所述第一方向排列的多组过孔，每一组过孔中的两个所述第一过孔沿所述第二方向排布，且相邻两组过孔中的所述第一过孔沿所述第二方向错位排列。
13.如利要求8-12任一项所述的相变存储器，其特征在于，不同的所述三维相变存储结构中位于相同层的所述第一导电层对应电连接同一条所述层控制线。
14.如权利要求13所述的相变存储器，其特征在于，不同所述三维相变存储结构中位于相同层的所述第一导电层为一体结构。
15.一种电子设备，其特征在于，包括主板和如权利要求8-14任一项所述的相变存储器，所述主板与所述相变存储器电连接。
16.一种三维相变存储结构的制备方法，其特征在于，包括：
在衬底上形成叠层结构；其中所述叠层结构包括交替层叠设置的X层第一导电层和X层第一绝缘层，所述X为大于或等于2的整数；
形成贯穿所述叠层结构的至少一个第一过孔；
在所述第一过孔中形成X个相变存储单元；
在所述叠层结构上形成至少一个晶体管和多条走线，且每一所述晶体管对应电连接一个所述第一过孔中的X个相变存储单元；
其中：
所述多条走线包括：与各所述晶体管一一对应电连接的位线，与各所述晶体管的栅极均电连接的字线，与每一层所述第一导电层一一对应电连接的层控制线；
所述X个相变存储单元中各所述相变存储单元的第一端分别对应电连接一层所述第一导电层，各所述相变存储单元的第二端均通过对应的所述晶体管与所述位线电连接；
所述晶体管用于在所述字线的控制下使所述位线与对应的所述X个相变存储单元导通或截止。
17.如权利要求16所述的制备方法，其特征在于，形成贯穿所述叠层结构的至少一个第一过孔，包括：
形成贯穿所述叠层结构的、且在所述第一导电层处的孔径大于在所述第一绝缘层处的孔径的至少一个第一过孔；
在所述第一过孔中形成X个相变存储单元，包括：
在所述第一过孔中形成柱状的连接电极、围绕所述连接电极设置的选通管层、围绕所述选通管层设置的X个相变层；
其中，每一所述相变层对应电连接一层所述第一导电层且位于所述第一导电层的侧壁，且任意相邻两层所述第一导电层被一层所述第一绝缘层隔离；所述连接电极与对应的所述晶体管电连接。
18.如权利要求17所述的制备方法，其特征在于，
在形成贯穿所述叠层结构的至少一个第一过孔之前，还包括：在所述叠层结构上依次形成第二导电层和第二绝缘层；
形成贯穿所述叠层结构的至少一个第一过孔，包括：形成贯穿所述叠层结构的至少一个第一过孔以及贯穿所述第二绝缘层和所述第二导电层的至少一个第二过孔，且每一所述第二过孔对应连通一个所述第一过孔；
在所述叠层结构上形成至少一个晶体管和多条走线，包括：在所述第二过孔内形成所述晶体管，在所述第二绝缘层上形成所述多条走线。
19.如权利要求18所述的制备方法，其特征在于，在所述第一过孔中形成X个相变存储单元，包括：
在连通孔的侧壁形成相变材料层，其中所述连通孔包括连通的所述第一过孔和所述第二过孔；
去除部分所述相变材料层，保留位于各所述第一导电层侧壁的相变材料层，形成X个相变层；
在所述连通孔的侧壁形成选通管材料层；
去除位于所述第二绝缘层和所述第二导电层侧壁的所述选通管材料层形成所述选通管层；
在所述选通管层的内壁填充连接电极。
20.如权利要求19所述的制备方法，其特征在于，去除位于所述第二绝缘层和所述第二导电层侧壁的所述选通管材料层形成所述选通管层，包括：
在所述选通管材料层的内壁填充牺牲材料层，且所述牺牲材料层的上表面低于所述第二导电层的下表面；
去除位于所述牺牲材料层上方的所述选通管材料层；
去除所述牺牲材料层，形成所述选通管层。
21.如权利要求20所述的制备方法，其特征在于，在所述第二过孔内形成所述晶体管，包括：
在所述第二导电层的侧壁形成栅极；
在所述栅极侧壁形成栅介电层；
在所述栅介电层的侧壁形成沟道层，且所述沟道层的底端与所述连接电极接触。
22.如权利要求21所述的制备方法，其特征在于，所述沟道层呈环形结构，在所述栅介电层的侧壁形成沟道层之后，还包括：
在所述沟道层内壁填充绝缘材料。
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