CN1734672B - 用于存储器件的隔离控制电路和方法 - Google Patents

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Abstract

一种半导体存储器，包括：存储单元阵列；读出放大器；隔离器件，被置于读出放大器和存储单元阵列的位线之间；以及电路，用于在隔离器件将位线与读出放大器电隔离时将包含于存储单元阵列的存储单元中的电荷传送到位线，并且，在将电荷传送到位线之后，用于使隔离器件将位线电连接到读出放大器。

Description

用于存储器件的隔离控制电路和方法
技术领域
本发明一般涉及存储电路，并且更具体地，本发明涉及用于将存储器件的存储单元隔离(isolation)的电路和方法。
背景技术
图1中示意性地图解了传统的存储器件，如动态随机存取存储(DRAM)器件。如所示出的，交替地排列多个存储单元阵列10和读出放大器20。每个存储单元阵列10与生成用于选择对应的存储单元阵列10的字线的字线信号(WL)的行解码器30相关联。同样地，列解码器50生成用于选择存储单元阵列10的位线的列选择信号(CSL)。并且，如所示出的，通过由各个控制电路40生成的控制信号(CONTROL)而控制每个读出放大器20。
图1的存储器件的特征在于：在两个相邻的存储单元阵列10之间共享每个读出放大器20。利用包含于每个读出放大器20中的隔离电路来将相邻的存储单元阵列10中的一个隔离，而与相邻的存储单元阵列的另一个结合使用读出放大器20。通过参照图2的电路图来更详细地对此说明。
参照图2，将读出放大器区域可操作地连接在第一存储单元阵列块1(BLOCK1)和第二存储单元阵列块2(BLOCK2)之间。每个块包含分别连接在源电压VP和互补(complimentary)位线BLn及BLBn(其中，n＝0，1，2，...)之间的互补存储单元C0和C1。列解码器50接收预解码的列寻址信号(columnaddress signal)DCA，并生成对应的列选择信号CSLn，用于选择互补位线BLn和BLBn。并且，如所示出的，由依次连接到对预解码的行寻址信号DRA进行解码的行解码器30的字线WL0和WL1(或字线WL510和511)使能分别对互补存储单元C0和C1读/写。如本领域的技术人员将理解的，图2仅示出了典型存储块的一小部分，而实际上，每个存储块包括连接到很多对互补存储单元的很多对字线和位线。
图2的读出放大器区域包括形成如所示出的连接在每对位线BL0和BLB0之间的均衡电路的均衡晶体管E1、E2和E3。此均衡电路响应由均衡控制信号生成器41(PEQL生成器以及PEQR生成器)生成的均衡控制信号PEQL(或PEQR)，以将位线BL0和BLB0均衡或预充电至VCC/2(＝VBL)。通常，这在访问(例如，读取)连接到位线的存储单元之前完成。
如所示出的，连接晶体管P1、P2和N1、N2，以形成读出放大器，其以公知的方式工作，以对跨越位线BL0和BLB0的电压差进行放大。通过由放大电压生成器43和44(LA生成器和LAB生成器)生成的读出使能电压LA和LAB而使能读出放大器。
晶体管S1和S2为响应隔离控制信号PISOL和PISOR的隔离晶体管，其中由隔离控制信号生成器42(PISOL生成器和PISOR生成器)响应块选择信号PBLOCK1和PBLOCK2而生成所述隔离控制信号PISOL和PISOR。控制隔离晶体管S1和S2，以选择性地将块1或2中的一个隔离，而读出放大器用于块1或2中的另一个。
晶体管L1和L2为列选择晶体管，其用于选择性地将位线BL0和BLB0分别耦接到输入/输出线IO和IOB。响应于由列解码器50生成的列选择信号而激活这些晶体管L1和L2。例如，列选择信号CSL0控制将位线BL0和BLB0耦接到输入/输出线IO和IOB，而列选择信号CSL1控制将位线BL1和BLB1耦接到输入/输出线IO和IOB，等等。
图3为用于说明字线信号WL和列选择信号CSL的生成的方框图。如所示出的，将外部提供的命令和寻址信号施加到存储器件的端子。命令解码器60响应命令信号，以生成行访问主信号PR和列访问主信号PC。地址缓冲器70接收外部提供的地址，并根据外部提供的地址以及行和列访问主信号PR和PC而输出行地址RA和列地址CA。预解码器80和85分别将行和列寻址信号RA和CA转换为预解码的行和列寻址信号DRA和DCA。随后由主解码器90和95对这些预解码的信号进行解码，以分别生成字线信号WL和列选择信号CSL。
图4为示出图2中示出的存储器件的隔离控制信号、均衡信号、以及读出使能信号的生成的示意性方框图。如上面与图3相结合而描述的，预解码器80输出预解码的行寻址信号DRA。将预解码的行寻址信号DRA的位DRAij施加到如上所述的输出对应的字线信号WL的主解码器90。预解码的行寻址信号DRA的剩下的位DRAk1(典型为DRA的最高有效位)用于块选择，并被施加到块生成器100。块生成器100输出指示存储器件的两个存储阵列块1和2中的一个的块选择信号PBLOCK1、2。尽管在此例子中描述了两个块，但存储器件可包括更多的存储阵列块(例如，16个或更多)。
仍然还参照图4，隔离控制信号生成器42根据块选择信号PBLOCK1、2而控制隔离控制信号PISOL和PISOR。同样地，均衡控制信号生成器41根据块选择信号PBLOCK1、2而控制均衡控制信号PEQL和PEQR。
同时，图4的读出控制电路110根据行访问主信号PR(参见图3)以及行寻址信号位DRAij或DRAk1而输出读出使能主信号PS。由分别输出读出放大控制信号PS PSA和PS NSA的读出放大控制电路120和130接收读出使能主信号PS。这些控制信号PS PSA和PS NSA用于分别控制图2中图解的读出使能电压LA和LAB的电压电平(例如，参见下面讨论的图9)。
图5为图4中图解的隔离控制电路生成器42的示例电路图，而图6为其逻辑表。通常，块信号PBLOCK1和PBLOCK2中的至少一个始终被隔离使能(低)。这里，隔离使能意味着对应的存储块与读出放大器隔离。如从图5中显而易见的、并且如图6的表所示，当PBLOCK1被使能(低)而PBLOCK2未被使能(高)时，隔离信号PISOL变为VSS(低)，而隔离信号PISOR变为VPP(高)。这样，参照图2，单元阵列块1与读出放大器电路隔离，而单元阵列块2被耦接到读出放大器电路。相反，当PBLOCK1未被使能(高)而PBLOCK2被使能(低)时，隔离信号PISOL变为VPP(高)，而隔离信号PISOR变为VSS(低)。因此，单元阵列块1变为耦接到读出放大器电路，而单元阵列块2与读出放大器电路隔离。当例如在备用模式期间PBLOCK1和PBLOCK2均未被使能(低)时，那么由附图标记150标识的电路块工作，以将PISOL和PISOR预充电和均衡至电压VCC。
图7为用于说明传统存储器件的电荷共享操作的简化电路图。该器件的位线BL和BLB包括预充电的电容器CBL CELL和CBL SA(CBLB CELL和CBLB SA)。作为例子，CBL CELL约为存储单元的CCELL的大小的3倍，并且CBL CELL大于读出放大器的CBL SA的大小。在操作中，假定存储单元C0的电容器包含数据“1”。当使能字线WL时，如由双头箭头所绘出的，“共享”存储在位线BL的各个电容器中的电荷。结果是要由读出放大器检测的位线BL的电压稍有增加(例如，100mV或更多)。
图8为仍然在单元C0包含数据“1”的情况下、图5的电路的电荷共享操作的时序图。在隔离(ISO)激活周期中，隔离控制信号PISOL从VCC增加到VPP，而隔离控制信号PISOR从VCC减小到VSS。在ISO激活周期的结束，字线WL的电压从VSS增加到VPP。这样，电容器CCELL变为耦接到位线BL，而作为结果的电荷共享操作使位线BL的电压从VBL增加到VBL+ΔVBL。注意，位线BLB的电压保持为VBL。
为了加速位线读出操作，通常有必要降低读出放大器晶体管的阈值电压。然而，产生了这种折衷情形，其中降低的阈值电压导致增加的泄漏电流，泄漏电流随后减小读出操作的有效读出间隔。图9的电路图中示出的虚线绘出了在位线BL处于电压VBL+ΔVBL、而位线BLB处于电压VBL的情况下的读出放大器泄漏电流路径。图10中图解了此泄漏的结果。在跟随隔离控制信号PISO的激活的电荷共享操作之后，作为读出放大器泄漏的结果，位线BL的电压电平逐渐减小。由图中圈2标识的线示出了在VCC电压(即，读出放大器晶体管阈值)相对于由图中圈1标识的线的VCC电压而减小的情况下的位线电压特性。该泄漏在较低的阈值下更为显著，并且，相应地，电压下降更为迅速。如所示出的，结果是显著减小的读出间隔。由于工业趋势是VCC操作电压越来越低，所以，读出放大器泄漏变得越来越成问题。
同时，在存储器件的制造中倾向于产生很多位线桥缺陷。现在转到图12，这些缺陷通常为两类。第一类(圈1)由于同一位线对(例如，BL0和BLB0)的位线之间的短路或泄漏而产生。第二类(圈2)由于相邻位线对(例如，BLB0和BL1)的位线之间的短路或泄漏而产生。如所示意性地示出的，存储单元阵列的位线比在读出放大器区域中的位线封装得更为密集，并且，相应地，位线桥缺陷相对常见。这样，存储器件在制造之后被彻底测试位线桥缺陷的存在，并且，用于用备用位线来替换有缺陷的位线的技术是公知的。
然而，对位线桥缺陷的测试的一个问题在于：越来越难以将位线泄漏与读出放大器的泄漏相区分。如上面所提到的，读出放大器泄漏引起ΔVBL的逐渐下降。位线桥缺陷伴随的泄漏可类似地减小ΔVBL。因而，已变得难以识别位线桥缺陷，特别是在利用低阈值读出放大器晶体管的情况下。
发明内容
根据本发明的一个方面，提供了一种半导体存储器件，其以读取模式工作，以读取该器件的存储单元，并且，该器件包括第一和第二存储单元阵列、读出放大器、以及第一和第二隔离电路。第一存储单元阵列包括要读取的第一存储单元、第一位线对和第一字线，其中，在读取模式期间，当被施加到第一字线的字线选择信号变为有效时，包含在要读取的第一存储单元中的电荷被施加到第一位线对。第二存储单元阵列包括第二存储单元、第二位线对和第二字线。将读出放大器可操作地置于第一和第二存储单元阵列之间。第一隔离电路在第一隔离信号有效时将读出放大器与第一位线对隔离，而在第一隔离信号无效时将第一位线对与读出放大器耦接。第二隔离电路在第二隔离信号有效时将读出放大器与第二位线对隔离，而在第二隔离信号无效时将第二位线对与读出放大器耦接。在读取模式期间，在字线选择信号变为有效之前，第一隔离信号保持为有效，而第二隔离信号保持为无效。
根据本发明的另一方面，提供了一种半导体器件，其包括第一和第二存储单元阵列、可操作地置于第一和第二存储单元阵列之间的读出放大器、第一和第二隔离电路、外部端子、以及逻辑电路。第一隔离电路在第一隔离信号有效时将读出放大器与第一位线对进行隔离，而在第一隔离信号无效时将第一位线对与读出放大器耦接。第二隔离电路在第二隔离信号有效时将读出放大器与第二位线对进行隔离，而在第二隔离信号无效时将第二位线对与读出放大器耦接。外部端子接收外部隔离控制信号，而逻辑电路接收外部隔离控制信号并输出第一和第二隔离信号。
根据本发明的再一方面，提供了一种半导体存储器件，其包括具有第一位线对的第一存储单元阵列、耦接到第一位线对的第一均衡电路、具有第二位线对的第二存储单元阵列、耦接到第二位线对的第二均衡电路、可操作地置于第一和第二位线对之间的读出放大器、第一和第二隔离电路、外部端子、控制电路、以及逻辑电路。第一隔离电路在第一隔离信号有效时将读出放大器与第一位线对进行隔离，而在第一隔离信号无效时将第一位线对与读出放大器耦接。第二隔离电路在第二隔离信号有效时将读出放大器与第二位线对进行隔离，而在第二隔离信号无效时将第二位线对与读出放大器耦接。外部端子接收外部隔离控制信号，控制电路输出存储阵列选择信号，而逻辑电路接收外部隔离控制信号和存储阵列选择信号，并输出第一和第二隔离信号。
根据本发明的另一方面，提供了一种半导体存储器，其包括存储单元阵列、读出放大器、被置于读出放大器和存储单元阵列的位线之间的隔离器件、以及部件，用于在隔离器件将位线与读出放大器电隔离时将包含于存储单元阵列的存储单元中的电荷传送到位线，并且，在将电荷传送到位线之后，用于使隔离器件将位线电连接到读出放大器。
根据本发明的再一个方面，提供了一种读取半导体存储器中的存储单元的方法。该半导体存储器包括：第一位线对和要读取的第一存储单元；第二存储单元阵列，包括第二位线对；读出放大器，可操作地置于第一和第二位线对之间；第一隔离电路，在第一隔离信号有效时将读出放大器与第一位线对进行隔离，而在第一隔离信号无效时将第一位线对与读出放大器耦接；以及第二隔离电路，在第二隔离信号有效时将读出放大器与第二位线对进行隔离，而在第二隔离信号无效时将第二位线对与读出放大器耦接。该方法包括：使第一隔离信号有效且使第二隔离信号无效；在第一隔离信号有效且第二隔离信号无效时，将包含于要读取的第一存储单元中的电荷施加到第一位线对；以及在将电荷传送到第一位线对之后，使第一隔离信号无效且使第二隔离信号有效，其中，经由第一隔离电路而将电荷施加到读出放大器。
根据本发明的另一个方面，提供了一种读取半导体存储器的方法。该半导体存储器包括存储单元阵列、读出放大器、以及被置于读出放大器和存储单元阵列的位线之间的隔离器件。该方法包括：在隔离器件将位线与读出放大器电隔离时，将包含于存储单元阵列的存储单元中的电荷传送到位线，并且，在将电荷传送到位线之后，使隔离器件将位线电连接到读出放大器。
附图说明
通过下面参照附图的详细描述，本发明的以上和其它方面及特征将变得更清楚，附图中：
图1为传统存储器件的方框图；
图2为图1中图解的存储器件的一部分的电路图；
图3为用于生成字线和列选择信号的传统电路的方框图；
图4为用于生成隔离、均衡和读出使能信号的传统电路的方框图；
图5和6分别为用于说明在传统存储器件中生成隔离控制信号的电路图和逻辑表。
图7和8分别为用于说明传统的电荷共享操作的电路图和时序图；
图9为用于说明在传统读出放大器的情况下出现的泄漏的电路图；
图10为用于说明传统存储器件的位线电压和读出间隔之间的关系的波形图；
图11为用于说明根据本发明的实施例的隔离技术的位线电压的控制的波形图；
图12为图解可在传统存储器件中出现的位线桥缺陷的方框图；
图13为根据本发明的实施例的隔离控制信号生成器的电路图；
图14和15为用于描述图13中图解的电路的操作的逻辑表；
图16为用于描述根据本发明的实施例的存储器件的第一操作模式的时序图；
图17为用于描述根据本发明的实施例的存储器件的第二操作模式的时序图；
图18为示出根据本发明的实施例的读出使能信号和控制信号的生成的逻辑电路图；
图19为用于说明图20中图解的逻辑电路的操作的时序图；
图20为根据本发明的实施例的存储器件的第一操作模式的操作方框图；以及
图21为根据本发明的实施例的存储器件的第二操作模式的操作方框图。
具体实施方式
将通过参照优选但非限制性的实施例而详细描述本发明。
图13为根据本发明的一个实施例的隔离控制信号生成器的电路图。对该生成器的输入包括块选择信号PBLOCK1和PBLOCK2、以及控制信号CON0、CON1和CON2。例如，块选择信号PBLOCK1和PBLOCK2可以以与如先前与相关技术相结合而讨论的方式相同的方式生成。例如，可以外部生成控制信号CON0、CON1和CON2，并将其施加到存储器件的一个或多个引脚端子或焊接点端子。
如图13所示，将控制信号CON0和取反的块选择信号PBLOCK1的逻辑“或”施加到晶体管P3的栅极，并将其取反的信号施加到晶体管N4的栅极。类似地，将控制信号CON0和取反的块选择信号PBLOCK2的逻辑“或”施加到晶体管P4的栅极，并将其取反的信号施加到晶体管N3的栅极。因而，当控制信号CON0为低时，以与如先前与图5和6相结合描述的方式相同的方式，隔离控制信号PISOL和PISOR取决于块选择信号PBLOCK1和PBLOCK2。
另一方面，当控制信号CON0为高时，与块选择信号PBLOCK1和PBLOCK2无关地，晶体管P3、N3、P4和N4均维持在“截止(OFF)”状态。这样，隔离控制信号PISOL和PISOR变为取决于控制信号CON1和CON2。也就是说，当CON1为高而CON2为低时，晶体管P5和N6为截止，而晶体管N5和P6为导通(ON)。因此，隔离控制信号PISOL变为VSS，而隔离控制信号PISOR变为VCC或VPP2。这里，VPP＞VPP2＞VCC。仅作为例子，VPP≈2.1v，VPP2≈1.4v，而VCC≈1.0v。相反，当CON1为低而CON2为高时，晶体管P5和N6为导通，而晶体管N5和P6为截止。因此，隔离控制信号PISOL变为VCC或VPP2，而隔离控制信号PISOR变为VSS。
图14和15的逻辑表中概括了图13的隔离控制信号生成器的操作。如图14所示，当控制信号CON0为低时，该电路以正常操作模式工作，例如，该模式可与已经讨论的传统存储器件的模式相同。另一方面，当控制信号CON0为高时，有效地阻止正常操作模式，并激活外部控制模式。也就是说，如图15所示，当CON0为高、而CON1为低且CON2为高时，使能隔离控制信号PISOL(在VCC或VPP2处的高)。相反，当CON0为高、而CON1为高且CON2为低时，使能隔离控制信号PISOR(在VCC或VPP2处的高)。
图16中图解了正常操作模式(其中控制信号CON0为低)的时序图。首先，在备用状态中，信号PBLOCK1和PBLOCK2为低(VSS)，其意味着隔离控制信号PISOL和PISOR处于VCC(参见图6的表)处。并且，在此状态下，均衡控制信号PEQL和PEQR保持在VCC处。
随后，块选择信号PBLOCK1达到VCC。参照图13，这使隔离控制信号PISOL变为高(VPP)，而隔离控制信号PISOR变为低(VSS)。这样，存储阵列块1被连接到读出放大器(参见图2)，而存储阵列块2与读出放大器隔离。另外，均衡控制信号PEQL变为低(VSS)，由此使存储阵列块1侧的均衡和预充电电路去激活。
接下来，字线信号WL从低(VSS)上升到高(VPP)。结果，电荷共享操作使位线BL的电压上升到VBL+ΔVBL(这里假定连接到位线BL的存储单元包含表示数据“1”的电荷)。在此状态期间，如先前所讨论的那样出现读出操作的读出间隔。
随后，读出使能电压LA从VBL增加到VCC，而读出使能电压LAB从VBL减小到VSS。这样，位线BL的电压变为VCC，而位线BLB的电压变为VSS。
图16的正常操作模式与如先前所讨论的在传统存储器件中具有的正常操作模式相同。然而，当检测(screen)有缺陷的位线时，难以将有缺陷的位线的电压状态与由读出放大电路中的泄漏导致的电压特性相区分。因而，将本发明的实施例配置为：如图17的时序图所示，以外部控制的操作模式运行。
参照图17，在初始状态中，块选择信号PBLOCK1和PBLOCK2处于VSS(低)处，控制信号CON0处于VSS(低)处，控制信号CON1和CON2处于VPP(高)处，隔离控制信号PISOL和PISOR处于VCC处，而均衡控制信号PEQL和PEQR处于VCC处。
随后，一旦选择了存储块1，则块选择信号PBLOCK1变为VCC，控制信号CON0变为VPP，控制信号CON2变为VSS，而PISOL变为VSS。参见图13。在此状态中，参照图2，存储块1通过读出放大器区域左边的隔离晶体管(连接到PISOL)而与读出放大器隔离，并使连接到读出放大器区域左边的均衡电路(连接到PEQL)去激活。此外，允许由读出放大器区域右边的均衡电路(连接到PEQR)经由其它隔离晶体管(连接到PISOR)而对读出放大器进行预充电。
接下来，字线信号WL从低(VSS)上升到高(VPP)。结果，电荷共享操作使存储块的位线BL的电压上升到VBL+ΔVBL(这里假定连接到位线BL的存储单元包含表示数据“1”的电荷)。注意，然而，由于读出放大器与存储块1隔离，所以，该存储块的位线BL的电压不会由于读出放大器的泄漏而下降。在图11中对此进行了图解，其中位线BL电压维持不变，直到隔离控制信号PISO增加到高电压电平为止。同时，如图17所示，读出放大器处的位线BL的电压保持在VBL。
在将电荷传送到存储块1的单元区域中的位线BL之后、但在使能读出放大器之前，控制信号CON0变为VSS(低)，而控制信号CON2变为VPP(高)。这使隔离控制信号PISOL变为VPP(高)，而隔离控制信号PISOR变为VSS。这样，再次参照图2，隔离晶体管(连接到PISOL)将存储块1的位线BL电连接到读出放大器，而其它隔离晶体管(连接到PISOR)将第二存储块2与读出放大器电隔离。这样，将先前传送到存储块的位线BL的存储单元电荷进一步传送到读出放大器。电荷共享引起在读出放大器区域中的位线BL的电压增加到VBL+ΔVBL2的增加。同样地，存储块1的单元区域中的位线BL的电压减小为VBL+ΔVBL2。
接下来，通过读出使能信号LA从VBL增加到VCC，以及通过读出使能信号LAB从VBL减小到VSS，而使能读出放大器。结果，位线BL的电压变为VCC，而位线BLB的电压变为VSS。
图17的操作模式至少部分表征为：在已将电荷传送到存储块1内的位线BL之后延迟激活隔离晶体管。结果，读出放大器的泄漏电流可能对位线电压造成冲击的时间量充分地减小。换句话说，隔离晶体管的激活和读出放大器的使能之间的短时间段不会使读出放大器泄漏成为在测试位线时的因素。
图18为可用于生成控制信号CON0、CON1和CON2、以及读出使能信号SES的电路图，而图19为示出该电路的操作的时序图。当选择了第一块1(即，PBLOCK1为高，而PBLOCK2为低)、并且控制信号CON0变为高时，那么，CON1变为低而CON2保持为高。结果，节点A变为高。随后，读出使能信号PS变为高，而取反的读出使能信号PSB变为低。之后，当控制信号CON0变为低时，控制信号CON1变为高，这使节点A变为低。随后，在由图18的或非门引起的延迟之后，读出使能信号SES变为高。此延迟对应于图17中出现的两条垂直虚线之间的时间。
图20为本发明的实施例的正常操作模式的功能方框图。如先前所说明的，正常操作模式可与相关技术的正常操作模式相同。在此情况下，寻址信号DRA用于控制PBLOCK信号生成、以及使能字线WL。PBLOCK信号用于控制隔离控制信号PISO生成。另外，PBLOCK信号与行激活命令PR一起用于控制读出控制电路。读出控制电路包括响应行激活命令PR的读出控制块、以及响应读出控制块的PSA/NSA控制电路。最后，根据读出放大线LA和LAB、隔离控制信号PISO、以及字线信号WL而控制位线读出放大器BLSA。
图21为本发明的实施例的外部控制操作模式的功能方框图。如所图解的，除了基于从焊接点(PAD)或引脚(PIN)端子接收的外部控制信号而选择性地控制隔离控制信号PISO生成之外，此模式类似于图20的模式。另外，根据此外部控制信号而选择性地控制读出控制电路。
如上所述，本发明的实施例延迟激活隔离晶体管，直到已经将存储电荷传送到存储单元的存储块内的位线之后为止。结果，读出放大器的泄漏电流可对位线电压造成冲击的时间量被充分地减小。隔离晶体管的激活和读出放大器的使能之间的短时间段不会使读出放大器泄漏成为在测试位线时的因素。
另外，本发明的实施例包括隔离控制信号的外部焊接点端子或引脚端子控制。这考虑了用户友好的隔离和读出控制。
尽管上面以与本发明的优选实施例相结合而描述了本发明，但本发明不会因而受限。相反，对于本领域的技术人员来说，优选实施例的各种改变和修改将变得显而易见。因而，本发明不限于上述优选实施例。相反，由所附权利要求定义本发明的真实精神和范围。

Claims (26)

1.一种半导体存储器件，其以读取模式工作，以读取该器件的存储单元，该器件包括：
第一存储单元阵列，包括要读取的第一存储单元、第一位线对和第一字线，其中，在读取模式期间，当被施加到第一字线的字线选择信号变为有效时，包含在要读取的第一存储单元中的电荷被施加到第一位线对；
第二存储单元阵列，包括第二存储单元、第二位线对和第二字线；
读出放大器，可操作地置于第一和第二存储单元阵列之间；
第一隔离电路，其在第一隔离信号有效时将读出放大器与第一位线对隔离，而在第一隔离信号无效时将第一位线对与读出放大器耦接；
第二隔离电路，其在第二隔离信号有效时将读出放大器与第二位线对隔离，而在第二隔离信号无效时将第二位线对与读出放大器耦接；
其中，在读取模式期间，在字线选择信号变为有效之前，第一隔离信号保持为有效，而第二隔离信号保持为无效。
2.如权利要求1所述的半导体存储器件，其中，在读取模式期间，在字线选择信号变为有效之后，第一隔离信号变为无效，而第二隔离信号变为有效，以便将施加到第一位线对的电荷进一步施加到读出放大器。
3.如权利要求1所述的半导体存储器件，还包括：
第一均衡电路，其在第一均衡控制信号有效时均衡第一位线对的电势；
第二均衡电路，其在第二均衡控制信号有效时均衡第二位线对的电势；
其中，在读取模式期间，第二均衡控制信号为无效，而第二隔离信号保持为有效，使得第二均衡电路在读取模式期间对读出放大器进行预充电。
4.如权利要求1所述的半导体存储器件，其中，该读取模式为用于测试要读取的存储单元的测试模式。
5.如权利要求1所述的半导体存储器件，其中，该半导体器件为动态随机存取存储器(DRAM)。
6.一种半导体器件，包括：
第一和第二存储单元阵列，其具有各自的第一和第二位线对；
读出放大器，可操作地置于第一和第二存储单元阵列之间；
第一隔离电路，其在第一隔离信号有效时将读出放大器与第一位线对隔离，而在第一隔离信号无效时将第一位线对与读出放大器耦接；
第二隔离电路，其在第二隔离信号有效时将读出放大器与第二位线对隔离，而在第二隔离信号无效时将第二位线对与读出放大器耦接；
外部端子，其接收外部隔离控制信号；以及
逻辑电路，其接收外部隔离控制信号并输出第一和第二隔离信号，
其中，在该半导体器件的读取模式期间，在字线选择信号变为有效之前，第一隔离信号保持为有效，而第二隔离信号保持为无效。
7.如权利要求6所述的半导体器件，其中，逻辑电路还接收指示第一和第二存储阵列中的一个的存储阵列选择信号。
8.如权利要求6所述的半导体器件，其中，外部端子为该器件的焊接点或引脚端子。
9.如权利要求6所述的半导体器件，还包括：
第一均衡电路，其在第一均衡控制信号有效时均衡第一位线对的电势；
第二均衡电路，其在第二均衡控制信号有效时均衡第二位线对的电势；
其中，在读取模式期间，第二均衡控制信号为有效，而第二隔离信号保持为无效，使得第二均衡电路在读取模式期间对读出放大器进行预充电。
10.如权利要求6所述的半导体器件，其中，该读取模式为用于测试第一存储单元阵列的第一位线对的测试模式。
11.如权利要求6所述的半导体器件，其中，该半导体器件为动态随机存取存储器(DRAM)。
12.如权利要求7所述的半导体器件，还包括：命令端子，其接收外部提供的命令信号；以及寻址端子，其接收外部提供的寻址信号。
13.如权利要求12所述的半导体器件，其中，命令端子和寻址端子为该器件的焊接点或引脚端子。
14.一种半导体存储器件，包括：
第一存储单元阵列，其包括第一位线对；
第一均衡电路，其耦接到第一位线对；
第二存储单元阵列，其包括第二位线对；
第二均衡电路，其耦接到第二位线对；
读出放大器，其被可操作地置于第一和第二位线对之间；
第一隔离电路，其在第一隔离信号有效时将读出放大器与第一位线对隔离，而在第一隔离信号无效时将读出放大器与第一位线对耦接；
第二隔离电路，其在第二隔离信号有效时将读出放大器与第二位线对隔离，而在第二隔离信号无效时将第二位线对与读出放大器耦接；
外部端子，其接收外部隔离控制信号；
控制电路，其输出存储阵列选择信号；以及
逻辑电路，其接收外部隔离控制信号和存储阵列选择信号，并输出第一和第二隔离信号，
其中，该半导体存储器件根据外部隔离控制信号而以第一和第二读取模式工作，
其中，在第一和第二读取模式期间，当施加到第一字线的字线选择信号变为有效时，将包含于要读取的第一存储单元中的电荷施加到第一位线对，
其中，在第一读取模式期间，在字线选择信号变为有效之前，第一隔离信号保持为无效，而第二隔离信号保持为有效，以及
其中，在第二读取模式期间，在字线选择信号变为有效之前，第一隔离信号保持为有效，而第二隔离信号保持为无效。
15.如权利要求14所述的半导体存储器件，其中，第二读取模式为用于测试第一存储单元阵列的第一位线对的测试模式。
16.如权利要求14所述的半导体存储器件，其中，第一读取模式为该半导体存储器件的正常操作模式。
17.如权利要求14所述的半导体存储器件，其中，读出放大器响应读出使能信号进行操作，并且，其中，该半导体存储器件包括第二逻辑电路，其响应于外部隔离控制信号而生成读出使能信号。
18.如权利要求17所述的半导体存储器件，块信号生成器生成指示选择第一和第二存储单元阵列中的一个的块选择信号。
19.如权利要求18所述的半导体存储器件，其中，该第二逻辑电路进一步响应于块选择信号而生成读出使能信号。
20.一种半导体存储器，包括：
存储单元阵列；
读出放大器；
隔离器件，被置于读出放大器和存储单元阵列的位线之间；以及
部件，其用于在隔离器件将位线与读出放大器电隔离时将包含于存储单元阵列的存储单元中的电荷传送到位线，并且，在将电荷传送到位线之后，用于使隔离器件将位线电连接到读出放大器，
其中所述部件配置为以外部控制的操作模式运行从而读出放大器的泄漏电流对位线电压造成冲击的时间量被减小，
其中外部控制的操作模式至少表征为：在已将电荷传送到位线之后延迟激活隔离器件。
21.如权利要求20所述的半导体存储器，其中，该半导体存储器为动态随机存取存储器(DRAM)。
22.一种读取半导体存储器中的存储单元的方法，该半导体存储器包括：第一存储单元阵列，包括第一位线对和要测试的第一存储单元；第二存储单元阵列，包括第二位线对；读出放大器，可操作地置于第一和第二位线对之间；第一隔离电路，其在第一隔离信号有效时将读出放大器与第一位线对隔离，而在第一隔离信号无效时将第一位线对与读出放大器耦接；以及第二隔离电路，其在第二隔离信号有效时将读出放大器与第二位线对隔离，而在第二隔离信号无效时将第一位线对与读出放大器耦接，所述方法包括：
使第一隔离信号有效；
在第一隔离信号有效时，将包含于要读取的第一存储单元中的电荷施加到第一位线对；以及
在将电荷施加到第一位线对之后，使第一隔离信号无效且使第二隔离信号有效，其中，经由第一隔离电路而将电荷施加到读出放大器。
23.如权利要求22所述的方法，其中，该半导体存储器还包括：第一均衡电路，其在第一均衡控制信号有效时均衡第一位线对的电势；以及第二均衡电路，其在第二均衡控制信号有效时均衡第二位线对的电势；并且，其中，所述方法还包括：在第二隔离信号保持为有效时，使第一均衡控制信号无效，以便在第一隔离信号有效且第二隔离信号无效时，第二均衡电路对读出放大器进行预充电。
24.如权利要求22所述的方法，其中，该半导体存储器为动态随机存取存储器(DRAM)。
25.一种读取半导体存储器的方法，该半导体存储器包括存储单元阵列、读出放大器、以及被置于读出放大器和存储单元阵列的位线之间的隔离器件，其中，所述方法包括：在隔离器件将位线与读出放大器电隔离时将包含于存储单元阵列的存储单元中的电荷传送到位线，并且，在将电荷传送到位线之后，使隔离器件将位线电连接到读出放大器，
其中所述方法处于外部控制的操作模式从而读出放大器的泄漏电流对位线电压造成冲击的时间量被减小，
其中外部控制的操作模式至少表征为：在已将电荷传送到位线之后延迟激活隔离器件。
26.如权利要求25所述的方法，其中，该半导体存储器为动态随机存取存储器(DRAM)。
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