TWI292158B - Isolation control circuit and method for a memory device - Google Patents

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TWI292158B
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Jong-Hyun Choi
Young-Sun Min
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Samsung Electronics Co Ltd
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Description

1292158 九、發明說明： 【發明所屬之技術領域】 本發明大體係關於記憶電路，且更特定言之，本發明係 關於用於隔離一記憶裝置之記憶單元之電路及方法。 【先前技術】 圖1中示意說明諸如一動態隨機存取記憶體（DRAM)裝置 之一習知記憶裝置。如圖所示，複數個記憶單元陣列1〇與 感應放大器20交替排列。每一記憶單元陣列1〇均與一列解 • 碼器30相聯繫，該列解碼器產生字線訊號(WL)以便選擇相 應記憶單元陣列10之字線。同樣地，一行解碼器5〇產生行 選擇訊號（CSL)以便選擇該記憶單元陣列1〇之位元線。亦 如圖所示，母一感應放大器2〇被藉由各自控制電路4〇產生 之控制訊號（CONTROL)所控制。 圖1之§己憶裝置的特徵在於在兩個相鄰記憶單元陣列i 〇 之間共用母一感應放大器20。當該感應放大器2〇用於相鄰 記憶單元陣列之一時，利用包含於每一感應放大器20中之 隔離電路來隔離相鄰記憶單元陣列1 〇中之另一個。參考圖 2之電路圖更詳細地解釋之。 參看圖2，一感應放大器區域以操作方式連接於一第一 記憶單元陣列區塊l(BLOCKl)與一第二記憶單元陣列區塊 2(BLOCK2)之間。每一區塊均包含分別連接於源電壓Vp與 互補位元線BLn及BLBn(其中n=0，1，2，···）之間之互補記憶 單元C0及C1。一行解碼器50接收一預解碼行位址訊號dc A 且產生相應行選擇訊號CSLn以便選擇互補位元線BLn及 102046.doc 1292158 BLBn。亦如圖所示，該等互補記憶單元CO及Cl分另》J藉由 字線WL0及WL1(或字線WL510及511)而讀取/寫入啓用， 該等字線又連接至一解碼預解碼列位址訊號DRA之列解碼 器30。如熟習此項技術者將瞭解，圖2僅展示一典型記憶 區塊之一小部分，且實際上每一記憶區塊均包含許多對連 接至許多對互補記憶單元之字線及位元線。 圖2之感應放大器區域包括均衡電晶體El、E2及E3，該 等均衡電晶體形成一如圖所示之連接於每對位元線BL0與 • BLB0之間之均衡電路。此均衡電路對一藉由一均衡控制 訊號產生器41(PEQL GEN·及PEQR GEN·)產生之均衡控制 訊號PEQL(或PEQR)作出響應以使位元線BL0及BLB0均衡 或預充電至VCC/2(=VBL)。此通常於存取（例如讀取）連接 至位元線之記憶單元之前完成。 如圖所示連接電晶體PI、P2及Nl、N2以形成一感應放 大器，該感應放大器以一熟知之方式起作用以便放大位元 線BL0及BLB0上之一電壓差動。藉由由放大電壓產生器43 _ 及44(LA GEN.及LAB GEN·)產生之感應啓用電壓LA及LAB 來啓用該感應放大器。 電晶體S1及S2係隔離電晶體，其對由一隔離控制訊號產 生器42(PISOL GEN.及PISOR GEN.)產生之隔離控制訊號 - PISOL及PISOR作出響應，該隔離控制訊號產生器42對區 _ 塊選擇訊號PBLOCK1及PBLOCK2作出響應。當將該手應 放大器用於該等區塊1或2中之一個時，控制該等隔離電晶 體S1及S2以便選擇性地隔離區塊1或2中之另一個。 102046.doc 1292158 電晶體L1及L2係行選擇電晶體，其用於選擇性地將位元 線BLO及BLBO分別耦接至輸入/輸出線10及IOB 〇此等電晶 體L1及L2對由行解碼器50產生之行選擇訊號作出響應而被 啓動。舉例而言，行選擇訊號CSL0控制位元線BL0及 BLB0與輸入/輸出線10及IOB之耦接，行選擇訊號CSL1控 制位元線BL1及BLB1與輸入/輸出線10及IOB之耦接，等 等。 圖3係解釋字線訊號WL及行選擇訊號CSL之產生的方塊 圖。如圖所示，將外部所提供之指令及位址訊號施加於該 記憶裝置之端子。一指令解碼器60對該等指令訊號作出響 應以產生一列存取主訊號PR及一行存取主訊號PC。一位 址緩衝器70接收該外部提供之位址，並且根據外部提供之 位址及列及行存取主訊號PR及RC輸出一列位址RA及一行 位址CA。預解碼器80及85將列及行位址訊號RA及CA分別 轉換為預解碼列及行位址訊號DRA及DC A。然後藉由主解 碼器90及95來解碼此等預解碼訊號以分別產生字線訊號 WL及行選擇訊號CSL。 圖4係展示圖2所示之記憶裝置之隔離控制訊號、均衡訊 號及感應啓用訊號的產生之示意方塊圖。如上文關於圖3 之描述，該預解碼器80輸出預解碼列位址訊號DRA。將該 預解碼列位址訊號DRA之位元DRAij施加於該主解碼器 90，該主解碼器90(如上文所描述）輸出一相應字線訊號 WL。將該預解碼列位址訊號DRA之剩餘位元DRAkl(通常 為DRA之最高有效位元）用於區塊選擇且施加於區塊產生 102046.doc 1292158 器100。該區塊產生器100輸出一區塊選擇訊號 PBL0CK1，2，該訊號指示該記憶裝置之兩個記憶陣列區塊 1與2中之一個。儘管此實例中描述了兩個區塊，但是該記 憶裝置可包括更多記憶陣列區塊（例如16個或更多）。 仍參看圖4，隔離控制訊號產生器42根據區塊選擇訊號 PBL0CK1，2而控制隔離控制訊號PISOL及PISOR。同樣 地，均衡控制訊號產生器41根據區塊選擇訊號PBL0CK1，2 而控制均衡控制訊號PEQL及PEQR。 • 與此同時，圖4之感應控制電路110根據列存取主訊號 PR(參看圖3)及列位址訊號位元DRAij或DRAkl而輸出一感 應啓用主訊號P S。該感應啓用主訊號P S由分別輸出感應放 大器控制訊號PS_PSA與PS_NSA之感應放大器控制電路 120與130所接收。利用此等控制訊號PS_PSA及PS_NSA分 別控制圖2中所說明之感應啓用電壓LA及LAB的電壓位準 (例如參看下文所討論之圖9)。 圖5係圖4中所說明之隔離控制電路產生器42之一例示性 電路圖，且圖6係其邏輯表。通常始終隔離啓用（低）該等區 塊訊號PBLOCK1及PBLOCK2中之至少一個。此處「隔離 啓用」意謂將相應記憶區塊與該感應放大器隔離。如自圖 5顯而易見的，且如圖6中表所示，當PBLOCK1被啓用（低） 且PBLOCK2未被啓用（高）時，隔離訊號PISOL變為VSS(低） . 且隔離訊號PISOR變為VPP(高）。因而，參看圖2，將單元 陣列區塊1與該感應放大器電路隔離，而將單元陣列區塊2 耦接至該感應放大器電路。相反，當PBLOCK1未被啓用 102046.doc 1292158 ^ (高）且PBL0CK2被啓用（低）時，隔離訊號PISOL變為 VPP(高）且隔離訊號PISOR變為VSS(低）。因此，該單元陣 列區塊1變為耦接至該感應放大器電路，且將單元陣列區 塊2與該感應放大器電路隔離。當PBL0CK1與PBL0CK2兩 者均未被啓用（低）時（例如在等待模式期間），藉由參考數 字150識別之電路區塊起作用以便使PIS 0L及PIS OR預充電 至電壓VCC。 圖7係用於解釋一習知記憶裝置之一電荷共用操作的簡 化電路圖。該裝置之位元線BL及BLB包括已預充電之電容 器 CBL—CELL 及 CBL—SA(CBLB—CELL 及 CBLB—SA)。例 如，CBL—CELL之大小約為該記憶單元之CCELL之大小的 三倍，且CBL—CELL之大小比該感應放大器之CBLjA的 大小大得多。在操作過程中，假設記憶單元C0之電容器包 含資料「1」。當啓用字線WL時，儲存於位元線BL之各種 電容器中之電荷被「共用」（如該雙向箭頭所描述）。其結 果是位元線BL之電壓以較小幅度增加（例如，100 mV或更 多），該電壓增加藉由該感應放大器而偵測到。 圖8係再次於單元C0包含資料「1」的情況下圖5之電路 之電荷共用操作的時序圖。在一隔離（ISO)啓動週期中， 隔離控制訊號PISOL自VCC增大至VPP，且隔離控制訊號 PISOR自VCC下降至VSS。在該ISO啓動週期結束時，字線 WL之電壓自VSS增大至VPP。因而，電容器CCELL變為耦 接至位元線BL，且所得電荷共用操作使得位元線BL之電 壓自VBL增大至VBL+AVBL。應注意位元線BLB之電壓保 102046.doc -9- 1292158 持為VBL。 為加速位元線感應操作，通常需要降低感應放大器電晶 體之臨限電壓。然而，發生折衷情形，因為較低臨限電壓 V致漏電流增大’漏電流之增大又減小該感應操作之一有 效感應間隔。圖9之電路圖中所示之虛線描述了在位元線 BL電壓為VBL+AVBL且位元線BLB電壓為VBL之情形下的 感應放大器漏電流路徑。圖1 〇說明此漏電之結果。在緊接 著隔離控制訊號PISO之啓動的該電荷共用操作之後，位元 線BL之電壓位準由於該感應放大器漏電而逐漸降低。由圖 中之圈2所識別之線展示在VCC電壓（意即，該感應放大器 電晶體臨限值）相對於由圖中之圈1所識別之線的電壓下降 之情形下的位元線電壓特徵。該漏電在較低臨限值時更加 顯著，且因此電壓降落更迅速。如圖所示，其結果是感應 間隔顯著減小。因為工業中傾向於越來越低之vcc操作電 壓，所以感應放大器漏電變得愈成問題。 同時，在記憶裝置之製造中易於發生許多位元線橋接缺 陷。現轉向圖12，此等缺陷通常有兩種類型。第一種類型 (圈1)由同一位元線對（例如BLO與BLBO)中之位元線之間 的短路或漏電所導致。第二種類型（圈2)由相鄰位元線對 (例如BLBO與BL1)中之位元線之間的短路或漏電所導致。 如圖中示意所示，記憶單元陣列之位元線比感應放大器區 域中之位元線填充得更緊密，且因此位元線橋接缺陷相對 常見。因而，製造之後對記憶裝置進行全面測試是否存在 位元線橋接缺陷，且已知有用備用位元線代替有缺陷之位 102046.doc -10- 1292158 元線的技術。 然而，測試位元線橋接缺陷存在一個問題，即區別感應 放大器之漏電與位元線漏電變得愈加困難。如上文所提 及’感應放大器漏電導致AVBL逐漸下降。由一位元線橋 接缺陷伴隨之漏電可同樣降低AVBL。因此，識別位元線 橋接缺陷變得困難，尤其是在利用低臨限感應放大器電晶 體之情況下。 【發明内容】 根據本發明之一態樣，提供一種半導體記憶裝置，其在 項取模式下操作以讀取該裝置之一記憶單元，且該裝置包 括第一及第二記憶單元陣列、一感應放大器、以及第一及 第二隔離電路。該第一記憶單元陣列包括一待讀取之第一 記憶單元、一第一位元線對及一第一字線，其中在讀取模 式期間當施加於該第一字線之字線選擇訊號變為在作用中 呀，將含於該待讀取之第一記憶單元中之電荷施加於該第 一位7L線對。該第二記憶單元陣列包括一第二記憶單元、 第一位線對及一第二字線。該感應放大器以操作方式 插入於該第一與該第二記憶單元陣列之間。該第一隔離電 路在一第一隔離訊號在作用中時將該感應放大器與該第一 位7L線對隔離，並且在該第一隔離訊號在非作用中時將該 第一位7L線對與該感應放大器耦接。該第二隔離電路在一 第一隔離訊號在作用中時將該感應放大器與該第二位元線 對隔離，亚且在該第二隔離訊號在，非作用中時將該第二位 元線對與該感應放大㈣接。讀取模式期間，在該字線選 102046.doc 1292158 擇訊號變為在作用中之前該第一隔離訊號保持為在作用中 且该第二隔離訊號保持為在非作用中。 〜根據本發明之另一態樣，提供一種半導體裝置，其包括 第-及第二記憶單元陣列、—以操作方式插人於該第—與 該第二記憶單元陣列之間之感應放大器、第一及第二隔離 電路夕卜邛端子、及-邏輯電路。該第一隔離電路在一 第一隔離訊號在作用中時將該感應放大器與該第—位元線 對隔離，並且在該第-隔離訊號在非作用中時將該第一位 釀元線對與該感應放大器麵接。該第二隔離電路在一第二隔 離訊號在作用中時將該感應放大器與該第二位元線對隔 離’並且在該第=隔離訊號在非作用巾時將該第二位元線 對與該感應放大器搞接。該外部端子接收一外部隔離控制 訊號，且該邏輯電路接收該外部隔離控制訊號並輸出該第 一及該第二隔離訊號。 根據本發明之又一態樣，提供一種半導體記憶裝置，其 φ 包括一包括一第一位元線對之第一記憶單元陣列、一耦接 至該第一位元線對之第一均衡電路、一包括一第二位元線 對之第二記憶單元陣列、一耦接至該第二位元線對之第二 均衡電路、一以操作方式插入於該第一與該第二位元線對 之間之感應放大器、第一及第二隔離電路、一外部端子、 一控制電路、及一邏輯電路。該第一隔離電路在一第一隔 離訊號在作用中時將該感應放大器與該第一位元線對隔 離，並且在該第一隔離訊號在非作用中時將該感應放大器 麵接至該第一位元線對。該第二隔離電路在一第二隔離訊 102046.doc -12- 1292158 號在作用中時將該感應放大器與該第二位元線對隔離，並 且在該第二隔離訊號在非作用中時將該第二位元線對耦接 至該感應放大器。該外部端子接收一外部隔離控制訊號， 該控制電路輸出一記憶陣列選擇訊號，且該邏輯電路接收 該外部隔離控制訊號及該記憶陣列選擇訊號且輸出該第一 及該第二隔離訊號。
根據本發明之另-態樣，提供一種半導體記憶體穴匕 記憶單元陣列、-感應放大器、―插人於該感應放大 益與錢憶單元陣列之—位元線之間之隔離裝置、及構 件’該構件用於在該隔離I置將該位元線與該感應放大哭 電隔離時將含於記憶單元陣列之一記憶單元中之電荷轉移 至該位元線，並且在該電荷已被轉移至該位元線之後使得 該隔離裝置將該位元線電連接至該感應放大器。 康本&月之又一態樣，提供一種讀取一半導體記憶體 中之°己隱單兀之方法。該半導體記憶體包括-第一位元 線對及-待讀取之第一記憶單元、一包括一第二位元線對 ，弟，記憶單元陣列、—以操作方式插人於該第一與該第 疋線對之間之感應放大器、—在—第—隔離訊號作用 夺。亥感應放大器與該第一位元線對隔離，且在該第 一隔離訊號非作用中時 抑 寻將s亥弟一位元線對與該感應放大 器耦接之第一隔離電 电格以及一在一第二隔離訊號作用中 時’將該感應放大3!盥兮坌— 為/、該弟一位兀線隔離，且在該第二隔 離δίΐ號非作用中時 … 时邊弟一位凡線與該感應放大器耦接 之弟二隔離電路。兮 4方法包括使得該第一隔離訊號作用中 102046.doc 13- 1292158 且該第二隔離訊號非作用中'當該第一隔離訊號作用中且 該第二隔離訊號非作用中時，將包含於該待讀取之第一記 憶單元中之電荷施加至該第一位元線對，以及在將該電荷 施加於該第一位元線對之後，使得該第一隔離訊號非作用 中且該第二隔離訊號作用中，其中該電荷經由該第一隔離 電路施加於該感應放大器。 根據本發明之另一態樣，提供一種讀取一半導體記憶體 之方法。該半導體記憶體包括一記憶單元陣列、一感應放 大器，及一插入於該感應放大器與該記憶單元陣列之一位 元線之間之隔離裝置。該方法包括在該隔離裝置將該位元 線與違感應放大為電隔離時將含於記憶單元陣列之一記惊 單元中之電荷轉移至該位元線，並且在該電荷已轉移至該 位元線之後’使得該隔離裝置將該位元線電連接至該感應 放大器。 【實施方式】 現將參考較佳但非限制性實施例對本發明進行詳細描 述。 圖13係根據本發明之一實施例之一隔離控制訊號產生器 的電路圖。至該產生器的輸入包括區塊選擇訊號pbL0CK1 及PBL0CK2，以及控.制訊號CONO、c〇N1AC〇N2。舉例 而言，該等區塊選擇訊號PBL0CK1及PBL0CK2可以和先 前關於先前技術之討論相同的方式產生。舉例而言，該等 控制訊號CONO、C0N1及C0N2可由外部產生，並施加於 記憶裝置之一或多個引腳端子或襯墊端子。 102046.doc • 14- 1292158 如圖13中所示，將控制訊號CONO與反轉區塊選擇訊號 PBPLOCK1之邏輯或（OR)施加於電晶體P3之閘極，且將其 反轉訊號施加於電晶體N4之閘極。同樣地，將控制訊號 CONO與反轉區塊選擇訊號PBPLOCK2之邏輯OR施加於電 晶體P4之閘極，且將其反轉訊號施加於電晶體N3之閘極。 因此，當該控制訊號CONO為低時，該等隔離控制訊號 PISOL及PISOR以和先前關於圖5及圖6之描述相同的方 式，取決於該等區塊選擇訊號PBLOCK1及PBLOCK2。 另一方面，當CONO為高時，該等電晶體P3、N3、P4及 N4不管該等區塊選擇訊號PBLOCK1及PBLOCK2而均保持 在OFF(關閉）狀態。因而，該等隔離控制訊號PISOL及 PISOR變成取決於控制訊號CON1及CON2。即當CON1為高 且CON2為低時，電晶體P5及N6為OFF，且電晶體N5及P6 為ON(開啓）。該隔離控制訊號PISOL因此變為VSS，且該 隔離控制訊號PISOR變為VCC或VPP2 。 此處 VPP>VPP2>VCC。僅舉例而言，VPP»2.1 V，VPP2»1.4 v， 以及VCC«1.0 ν。相反地，當CONI為低且CON2為高時， 電晶體P5及N6為ON，且電晶體N5及P6為OFF。該隔離控 制訊號PISOL因此變為VCC或VPP2，且該隔離控制訊號 PISOR變為 VSS。 圖14及15之邏輯表概括了圖13中之該隔離控制訊號產生 器的操作。如圖14中所示，當該控制訊號CONO為低時， 電路在一正常操作模式下操作，例如該模式可與已討論之 習知記憶裝置的模式相同。另一方面，當該控制訊號 102046.doc -15- 1292158 CONO為高時，有效阻止該正常操作模式，且啓動外部控 制模式。即（如圖15中所示）當CONO為高、並且CON1為低 且CON2為高時，啓用該隔離控制訊號PISOL(高，處於 VCC或VPP2)。相反，當CONO為高、並且CON1為高且 CON2為低時，啓用該隔離控制訊號PISOR(高，處於VCC 或 VPP2) ° 圖16中說明該正常操作模式（其中控制訊號CONO為低）之 時序圖。開始，在一等待狀態下訊號PBLOCK1及 PBLOCK2為低（VSS)，其意謂隔離控制訊號PISOL及PISOR 處於VCC(參看圖6之表）。在此狀態下，均衡控制訊號 PEQL及PEQR亦保持為處於VCC。 然後，區塊選擇訊號PBLOCK1變為VCC。參看圖13，此 使得隔離控制訊號PISOL變為高（VPP)且隔離控制訊號 PISOR變為低（VSS)。因而，將該記憶陣列區塊1連接至該 感應放大器（參看圖2)，且將該記憶陣列區塊2與該感應放 大器隔離。此外，均衡控制訊號PEQL變為低（VSS)，因此 撤銷該記憶陣列區塊1之一側的均衡及預充電電路。 其次，字線訊號WL自低（VSS)上升為高（VPP)。結果， 一電荷共用操作使得位元線BL之電壓升高至 VBL + AVBL(此處假設一連接至位元線BL之記憶單元包含 表示資料「1」之電荷）。在此狀態期間，如先前所討論而 發生該感應操作之感應間隔。 然後，該感應啓用電壓LA自VBL增大至VCC且該感應啓 用電壓LAB自VBL下降至VSS。因而，位元線BL之電壓變 102046.doc -16- 1292158 為VCC且位元線BLB之電壓變為VSS。 圖16之正常操作模式與如先前所討論之習知記憶裝置中 的模式相同。然而，當篩選有缺陷之位元線時，很難區別 有缺陷之位元線的電壓狀態與感應放大器電路中漏電所產 生之電壓特徵。因此，本發明之此實施例經組態以在外部 控制操作模式下執行（如圖17之時序圖所示）。 參看圖17，在初始狀態下，區塊選擇訊號PBL0CK1及 PBL0CK2處於VSS(低），控制訊號CONO處於VSS(低），控 制訊號C0N1及C0N2處於VPP(高），隔離控制訊號PISOL及 PISOR處於VCC，且均衡控制訊號PEQL及PEQR處於 VCC。 然後，在選擇記憶區塊1後，該區塊選擇訊號PBL0CK1 變為VCC，控制訊號CONO變為VPP，控制訊號C0N2變為 VSS，且PISOL變為VSS。參看圖13。在此狀態下（參看圖 2)，藉由位於該感應放大器區域左側之隔離電晶體（連接至 PISOL)將該記憶區塊1與該感應放大器隔離，並且撤銷連 接至該感應放大器區域之左側的均衡電路（連接至PEQL)。 此外，經由另一隔離電晶體（連接至PISOR)允許該感應放 大器藉由位於該感應放大器區域之右側之均衡電路（連接 至PEQR)預充電。 其次，字線訊號WL自低（VSS)上升為高（VPP)。結果， 一電荷共用操作使得該記憶區塊之位元線BL之電壓上升至 VBL+AVBL(此處假設連接至位元線BL之一記憶單元包含 表示資料「1」之電荷）。然而應注意，因為該感應放大器 102046.doc -17- 1292158 與該記憶區塊1隔離，所以該記憶區塊之位元線BL之電壓 不會由於該感應放大器的漏電而下降。此在圖11中說明， 其中保持該位元線BL電壓直至該隔離控制訊號PISO增大 至一高電壓位準為止。同時，該感應放大器處之位元線BL 之電壓保持為處於VBL(如圖17中所示）。 在電荷被轉移至該記憶區塊1之單元區域中之位元線BL 之後，但在啓用該感應放大器之前，控制訊號CONO變為 VSS(低）且控制訊號C0N2變為VPP(高）。此使得隔離控制 訊號PISOL變為VPP(高）且隔離控制訊號PISOR變為VSS。 因而（再次參看圖2)，該隔離電晶體（連接至PISOL)將該記 憶區塊1之位元線BL電連接至該感應放大器，且另一隔離 電晶體（連接至PISOR)將該第二記憶區塊2與該感應放大器 電隔離。因而，先前轉移至該記憶區塊之位元線BL之記憶 單元電荷又被轉移至該感應放大器。電荷共用使得、該感應 放大器區域中之位元線BL之電壓的增加增大至 VBL+AVBL2。同樣地，該記憶區塊1之單元區域中之位元 線BL的電壓下降至VBL+AVBL2。 其次，藉由感應啓用訊號LA自VBL增加至VCC及感應啓 用訊號LAB自VBL下降至VSS而啓用該感應放大器。結果 該位元線BL之電壓變為VCC，且該位元線BLB之電壓變為 VSS。 圖17之操作模式至少部分特徵在於該隔離電晶體在電荷 已被轉移至該記憶區塊1中之位元線BL之後延遲啓動。結 果該感應放大器之漏電流能夠影響該位元線電壓之時間量 102046.doc -18- 1292158 實質上減小。換言之，當測試該位元線時該隔離電晶體之 啓動與該感應放大器之啓用之間之較短時間段並不將該感 應放大器漏電考慮為一個因素。 圖18係可用於產生控制訊號CONO、C0N1及C0N2、以 及感應啓用訊號SES之電路的圖，且圖19係展示相同操作 之時序圖。當選擇該第一區塊1(意即PBL0CK1為高且 PBL0CK2為低）且控制訊號CONO變為高時，隨後C0N1變 為低且C0N2保持為高。結果節點A變為高。然後，感應啓 • 用訊號PS變為高且反轉感應啓用訊號PSB變為低。其後， 當控制訊號CONO變為低時，控制訊號C0N1變為高，使得 節點A變為低。然後，在由圖1 8之反或（NOR)閘所引起之 一延遲之後，該感應啓用訊號SES變為高。此延遲與圖17 中呈現之兩條垂直虛線之間之時序相一致。 圖20係本發明之一實施例之正常操作模式的功能方塊 圖。如先前所解釋，該正常操作模式可與先前技術之正常 操作模式相同。在此情況下，將位址DRA用於控制 PBLOCK訊號之產生以及用於啓用字線〇將該等 PBLOCK訊號用於控制該隔離控制訊號PISO之產生。此 外，將該等PBLOCK訊號與列作用中指令PR—起用於控制 該感應控制電路。該感應控制電路包括一對該列作用中指 - 令PR作出響應之感應控制區塊，以及一對該感應控制區塊 ^ 作出響應之PSA/NSA控制電路。最終，根據該等感應放大 線LA及LAB、該隔離控制訊號PISO及該字線訊號WL控制 該位元線感應放大器BLSA。 102046.doc -19- 1292158 圖21係本發明之一實施例之外部控制操作模式的功能方 塊圖如所5兑明，除基於一接收自一襯塾（pad)或引腳 (PIN)端子的外部控制訊號選擇控制隔離控制訊號pis〇之 產生之外，此模式與圖2〇之模式類似。此外，根據此外部 控制訊號來選擇控制該感應控制電路。 如上文所描述，本發明之實施例延遲該隔離電晶體之啓 動直至§己憶電荷已被轉移至該記憶單元之記憶區塊中的位 元線之後。結果該感應放大器之漏電流能夠影響該位元線 電壓的時間量實質上減小。當測試該位元線時該隔離電晶 體之啓動與該感應放大器之啓用之間之較短時間段並不將 感應放大益漏電考慮為一個因素。 此外’本發明之實施例包括一控制隔離控制訊號的外部 襯墊端子或引腳端子。此考慮到使用者友好之隔離及感應 控制。 儘管上文已關於該等較佳實施例對本發明進行描述，但 是本發明並非侷限於此。相反，普通熟習此項技術者將易 瞭解該等較佳實施例之各種變化及修改。因此，本發明並 非侷限於上文所描述之該等較佳實施例。相反，本發明之 正確的精神及範疇由所附申請專利範圍界定。 【圖式簡單說明】 圖1係一習知記憶裝置之方塊圖； 圖2係圖1中所說明之該記憶裝置之一部分的電路圖； 圖3係用於產生字線及行選擇訊號之習知電路的方塊 圖； 102046.doc -20- 1292158 圖4係用於產生隔離、均衡及感應啓用訊號之習知電路 的方塊圖； 圖5與圖6分別係用於解釋一習知記憶裝置中之隔離控制 訊號之產生的電路圖與邏輯表； 圖7與圖8分別係用於解釋一習知電荷共用操作的電路圖 與時序圖； 圖9係用於解釋在一習知感應放大器之情形下發生的漏 電的電路圖； 圖10係用於解釋位元線電壓與一習知記憶裝置之感應間 隔之間關係的波形圖； 圖11係用於解釋根據本發明之一實施例之隔離技術的位 元線電壓之控制的波形圖； 圖12係說明可發生於一習知記憶裝置中之位元線橋接缺 陷的方塊圖； 圖13係根據本發明之一實施例之一隔離控制訊號產生器 的電路圖； 圖14及15係用於描述圖13中所說明之電路之操作的邏輯 表； 圖16係用於描述根據本發明之一實施例之一記憶裝置的 弟一操作模式的時序圖； 圖17係用於描述根據本發明之一實施例之一記憶裝置的 弟一操作模式的時序圖； 圖18係展示根據本發明之一實施例之感應啓用訊號及控 制訊號的產生的邏輯電路圖； 102046.doc -21 - 1292158 圖19係用於解釋圖18中所說明之邏輯電路之操作的時序 _ ， 圖20係根據本發明之一實施例之一記憶裝置的第一操作 模式的操作方塊圖；以及 圖21係根據本發明之一實施例之一記憶裝置的第二操作 模式的操作方塊圖。 【主要元件符號說明】
10 記憶單元陣列 20 感應放大器 30 列解碼器 40 控制電路 41 PEQ產生器 42 PISO產生器 43 LA產生器 44 lab產生器 50 行解碼器 60 指令解碼器 70 位址緩衝器 80 預解碼器 85 預解碼器 90 主解碼器 95 主解碼器 100 PBLOCK產生器 110 感應控制電路 102046.doc 1292158
120 PSA控制電路 130 NSA控制電路 150 VCC預充電及均衡電路 102046.doc -23-

Claims (1)

  1. I292i&8ii77〇2號專利申請案 中文申請專利範圍替換本年2月） 十、申請專利範圍： κ 導體記憶裝置，其在-讀取模式下操作以讀取該 虞置之一記憶單元，其包含： -包括-待讀取之第一記憶單元、—第一位元線對及 一弟一字線的第-記憶單元陣列，其中在該讀取模式期 間’當-施加於該第-字線之字線選擇訊號變為在作用 中時’將包含於該待讀取之第一印 ^ 〆竹靖取乙矛°己憶早兀中之電荷施加 於该弟一位元線對； 包括一第二記憶單元、一第二位元線對及一第二字 線的弟一記憶單元陣列； 一以#作方式插人於該第—與該第二記憶單元陣列之 間之感應放大器； 第隔離電路，其在一第一隔離訊號作用中時，將 4感應放大n與該第―位元、線對隔離，且在該第一隔離 訊號非作用中時，將該第—位元線對與該感應放大器輕 <第二隔離電路，其在一第二隔離訊號作用中時，將 該感應放大器盘球楚一 ^ ώ ，、a第一位兀線對隔離，且在該第二隔離 吕fl ί虎非作用中日吝，ij|r七打嗤_ , f 將5亥弟二位元線對與該感應放大器耦 接； 〃中在續取模式期間，在該字線選擇訊號變成作用 中之刖°亥第一隔離訊號保持為作用中，且該第二隔離 訊號保持為非作用中。 2 ·如請求項1之丰導駚#托 千S憶裝置，其中，在讀取模式期 102046-9602I5.doc U92158 间，在該〜 % ^ Λ予線選擇訊號變為作用中之後，該第一隔離訊 琥％：為非作 _ ^ 用中，且該第二隔離訊號變為作用中，因而 呑亥化加於兮 器。 Λ 位元線對之電荷又被施加於該感應放大 3 · 如請求工百 、之半導體記憶裝置，進一步包含： _ Bi P均衡電路，其在一第一均衡控制訊號作用中 第—位元線對之—電位； 句衡電路，其在一第二均衡控制訊號作用中 日守’均衡該第二位元線對之一電位； 甘中 :’在該讀取模式期Fb1，當該第三_ ^ “、’該第二均衡控制訊號為非作用中，因而在該 式^間，该第二均衡電路對該感應放大器預充 ^ ^ 4.如请求項1之半導體記憶裝置’其中該讀取模式為一用 於測試該待讀取之記憶單元之測試模式。 5 ·如請求項1之半導辦# #姑嬰 ., At 等體δ己丨思袭置，其中該半導體裝置係一 動恶隨機存取記憶體（DRAM)。 6. 一種半導體裝置，其包含： 具有各自之第一 >5楚-- a 及第一位兀線對的第一及第二記 元陣列； 〜 一以操作方式插人於該第-與該第二記憶單元陣列之 間之感應放大器； 一第一隔離電路，一结 、 八在一弟一隔離訊號作用中時，將 該感應放大器與該第一位亓綠 位兀線對隔離，且在該第一隔離 102046-960215.doc 1292158 訊號非作用中時，將該第一位元線對與該感應放大器耦 接； 一第二隔離電路，其在一第二隔離訊號作用中時，將 該感應放大器與該第二位元線對隔離，且在該第二隔離 訊號非作用中時’將該第二位元線對與該感應放大器耦 接； 一接收一外部隔離控制訊號之外部端子；及 一接收該外部隔離控制訊號並輸出該第一及該第二隔 離訊號之邏輯電路，其中，在該半導體裝置之一讀取模 式期間’在一字線選擇訊號變為作用中之前，該第一隔 離訊唬保持為作用中，且該第二隔離訊號保持為非作用 中〇 如請求項6之半導體裝置，其中該邏輯電路進一步接收 才曰不口亥帛及δ亥第一記憶陣列中之一的記憶陣列選擇 訊號。 8. 9. 如請求項6之半導體裝詈，盆由# L 忒置其中该外部端子為該裝置之 一襯墊或引腳端子。 如請求項6之半導體裝置，進一步包含： 一弟"一均衡電路’盆在一笛一 、 第一均衡控制訊號作用中 時，均衡該第一位元線對之一電位； 弟一均衡電路，其在一繁一 W ^ 弟一均衡控制訊號作用中 時，均衡該第二位元線對之一電位； 其中，在該讀取模式期間， 非从@ +士 田3第二隔離訊號保持為 非作用中時’該第二均衡批告 ^衡拎制讯號為作用中，因而在該 102046-9602l5.doc 1292158 頃取模式期間 電〇 該第二均衡電路對該感 應放大器預充 其中該讀取模式為一用於測 第一位元線對的測試模式。 其中該半導體裝置係一動態 10·如請求項6之半導體裝置， 試該第一記憶單元陣列之該 如請求項6之半導體裝置， 隨機存取記憶體（DRAM)。 12 ·如請求項7之半導體裝置 之指令訊號的指令端子， 號的位址端子。 進一步包含接收外部所提供 以及接收外部所提供之位址訊 ϋ如請求項12之半 子係該裝置之襯墊或引腳端子y 14· 一種半導體記憶裝置，其包含： 包括-第-位元線對之第—記憶單元陣列; 耦接至該第一位元線對之第一均衡電路； 包括-第二位元線對之第二記憶單元陣列； 耦接至該第二位元線對之第二均衡電路； 一以操作方式插入於該第 感應放大器； 一與該第二位元線對之間之 一第一隔離電路，豆在一笛 广… 一社 弟一隔離訊號作用中時，將 該感應放大器與該第-位元線對隔離，且在該第一隔離 訊號非作用中時，將該感應放大⑼接至該第—位元線 對； 一第二隔離電路，其在一 該感應放大器與該第二位元 第二隔離訊號作用中時，將 線對隔離，且在該第二隔離 102046-960215.doc Ϊ292158 π號非作用中時’將该第—位凡線㈣馬接至該感應放大 3S · σ§ ， 一接收一外部隔離控制訊號之外部端子； 一輸出一記憶陣列選擇訊號之控制電路；及 一接收該外部隔離控制訊號及該記憶陣列選擇訊號並 輸出該第-及該第二隔離訊號之邏輯電路，其中，在該 半導體記憶m讀取模式期間’在—字線選擇喊 變為作用中之前，該第一隔離訊號保持為作用中，且該 第二隔離訊號保持為非作用中。 15.如請求項14之半導體記憶裝置，其中該半導體裝置取決 於該外部隔離控制訊號而在第一及第二讀取模式下操 作， 、 二：該第一及該第二讀取模式期間，當一施加於該 弟一予線之字線選擇訊號變為 ^為作用中時，將-包含於該 對，# 5己憶早兀中之電荷施加於該第一位元線 為=中：：第―讀取模式期間，在該字線選擇訊號變 第二隔離…則’該第—隔離訊號保持為非作用中，且該 m σ孔號保持為作用中，並且 其十，在該第二讀取模式期間 為作用中之前 子線選擇«變 二隔離訊號保持為非作用中。 用中且遠弟 %如請求項15之半導體 一用於測~^中5亥第二讀取模式為 用於測武弟一記憶單 皁歹j 2 5亥弟一位元線對的測試 102046-960215.doc 1292158 模式。 17如請求項15之半導體記憶裝置，其中該第—讀取模式係 該半導體裝置之一正常操作模式。 如請求項14之半導體記憶裝置，其中該感應放大器對— 感應啓用訊號作出響應而操作，且其中該半導體裝置包 括-第二邏輯電路’該第二邏輯電路對該外部隔離控制 訊號作出響應而產生該感應啓用訊號。 19.如請求項18之半導體記憶裝置，-：塊訊號產生器產生 一指示選擇該第一及該第二記憶單元陣列中之-的區塊 選擇訊號。 2 0 ·如睛求項1 9之半導體印悟駐里 , 干导^己隱裝置，其中該第二邏輯電路進 步對该區塊選擇訊號作出變 F印寻應而產生該感應啓用訊 號。 2 1 · —種半導體記憶體，其包含： 一記憶單元陣列； 一感應放大器； 一插入於該感應放大器鱼 … v、。己憶單凡陣列之一位元線 之間之隔離裝置；及 轉移構件，其用於名却 , 、^ ^離裝置將該位元線與該感應 放大器電隔離時，將令於七& ;°己憶單元陣列之一記憶單元中 之電荷轉移至該位元綠，R 1 、、 且在該電荷已被轉移至該位元 線之後’使得該隔離梦晋 置將该位元線電連接至該感應放 大1§。 22·如請求項2 1之半導體記恃 匕體，其中該半導體記憶體係一 102046-960215.doc .1292158 動態隨機存取記憶體（dram)。 23· —種讀取一半導體記憶體中之一記憶單元的方法，該半 導體記憶體包括：一包括一第一位元線對及一待測試之 第一記憶單元的第一記憶單元陣列、一包括一第二位元 線對之第二記憶單元陣列、一以操作方式插入於該第一 與該第二位元線對之間之感應放大器、一在一第一隔離 訊號為作用中時將該感應放大器與該第一位元線對隔離 且在該第一隔離訊號為非作用中時將該第一位元線對與 忒感應放大器|馬接之第一隔離電路，及一在一第二隔離 。孔號為作用中時將该感應放大器與該第二位元線隔離且 在該第二隔離訊號為非作用中時將該第一位元線與該感 應放大器耦接之第二隔離電路，該方法包含： 使該第一隔離訊號作用中； 當該第一隔離訊號作用中時，將一包含於該待讀取之 第一圮憶單元中之電荷施加至該第一位元線對；及 在將5玄電荷施加於該第一位元線對之後，使得該第一 隔離訊號非作用中，且該第二隔離訊號作用中，其中該 電荷經由該第一隔離電路施加於該感應放大器。 24·如請求項23之方法，其中該半導體記憶體進一步包括一 在一第一均衡控制訊號作用中時，均衡該第一位元線對 之一電位的第一均衡電路，及一在一第二均衡控制訊號 作用中時，均衡該第二位元線對之一電位的第二均衡電 路’且其中該方法進一步包含當該第二隔離訊號保持為 作用中時’使該第一均衡控制訊號非作用中，因而當該 102046-960215.do. 1292158 第一隔離訊號作用中且該第二隔離訊號非作用中時，該 第二均衡電路對該感應放大器預充電。 25·如請求項23之方法，其中該半導體記憶體係一動態隨機 存取記憶體（DRAM)。 26·種碩取一半導體記憶體之方法，該半導體記憶體包括 -2憶|元陣％、—感應放大器，&_插人於該感應放 大器與該記憶單元陣列之一位元線之間之隔離裝置，其 中該方*包含在該隔«置將該位元線與該感應放大器 電隔離時，將一包含於記憶單元陣列之一記憶單元中之 電荷轉移至該位元線，並且在該電荷被轉移至該位元線 之後，使該隔離裝置將該位元線電連接至該感應放大 器。 27·如明求項26之方法，其中該半導體記憶體係一動態隨機 存取記憶體（DRAM)。
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