TWI823326B - 存取記憶體的方法和使用所述方法的記憶體裝置 - Google Patents
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Abstract
提出一種存取記憶體的方法和使用所述方法的記憶體裝置。方法包含：由記憶體的一級感測放大器耦接記憶體的記憶單元以自記憶單元接收資料；將記憶體的電晶體的第一端耦接至一級感測放大器；將系統單晶片的第一指令端耦接至電晶體的第二端，並且將系統單晶片的第一輸入輸出端耦接至電晶體的第三端；以及由系統單晶片發送存取指令至電晶體的第二端以通過電晶體的第三端存取一級感測放大器輸出的資料。
Description
本發明是有關於一種存取記憶體的方法和使用所述方法的記憶體裝置。
傳統的動態隨機存取記憶體的存取方法需要由控制器通過發出列指令和行指令來執行。控制器可發出列指令以及記憶庫位址來選擇記憶庫中的字元線。在字元線被選擇後，由字元線控制的記憶單元中的資料會被傳送到記憶體的一級感測放大器中。接著，控制器可通過發出行指令來選擇欄選擇線。被致能的欄選擇線可將少數的一級感測放大器中的資料傳送至二級感測放大器。最後，控制器在通過指令將二級感測放大器傳送給外部裝置。
欄選擇線無法同時為許多一級感測放大器傳送資料的原因在於，二維平面上能擺放欄選擇線以及資料線的空間是有限的。此外，動態隨機存取記憶體中的單元陣列（cell array）是以密集的方式排列的。當動態隨機存取記憶體的密度增加時，動態隨機存取記憶體的單元區塊（cell block）的數量會增加，從而使得欄選擇線的路徑的總長度也需增加。另一方面，隨著密度的增加，用於將一級感測放大器中的資料傳送至二級感測放大器的主資料線MDQ的路徑的總長度也需要增加。在欄選擇線與主資料線MDQ的長度極長的情況下，欄選擇線與MDQ的線寬並無法大幅地減少。換句話說，欄選擇線與MDQ的線寬限制了每一次可存取的一級感測放大器的數量。
本發明提供一種存取記憶體的方法和使用所述方法的記憶體裝置，可基於三維的晶片堆疊技術提升記憶體的讀/寫頻寬。
本發明的一種記憶體裝置，包含記憶體以及系統單晶片。記憶體包含記憶單元、一級感測放大器以及電晶體。一級感測放大器耦接記憶單元並且自記憶單元接收資料。電晶體的第一端耦接至一級感測放大器。系統單晶片包含第一指令端以及第一輸入輸出端，其中第一指令端耦接至電晶體的第二端，並且第一輸入輸出端耦接至電晶體的第三端，其中系統單晶片發送存取指令至電晶體的第二端以通過電晶體的第三端存取一級感測放大器輸出的資料。
在本發明的一實施例中，上述的第一指令端耦接至分別對應於多個電晶體的多個第二端，其中多個電晶體包含電晶體，並且多個第二端包含第二端。
本發明的一種存取記憶體的方法，適用於系統單晶片以及記憶體，包含：由記憶體的一級感測放大器耦接記憶體的記憶單元以自記憶單元接收資料；將記憶體的電晶體的第一端耦接至一級感測放大器；將系統單晶片的第一指令端耦接至電晶體的第二端，並且將系統單晶片的第一輸入輸出端耦接至電晶體的第三端；以及由系統單晶片發送存取指令至電晶體的第二端以通過電晶體的第三端存取一級感測放大器輸出的資料。
基於上述，本發明運用三維晶片堆疊技術增加記憶體的存取速度，使得存取速度可到達或超越16K位元。對越來越重視記憶體的存取速度與頻寬的系統單晶片來說，採用本發明的系統單晶片的效能可顯著地成長。
圖1繪示傳統的動態隨機記憶體架構的示意圖。動態隨機存取記憶體單元區塊10可包含多個記憶單元。在控制器通過列指令選擇了對應於動態隨機存取記憶體單元區塊10的字元線WL後，字元線WL可使動態隨機存取記憶體單元區塊10將多個記憶單元的資料分別傳送至多個一級感測放大器。以現行的記憶體製程為例，在圖1中，字元線WL可致能的多個記憶體單元共可儲存16K位元的資料，其中8K位元的資料被傳送至設置在動態隨機存取記憶體單元區塊10左側的多個一級感測放大器中，並且另外8K位元的資料被傳送至設置在動態隨機存取記憶體單元區塊10右側的多個一級感測放大器中。
在控制器選擇了對應於方框11的欄選擇線後，位於方框11左側的四個一級感測放大器會輸出4位元的資料，並且位於11右側的四個一級感測放大器會輸出4位元的資料。換句話說，控制器可通過單一個欄選擇線來存取8位元的資料。假設記憶體的布局受限於平面面積而導致控制器僅能同時致能16條欄選擇線。據此，控制器一次僅能存取128位元（8*16=128）的資料。若控制器欲存取由WL所致能的16K位元的資料，則控制器需致能欄選擇線128次，並且消耗大量的時間。
圖2繪示傳統的一級感測放大器的電路20的示意圖。電路20主要由兩個頭尾相接的反向器組成。由於電路20中的欄選擇線CSL以及主資料線MDQ需要橫跨記憶體的整個單元陣列，故欄選擇線CSL以及主資料線MDQ的長度十分的長。據此，欄選擇線CSL以及主資料線MDQ的線寬無法被大幅地減少。記憶體的許多二維平面空間會被欄選擇線CSL以及主資料線MDQ占據，從而限制了單一個欄選擇線CSL所能存取的記憶單元數量。
為了增加記憶體的存取速率以及頻寬，本發明提出了一種記憶體裝置100。圖3根據本發明的一實施例繪示記憶體裝置100的示意圖。記憶體裝置100可包含系統單晶片（system on a chip，SoC）300以及記憶體400。
系統單晶片300是由積體電路實施的電子系統。系統單晶片300可包含但不限於指令端301、指令端302、輸入輸出（I/O）端303以及輸入輸出端304。系統單晶片300可通過指令端301或指令端302控制記憶體400，並可通過輸入輸出端303或輸入輸出端304寫入資料至記憶體400中或自記憶體400讀取資料。
記憶體400可包含但不限於動態隨機存取記憶體或靜態隨機存取記憶體（static random access memory，SRAM）。記憶體400可包含但不限於電晶體410、電晶體420、一級感測放大器430、記憶單元440以及控制器450。
在一實施例中，系統單晶片300與記憶體400可分別封裝於不同的裸晶（die）中。圖4根據本發明的一實施例繪示基於混合鍵合技術連接系統單晶片300以及記憶體400的示意圖。系統單晶片300可被封裝於裸晶610中，並且記憶體400可被封裝於裸晶620中。裸晶610可基於混合鍵合技術（hybrid bonding）而通過一或多個矽穿孔（through silicon via，TSV）與裸晶620鍵合。換句話說，記憶體裝置100可包括三維堆疊的架構。
回到圖3，電晶體410可包含端411、端412以及端413。若電晶體410為雙極性電晶體（bipolar junction transistor，BJT），則端411可為集極、端412可為基極並且端413可為射極。若電晶體410為場效應電晶體（field-effect transistor，FET），則端411可為汲極、端412可為閘極並且端413可為源極。端411可耦接至系統單晶片300的輸入輸出端303，端412可耦接至系統單晶片300的指令端301，並且端413可耦接至一級感測放大器430的反位元線BLB。
電晶體420可包含端421、端422以及端423。若電晶體420為雙極性電晶體，則端421可為集極、端422可為基極且端423可為射極。若電晶體420為場效應電晶體，則端421可為汲極、端422可為閘極且端423可為源極。端421可耦接至系統單晶片300的輸入輸出端304，端422可耦接至系統單晶片300的指令端302，且端423可耦接至一級感測放大器430的位元線BL。若位元線BL的值為1，則反位元線BLB的值為0。若位元線BL的值為0，則反位元線BLB的值為1。
一級感測放大器430可包含反向器431以及反向器432。反向器431的輸入端可耦接至反向器432的輸出端，並且反向器431的輸出端可耦接至反向器432的輸入端。反向器431的輸出端可通過位元線BL耦接至記憶單元440。反向器432的輸出端可通過反位元線BLB耦接至記憶單元440。一級感測放大器430可自記憶單元440接收資料。具體來說，記憶單元440可通過字元線WL耦接至控制器450。在控制器450可通過字元線WL致能記憶單元440後，儲存在記憶單元440中的資料可被傳送至BL或BLB。一級感測放大器430可通過位元線BL或反位元線BLB接收來自記憶單元440的資料並儲存所述資料。換句話說，控制器450可通過字元線WL指示記憶單元440將資料傳送至一級感測放大器430。
在一實施例中，系統單晶片300可耦接至控制器450。當系統單晶片300欲存取記憶單元440中的資料時，系統單晶片300可發送指令至控制器450以指示控制器450通過字元線WL致能記憶單元440。在一實施例中，控制器450的功能可由系統單晶片300實施。當系統單晶片300欲存取記憶單元440中的資料時，系統單晶片300可通過字元線WL致能記憶單元440。
在記憶單元440將資料傳送至反位元線BLB後，系統單晶片300的指令端301可發送存取指令至電晶體410的端412以導通電晶體410的端411以及端413。接著，系統單晶片300的輸入輸出端303可通過端411以及端413存取反位元線BLB上的資料。另一方面，在記憶單元440將資料傳送至位元線BL後，系統單晶片300的指令端302可發送存取指令至電晶體420的端422以導通電晶體420的端421以及端423。接著，系統單晶片300的輸入輸出端304可通過端421以及端423存取位元線BL上的資料。換句話說，系統單晶片300可通過發送存取指令以存取一級感測放大器430輸出的資料。
當記憶體400包含N個（N為任意的正整數）記憶單元440時，系統單晶片300可被設計成包含N個輸入輸出端（例如：輸入輸出端303或輸入輸出端304）。系統單晶片300可通過指令端（例如：指令端301或指令端302）致能分別對應於N個記憶單元440的N個電晶體410（或N個電晶體420）來同時存取N個記憶單元440中的資料。也就是說，記憶體400的存取速率或頻寬可隨著N增加而增加。記憶體400的存取速率或頻寬將不受欄選擇線CSL或主資料線MDQ的布局的限制。在一實施例中，系統單晶片300的指令端301（或指令端302）可耦接至分別對應於N個電晶體410（或N個電晶體420）的N個端410。如此，則系統單晶片300可通過指令端301（或指令端302）發送單一個存取指令以存取N個記憶單元440，藉以減少系統單晶片300與記憶體400之間的指令數量。
圖5根據本發明的一實施例繪示一種存取記憶體的方法的流程圖，其中所述方法可由如圖3所示的記憶體裝置100實施。在步驟S501中，由記憶體的一級感測放大器耦接記憶體的記憶單元以自記憶單元接收資料。在步驟S502中，將記憶體的電晶體的第一端耦接至一級感測放大器。在步驟S503中，將系統單晶片的第一指令端耦接至電晶體的第二端，並且將系統單晶片的第一輸入輸出端耦接至電晶體的第三端。在步驟S504中，由系統單晶片發送存取指令至電晶體的第二端以通過電晶體的第三端存取一級感測放大器輸出的資料。
綜上所述，本發明的系統單晶片可通過混合鍵合技術直接地連接至不同裸晶中之記憶體的一級感測放大器以存取資料。相較於傳統的方法需執行多次行選擇才能讀取出記憶體中的所有資料，本發明的記憶體不需執行選擇而可直接地將一級感測放大器中的資料傳送給系統單晶片。因此，本發明可減少執行行選擇所需花費的時間，藉以增加記憶體的讀/寫頻寬。
10:動態隨機存取記憶體單元區塊
11:方框
100:記憶體裝置
20:電路
300:系統單晶片
301、302:指令端
303、304:輸入輸出端
400:記憶體
410、420:電晶體
411、412、413、421、422、423:端
430:一級感測放大器
431、432:反向器
440:記憶單元
450:控制器
610、620:裸晶
S501、S502、S503、S504:步驟
圖1繪示傳統的動態隨機記憶體架構的示意圖。
圖2繪示傳統的一級感測放大器的電路的示意圖。
圖3根據本發明的一實施例繪示記憶體裝置的示意圖。
圖4根據本發明的一實施例繪示基於混合鍵合技術連接系統單晶片以及記憶體的示意圖。
圖5根據本發明的一實施例繪示一種存取記憶體的方法的流程圖。
S501、S502、S503、S504:步驟
Claims (8)
- 一種記憶體裝置，包括：記憶體，包括：記憶單元；一級感測放大器，耦接所述記憶單元並且自所述記憶單元接收資料；以及電晶體，其中所述電晶體的第一端耦接至所述一級感測放大器；以及系統單晶片，包括第一指令端以及第一輸入輸出端，其中所述第一指令端耦接至所述電晶體的第二端，並且所述第一輸入輸出端耦接至所述電晶體的第三端，其中所述系統單晶片發送存取指令至所述電晶體的所述第二端以通過所述電晶體的所述第三端存取所述一級感測放大器輸出的所述資料，其中所述系統單晶片封裝於第一裸晶，並且所述記憶體封裝於不同於所述第一裸晶的第二裸晶，其中所述第一裸晶基於混合鍵合技術而通過矽穿孔與所述第二裸晶鍵合。
- 如請求項1所述的記憶體裝置，其中所述第一指令端耦接至分別對應於多個電晶體的多個第二端，其中所述多個電晶體包括所述電晶體，並且所述多個第二端包括所述第二端。
- 如請求項1所述的記憶體裝置，其中所述電晶體為雙極性電晶體，其中所述電晶體的所述第一端為射極，所述電晶體的所述第二端為基極，並且所述電晶體的所述第三端為集極。
- 如請求項1所述的記憶體裝置，其中所述電晶體為場效應電晶體，其中所述電晶體的所述第一端為源極，所述電晶體的所述第二端為閘極，並且所述電晶體的所述第三端為汲極。
- 如請求項1所述的記憶體裝置，其中所述記憶體為靜態隨機存取記憶體。
- 如請求項1所述的記憶體裝置，其中所述記憶體為動態隨機存取記憶體。
- 如請求項1所述的記憶體裝置，其中所述記憶體更包括：控制器，通過字元線耦接至所述記憶單元，其中所述控制器通過所述字元線指示所述記憶單元將所述資料傳送至所述一級感測放大器。
- 一種存取記憶體的方法，適用於系統單晶片以及記憶體，包括：由所述記憶體的一級感測放大器耦接所述記憶體的記憶單元以自所述記憶單元接收資料；將所述記憶體的電晶體的第一端耦接至所述一級感測放大器；將所述系統單晶片的第一指令端耦接至所述電晶體的第二端，並且將所述系統單晶片的第一輸入輸出端耦接至所述電晶體的第三端；以及由所述系統單晶片發送存取指令至所述電晶體的所述第二端 以通過所述電晶體的所述第三端存取所述一級感測放大器輸出的所述資料，其中所述系統單晶片封裝於第一裸晶，並且所述記憶體封裝於不同於所述第一裸晶的第二裸晶，其中所述第一裸晶基於混合鍵合技術而通過矽穿孔與所述第二裸晶鍵合。
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