CN117095716A - 访问存储器的方法和使用所述方法的存储器装置 - Google Patents
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Abstract
本发明提供一种访问存储器的方法和使用所述方法的存储器装置。方法包含：由存储器的一级感测放大器耦接存储器的存储单元以自存储单元接收数据；将存储器的晶体管的第一端耦接至一级感测放大器；将系统单芯片的第一指令端耦接至晶体管的第二端，并且将系统单芯片的第一输入输出端耦接至晶体管的第三端；以及由系统单芯片发送访问指令至晶体管的第二端以通过晶体管的第三端访问一级感测放大器输出的数据。
Description
技术领域
本发明涉及一种访问存储器的方法和使用所述方法的存储器装置。
背景技术
传统的动态随机存取存储器的访问方法需要由控制器通过发出行指令和列指令来执行。控制器可发出行指令以及存储库地址来选择存储库中的字线。在字线被选择后，由字线控制的存储单元中的数据会被传送到存储器的一级感测放大器中。接着，控制器可通过发出列指令来选择栏选择线。被致能的栏选择线可将少数的一级感测放大器中的数据传送至二级感测放大器。最后，控制器在通过指令将二级感测放大器传送给外部装置。
栏选择线无法同时为许多一级感测放大器传送数据的原因在于，二维平面上能摆放栏选择线以及数据线的空间是有限的。此外，动态随机存取存储器中的单元阵列(cellarray)是以密集的方式排列的。当动态随机存取存储器的密度增加时，动态随机存取存储器的单元区块(cell block)的数量会增加，从而使得栏选择线的路径的总长度也需增加。另一方面，随着密度的增加，用于将一级感测放大器中的数据传送至二级感测放大器的主数据线MDQ的路径的总长度也需要增加。在栏选择线与主数据线MDQ的长度极长的情况下，栏选择线与MDQ的线宽并无法大幅地减少。换句话说，栏选择线与MDQ的线宽限制了每一次可访问的一级感测放大器的数量。
发明内容
本发明提供一种访问存储器的方法和使用所述方法的存储器装置，可基于三维的芯片堆栈技术提升存储器的读/写带宽。
本发明的一种存储器装置，包含存储器以及系统单芯片。存储器包含存储单元、一级感测放大器以及晶体管。一级感测放大器耦接存储单元并且自存储单元接收数据。晶体管的第一端耦接至一级感测放大器。系统单芯片包含第一指令端以及第一输入输出端，其中第一指令端耦接至晶体管的第二端，并且第一输入输出端耦接至晶体管的第三端，其中系统单芯片发送访问指令至晶体管的第二端以通过晶体管的第三端访问一级感测放大器输出的数据。
在本发明的一实施例中，上述的第一指令端耦接至分别对应于多个晶体管的多个第二端，其中多个晶体管包含晶体管，并且多个第二端包含第二端。
本发明的一种访问存储器的方法，适用于系统单芯片以及存储器，包含：由存储器的一级感测放大器耦接存储器的存储单元以自存储单元接收数据；将存储器的晶体管的第一端耦接至一级感测放大器；将系统单芯片的第一指令端耦接至晶体管的第二端，并且将系统单芯片的第一输入输出端耦接至晶体管的第三端；以及由系统单芯片发送访问指令至晶体管的第二端以通过晶体管的第三端访问一级感测放大器输出的数据。
基于上述，本发明运用三维芯片堆栈技术增加存储器的访问速度，使得访问速度可到达或超越16K位。对越来越重视存储器的访问速度与带宽的系统单芯片来说，采用本发明的系统单芯片的效能可显著地成长。
附图说明
图1示出传统的动态随机存储器架构的示意图；
图2示出传统的一级感测放大器的电路的示意图；
图3根据本发明的一实施例示出存储器装置的示意图；
图4根据本发明的一实施例示出基于混合键合技术连接系统单芯片以及存储器的示意图；
图5根据本发明的一实施例示出一种访问存储器的方法的流程图。
附图标记说明
10：动态随机存取存储器单元区块；
11：方框；
100：存储器装置；
20：电路；
300：系统单芯片；
301、302：指令端；
303、304：输入输出端；
400：存储器；
410、420：晶体管；
411、412、413、421、422、423：端；
430：一级感测放大器；
431、432：反向器；
440：存储单元；
450：控制器；
610、620：裸晶；
S501、S502、S503、S504：步骤。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
图1示出传统的动态随机存储器架构的示意图。动态随机存取存储器单元区块10可包含多个存储单元。在控制器通过行指令选择了对应于动态随机存取存储器单元区块10的字线WL后，字线WL可使动态随机存取存储器单元区块10将多个存储单元的数据分别传送至多个一级感测放大器。以现行的存储器制程为例，在图1中，字线WL可致能的多个存储器单元共可储存16K位的数据，其中8K位的数据被传送至设置在动态随机存取存储器单元区块10左侧的多个一级感测放大器中，并且另外8K位的数据被传送至设置在动态随机存取存储器单元区块10右侧的多个一级感测放大器中。
在控制器选择了对应于方框11的栏选择线后，位于方框11左侧的四个一级感测放大器会输出4位的数据，并且位于11右侧的四个一级感测放大器会输出4位的数据。换句话说，控制器可通过单一个栏选择线来访问8位的数据。假设存储器的布局受限于平面面积而导致控制器仅能同时致能16条栏选择线。据此，控制器一次仅能访问128位(8*16＝128)的数据。若控制器欲访问由WL所致能的16K位的数据，则控制器需致能栏选择线128次，并且消耗大量的时间。
图2示出传统的一级感测放大器的电路20的示意图。电路20主要由两个头尾相接的反向器组成。由于电路20中的栏选择线CSL以及主数据线MDQ需要横跨存储器的整个单元阵列，故栏选择线CSL以及主数据线MDQ的长度十分的长。据此，栏选择线CSL以及主数据线MDQ的线宽无法被大幅地减少。存储器的许多二维平面空间会被栏选择线CSL以及主数据线MDQ占据，从而限制了单一个栏选择线CSL所能访问的存储单元数量。
为了增加存储器的访问速率以及带宽，本发明提出了一种存储器装置100。图3根据本发明的一实施例示出存储器装置100的示意图。存储器装置100可包含系统单芯片(system on a chip，SoC)300以及存储器400。
系统单芯片300是由集成电路实施的电子系统。系统单芯片300可包含但不限于指令端301、指令端302、输入输出(I/O)端303以及输入输出端304。系统单芯片300可通过指令端301或指令端302控制存储器400，并可通过输入输出端303或输入输出端304写入数据至存储器400中或自存储器400读取数据。
存储器400可包含但不限于动态随机存取存储器或静态随机存取存储器(staticrandom access memory，SRAM)。存储器400可包含但不限于晶体管410、晶体管420、一级感测放大器430、存储单元440以及控制器450。
在一实施例中，系统单芯片300与存储器400可分别封装于不同的裸晶(die)中。图4根据本发明的一实施例示出基于混合键合技术连接系统单芯片300以及存储器400的示意图。系统单芯片300可被封装于裸晶610中，并且存储器400可被封装于裸晶620中。裸晶610可基于混合键合技术(hybrid bonding)而通过一或多个硅穿孔(through silicon via，TSV)与裸晶620键合。换句话说，存储器装置100可包括三维堆栈的架构。
回到图3，晶体管410可包含端411、端412以及端413。若晶体管410为双极性晶体管(bipolar junction transistor，BJT)，则端411可为集极、端412可为基极并且端413可为射极。若晶体管410为场效应晶体管(field-effect transistor，FET)，则端411可为漏极、端412可为栅极并且端413可为源极。端411可耦接至系统单芯片300的输入输出端303，端412可耦接至系统单芯片300的指令端301，并且端413可耦接至一级感测放大器430的反位线BLB。
晶体管420可包含端421、端422以及端423。若晶体管420为双极性晶体管，则端421可为集极、端422可为基极且端423可为射极。若晶体管420为场效应晶体管，则端421可为漏极、端422可为栅极且端423可为源极。端421可耦接至系统单芯片300的输入输出端304，端422可耦接至系统单芯片300的指令端302，且端423可耦接至一级感测放大器430的位线BL。若位线BL的值为1，则反位线BLB的值为0。若位线BL的值为0，则反位线BLB的值为1。
一级感测放大器430可包含反向器431以及反向器432。反向器431的输入端可耦接至反向器432的输出端，并且反向器431的输出端可耦接至反向器432的输入端。反向器431的输出端可通过位线BL耦接至存储单元440。反向器432的输出端可通过反位线BLB耦接至存储单元440。一级感测放大器430可自存储单元440接收数据。具体来说，存储单元440可通过字线WL耦接至控制器450。在控制器450可通过字线WL致能存储单元440后，储存在存储单元440中的数据可被传送至BL或BLB。一级感测放大器430可通过位线BL或反位线BLB接收来自存储单元440的数据并储存所述数据。换句话说，控制器450可通过字线WL指示存储单元440将数据传送至一级感测放大器430。
在一实施例中，系统单芯片300可耦接至控制器450。当系统单芯片300欲访问存储单元440中的数据时，系统单芯片300可发送指令至控制器450以指示控制器450通过字线WL致能存储单元440。在一实施例中，控制器450的功能可由系统单芯片300实施。当系统单芯片300欲访问存储单元440中的数据时，系统单芯片300可通过字线WL致能存储单元440。
在存储单元440将数据传送至反位线BLB后，系统单芯片300的指令端301可发送访问指令至晶体管410的端412以导通晶体管410的端411以及端413。接着，系统单芯片300的输入输出端303可通过端411以及端413访问反位线BLB上的数据。另一方面，在存储单元440将数据传送至位线BL后，系统单芯片300的指令端302可发送访问指令至晶体管420的端422以导通晶体管420的端421以及端423。接着，系统单芯片300的输入输出端304可通过端421以及端423访问位线BL上的数据。换句话说，系统单芯片300可通过发送访问指令以访问一级感测放大器430输出的数据。
当存储器400包含N个(N为任意的正整数)存储单元440时，系统单芯片300可被设计成包含N个输入输出端(例如：输入输出端303或输入输出端304)。系统单芯片300可通过指令端(例如：指令端301或指令端302)致能分别对应于N个存储单元440的N个晶体管410(或N个晶体管420)来同时访问N个存储单元440中的数据。也就是说，存储器400的访问速率或带宽可随着N增加而增加。存储器400的访问速率或带宽将不受栏选择线CSL或主数据线MDQ的布局的限制。在一实施例中，系统单芯片300的指令端301(或指令端302)可耦接至分别对应于N个晶体管410(或N个晶体管420)的N个端410。如此，则系统单芯片300可通过指令端301(或指令端302)发送单一个访问指令以访问N个存储单元440，藉以减少系统单芯片300与存储器400之间的指令数量。
图5根据本发明的一实施例示出一种访问存储器的方法的流程图，其中所述方法可由如图3所示的存储器装置100实施。在步骤S501中，由存储器的一级感测放大器耦接存储器的存储单元以自存储单元接收数据。在步骤S502中，将存储器的晶体管的第一端耦接至一级感测放大器。在步骤S503中，将系统单芯片的第一指令端耦接至晶体管的第二端，并且将系统单芯片的第一输入输出端耦接至晶体管的第三端。在步骤S504中，由系统单芯片发送访问指令至晶体管的第二端以通过晶体管的第三端访问一级感测放大器输出的数据。
综上所述，本发明的系统单芯片可通过混合键合技术直接地连接至不同裸晶中的存储器的一级感测放大器以访问数据。相较于传统的方法需执行多次列选择才能读取出存储器中的所有数据，本发明的存储器不需执列选择而可直接地将一级感测放大器中的数据传送给系统单芯片。因此，本发明可减少执行列选择所需花费的时间，藉以增加存储器的读/写带宽。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (10)
1.一种存储器装置，其特征在于，包括：
存储器，包括：
存储单元；
一级感测放大器，耦接所述存储单元并且自所述存储单元接收数据；以及
晶体管，其中所述晶体管的第一端耦接至所述一级感测放大器；以及
系统单芯片，包括第一指令端以及第一输入输出端，其中所述第一指令端耦接至所述晶体管的第二端，并且所述第一输入输出端耦接至所述晶体管的第三端，其中
所述系统单芯片发送访问指令至所述晶体管的所述第二端以通过所述晶体管的所述第三端访问所述一级感测放大器输出的所述数据。
2.根据权利要求1所述的存储器装置，其中所述第一指令端耦接至分别对应于多个晶体管的多个第二端，其中所述多个晶体管包括所述晶体管，并且所述多个第二端包括所述第二端。
3.根据权利要求1所述的存储器装置，其中所述系统单芯片封装于第一裸晶，并且所述存储器封装于第二裸晶，其中所述第一裸晶不同于所述第二裸晶。
4.根据权利要求3所述的存储器装置，其中所述第一裸晶基于混合键合技术而通过硅穿孔与所述第二裸晶键合。
5.根据权利要求1所述的存储器装置，其中所述晶体管为双极性晶体管，其中所述晶体管的所述第一端为射极，所述晶体管的所述第二端为基极，并且所述晶体管的所述第三端为集极。
6.根据权利要求1所述的存储器装置，其中所述晶体管为场效应晶体管，其中所述晶体管的所述第一端为源极，所述晶体管的所述第二端为栅极，并且所述晶体管的所述第三端为漏极。
7.根据权利要求1所述的存储器装置，其中所述存储器为静态随机存取存储器。
8.根据权利要求1所述的存储器装置，其中所述存储器为动态随机存取存储器。
9.根据权利要求1所述的存储器装置，其中所述存储器还包括：
控制器，通过字线耦接至所述存储单元，其中所述控制器通过所述字线指示所述存储单元将所述数据传送至所述一级感测放大器。
10.一种访问存储器的方法，适用于系统单芯片以及存储器，其特征在于，包括：
由所述存储器的一级感测放大器耦接所述存储器的存储单元以自所述存储单元接收数据；
将所述存储器的晶体管的第一端耦接至所述一级感测放大器；
将所述系统单芯片的第一指令端耦接至所述晶体管的第二端，并且将所述系统单芯片的第一输入输出端耦接至所述晶体管的第三端；以及
由所述系统单芯片发送访问指令至所述晶体管的所述第二端以通过所述晶体管的所述第三端访问所述一级感测放大器输出的所述数据。
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