CN1975925B - 半导体存储器件 - Google Patents

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Abstract

半导体存储器件，包括利用不同行地址存取的存储板和位于相邻存储板之间的读出放大器列。该读出放大器列是位线对之一扭结的一种配置和位线对均不扭结的的另一种配置的混合。如果地址分析说明存在通过一条输入/输出布线进行的存取，则不倒置输入/输出数据。如果地址分析说明存在通过另一条输入/输出布线进行的存取，而且是对存储板进行存取，则不倒置该输入/输出数据，而如果是对另一个存储板进行存取，则倒置该输入/输出数据。

Description

半导体存储器件
技术领域
本发明涉及一种半导体存储器件，更具体地说，本发明涉及一种具有校正地址数据拓扑的半导体存储器件。
背景技术
DRAM(动态随机存取存储器)代表的半导体存储器件的存储容量在逐年提高，而且要求提高半导体存储器件的速度。实现DRAM的高速运行主要是提高用于放大一对位线之间的电位差的读出放大器的速度。
为了提高读出放大器的读出速度，优选在单元的位线与读出放大器之间设置传输门，从而在不将该单元的位线连接到读出放大器，而使该单元与该读出放大器分离的情况下，使该读出放大器执行读出操作。通过这样做，减小了读出放大器的充电或者放电量，因此可以提高读出速度。
另一方面，由于最近小型化的发展，读出放大器的位线之间的耦合噪声的影响增加到不能再忽略的程度。为了减小耦合噪声，建议了下面的方法。将读出放大器的位线，即，相对于传输门位于读出放大器侧的成对位线扭结在一起，从而消除耦合噪声。
图8是示出其读出放大器的位线扭结在一起的半导体器件的相关部分的电路图。
图8所示的半导体存储器件包括：读出放大器10、第一位线对21和22、第二位线对31和32。该读出放大器10包括第一输入/输出端11和第二输入/输出端12。第一位线对21和22设置在读出放大器10一侧。第二位线对31和32设置在读出放大器10的另一侧。包括在第一位线对内的位线21和包括在第二位线对内的位线31共同连接到读出放大器10的第一输入/输出端11。包括在第一位线对内的位线22和包括在第二位线对内的位线32共同连接到读出放大器10的第二输入/输出端12。
读出放大器10具有对在第一输入/输出端11与第二输入/输出端12之间产生的电位差进行放大的功能。因此，连接到第一输入/输出端11的位线21和31的逻辑值与物理电平之间的关系与连接到第二输入/输出端12的位线22和23的逻辑值与物理电平之间的关系相反。因为该原因，如果位线21和31被定义为“非倒置位线”，则位线22和32被定义为“倒置位线”。
第一位线对21和22分别通过第一传输门41和第二传输门42连接到读出放大器10。第二位线对31和32分别通过第三传输门43和第四传输门44连接到读出放大器10。响应同一个信号T0，第一传输门41和第二传输门42导通或者断开，而响应同一个信号T1，第三传输门43和第四传输门44导通或者断开。
如图8所示，在传输门41和42与读出放大器10互相不扭结的情况下，第一位线对21和22连接到读出放大器10。相反，在传输门43和44与读出放大器10之间互相扭结的情况下，第二位线对31和32连接到读出放大器10。因为该原因，位线21与22之间的位置关系(非倒置位线与倒置位线之间的位置关系)与位线31与32之间的位置关系(非倒置位线与倒置位线之间的位置关系)相反。
提供扭结部分，以消除读出放大器的位线之间(传输门41和42与传输门43和44之间)的耦合噪声。
然而，如果设置了扭结部分，则在地址数据拓扑中，第一位线对21和22与第二位线对31和32不同，不利的是，这样使整个半导体存储器件的地址数据拓扑复杂。
具体地说，在关注两条与第一位线对21和22交叉的字线51和52以及两条与第二位线对31和32交叉的字线53和54时，将存储单元61和63布置在上部位线21和32与字线51和53的交叉点上，而存储单元62和64布置在下部位线22和31与字线52和54的交叉点上。因此，尽管被布置在互相对应的位置，但是存储单元61和63(62和64)内以不同的物理电平(电位)存储相同的逻辑值。例如，如果需要在存储单元61内存储逻辑值“1”并在该存储单元61内存储了高电平电位，则在存储单元63内存储逻辑值“1”时，需要在存储单元61内存储低电平电位。
在用户实际使用该半导体存储器件时，用户无需识别地址数据拓扑的这种复杂性。然而，如果要进行需要实际识别存储在各存储单元内的物理电平的筛选试验，则通常需要超过进行筛选试验的试验器的功能极限的功能。因此，有时不能利用传统的试验器进行该试验。
如果连接到第一位线对21和22或者第二位线对31和32的存储单元的数量不是2的n次幂，则该缺陷值得注意。下面将说明该缺陷。
如图9所示，对包括1024(210)条字线的存储块(memory mat)进行研究。如果将该存储块划分为两个存储板(memory plate)111和112，则对每个存储板111和112分别分配512(＝29)条字线。在这种情况下，读出放大器列SA的数量是3。如果将一个存储块划分为两个存储板，则每条位线的长度减半，因此，加速了读出操作。
为了进一步加速读出操作，将包括1024(210)条字线的存储块划分为4个存储板111至114，如图10所示。在这种情况下，对每个存储板分配的字线数量是256(28)，因此，进一步缩短每条字线的长度。然而，如果该存储块被划分为4个存储板，则读出放大器列SA的数量增加到5，因此，不利的是，恶化集成度。
这样，如果该存储块被划分为多个存储板，则因为缩短了每条字线的长度，可以加速读出操作，但是，与此同时，因为增加了读出放大器列SA的数量，恶化了集成度。考虑到此，常常将对每个存储板分配的字线的数量优化设置为2的n次幂，以同时实现加速和高集成度。在这种情况下，如图11所示，通常需要将存储块划分为例如3个存储板111至113。如果将该存储块划分为3个存储板111至113，则对各存储板分配的字线的数量分别是344、336和344，它们不是2的n次幂。
如果对各存储板分配的字线的数量不是2的n次幂，则不利的是，该读出放大器上的行地址的边界变得模糊。即，如果对每个存储板分配的字线的数量是2的n次幂(请参考图9和10)，则仅通过参考行地址上的少量高位，可以轻而易举地掌握行地址对应于哪个存储板。因此，即使地址数据拓扑稍许复杂，通过研究复杂地址数据拓扑，也不这么难以进行筛选试验等。
更具体地说，如图9所示，如果对每个存储板分配的字线的数量是512(＝29)，则可以识别每个存储板，而无需参考行地址的较低9位。此外，如图10所示，如果对每个存储板分配的字线的数量是256(28)，则可以识别每个存储板，而无需参考行地址的较低8位。因此，如图8所示，即使因为扭结位线导致地址数据拓扑稍许复杂，利用试验器，也不这么难以校正地址数据拓扑。
相反，如果对每个存储板分配的字线的数量不是2的n次幂，如图11所示，则为了识别每个存储板，不仅需要参考少数高位，而且需要参考行地址的许多低位。因此，利用试验器，难以校正因为扭结的位线导致的复杂地址数据拓扑。因为这些原因，如果对每个存储板分配的字线数量不是2的n次幂，即，如果图8所示的连接到第一位线对21和22或者第二位线对31和32的存储单元的数量不是2的n次幂，则因为扭结的位线导致的复杂地址数据拓扑将严重影响筛选试验等，因此，有时需要采用新试验器。
发明内容
为了解决传统技术的缺陷，设计了本发明。本发明的目的是提供一种改进型半导体存储器件，该半导体存储器件具有在读出放大器中位线扭结的配置。
本发明的另一个目的是提供一种通过在内部校正地址数据拓扑，可以轻而易举地进行筛选试验的半导体存储器件。
利用包括如下的半导体存储器件可以实现本发明的上述以及其他目的，该半导体存储器件包括：
第一位线对，包括利用第一范围内的行地址可以选择的非倒置位线和倒置位线；
第二位线对，包括利用与该第一范围不重叠的第二范围内的行地址可以选择的非倒置位线和倒置位线；
读出放大器，被设置，以被第一位线对和第二位线对共用；以及
地址数据拓扑校正单元，用于在不倒置的情况下，将写数据送到第一位线对以及从第一位线对输出读数据，而在倒置的情况下，将写数据送到第二位线对以及从第二位线对输出读数据，其中
第一位线对中的非倒置位线与倒置位线之间的位置关系与第二位线对中的非倒置位线与倒置位线之间的位置关系相反。
根据本发明，倒置通过第二位线对输入或者输出的数据。因为该原因，第一位线对的地址数据拓扑与第二位线对的地址数据拓扑相同。即，在半导体存储器件内，校正地址数据拓扑的复杂性。因此，即使在筛选试验等期间，需要实际识别存储在每个存储单元内的物理电平，也可以轻而易举地控制存储在每个存储单元内的物理电平。
连接到第一位线对的存储单元的数量和连接到第二位线对的存储单元的数量至少之一或者二者不是2的n次幂表示的数量。此外，连接到第一位线对的存储单元的数量通常和连接到第二位线对的存储单元的数量不同。即使半导体存储器件的地址数据拓扑如此复杂，从外部看，地址数据拓扑也简单。
这样，根据本发明的半导体存储器件校正半导体存储器件内的地址数据拓扑。因此，可以轻而易举地进行筛选试验等。因此，即使对每个存储板分配的位线数量不是2的n次幂，也可以利用传统试验器进行筛选试验等。因此，可以抑制制造成本的升高。
附图说明
通过结合附图参考下面对本发明所做的详细说明，本发明的上述以及其他目的、特征和优点更加显而易见，其中：
图1是根据本发明优选实施例的半导体存储器件的配置的原理框图；
图2是示出其读出放大器的位线未扭结的半导体存储器件的相关部分的电路图；
图3是图1所示半导体存储器件的相关部分的配置的详图；
图4是地址数据拓扑校正单元的配置的原理框图；
图5是示出在写数据时采用的、包括在倒置控制器内的各电路的相关部分的电路图；
图6是示出在读数据时采用的、包括在倒置控制器内的各电路的相关部分的电路图；
图7是用于解释地址数据拓扑校正单元执行的数据倒置操作的表；
图8是示出其读出放大器的位线扭结在一起的半导体器件的相关部分的电路图；
图9是被划分为2个存储板的存储块的原理图；
图10是被划分为4个存储板的存储块的原理图；以及
图11是示出被划分为3个存储板的存储块的原理图。
具体实施方式
现在将参考附图详细说明本发明的优选实施例。
图1是根据本发明优选实施例的半导体存储器件100的配置的原理框图。
如图1所示，根据本发明实施例的半导体存储器件100包括：存储阵列110、行解码器120、列解码器130、地址缓冲器140、输入/输出电路150以及地址数据拓扑校正单元160。将行地址送到行解码器120。将列地址送到列解码器130。地址缓冲器140将行地址和列地址分别送到行解码器120和列解码器130。输入/输出电路150输入和输出数据。地址数据拓扑校正单元160校正存储阵列110的地址数据拓扑。
存储阵列110包括多个存储块。在本实施例中，如图11所示，配置每个存储块。即，将对其分配了1024(＝210)条字线的每个存储块划分为3个存储板。例如，对该存储板分配的字线的数量分别是344、336和344。因此，对每个存储板分配的字线的数量，即，连接到一对位线的存储单元的数量不是2的n次幂。此外，对相邻存储板分配的字线的数量互相不同。
连接到每个读出放大器的位线的配置是图8所示配置与图2所示配置的混合物。图2所示配置与图8所示配置的相同之处在于，第一位线对21和22以及第二位线对31和32连接到一个读出放大器10，而且第一位线对21和22以及第二位线对31和32分别通过第一至第四传输门41至44连接到读出放大器10。然而，图2所示配置与图8所示配置的不同之处在于，在读出放大器中，位线(传输门41和42与传输门43和44之间)对未扭结。
在图8所示配置中，在传输门43和44与读出放大器10之间，第二位线对31和32互相交叉。如上所述，原因是要消除在读出放大器10(传输门41和42与传输门43和44之间的)的位线之间产生的耦合噪声。
将两种配置混合，以排除连接到其他读出放大器的位线的影响，并总体消除每个读出放大器列的位线之间的耦合噪声。在采用其中其他位线排列在成对位线之间的成套配置时，该混合配置有效。
地址数据拓扑校正单元160是用于倒置输入到读出放大器内的扭结位线对的(图8所示的第二位线对)，或者从读出放大器的扭结位线对(图8所示的第二位线对)输出的数据的电路。如上所述，连接到读出放大器10的位线的配置是两种配置的混合。根据一种配置(图8所示的)，一条位线对不互相扭结，而另一条位线对互相扭结。因为该原因，如果接入扭结位线对，则需要地址数据拓扑校正单元160倒置输入到该扭结位线对的，或者从该扭结位线对输出的数据。相反，如果接入非扭结位线对，则地址数据拓扑校正单元160不倒置输入到该位线的，或者从该位线输出的数据。同样，在图2所示的配置中，如果接入连接到读出放大器的位线，则地址数据拓扑校正单元160不倒置输入到该位线的，或者从该位线输出的数据。
通过参考存储单元的行地址和列地址，可以确定存取请求存储单元是连接到与成对位线扭结的位线，还是连接到与成对位线不扭结的位线。在本实施例中，对每个存储板分配的字线的数量不是2的n次幂。因为该原因，连接到第一位线对中的位线21或者22的存储单元中存储单元的最低行地址与连接到第二位线对中的位线31或者32的存储单元中存储单元的最低行地址的两位或更多位的逻辑值不同。
该差别说明，除非参考该存储单元每个地址的许多位，否则不能进行上述确定。因此，根据诸如试验器的外部单元的功能，难以进行确定。相反，根据本实施例，通过对半导体存储器件内的存储单元的地址进行分析，确定存取请求存储单元是连接到扭结位线对之一，还是连接到非扭结位线对之一。此外，根据该确定结果，倒置该输入数据或者输出数据。因此，从外部看，半导体存储器件的地址数据拓扑相当简单。
图3是图1所示半导体存储器件100的相关部分的配置的详图。在图3中，图11所示的存储板111至113的一部分被放大，而且没有示出传输门。如上所述，利用不同行地址，对存储板111至113进行存取。
如图3所示，读出放大器列201设置在存储板111和112之间，而读出放大器列202设置在存储板112与113之间。分别连接到读出放大器列201和202的位线配置是互相扭结的一条位线对配置(请参考图8)和不扭结的位线对配置(请参考图2)的混合。连接了一个扭结位线对的配置的读出放大器对应于输入数据或者输出数据DQ的预定位i，而非扭结位线对连接到其的读出放大器对应于输入数据或者输出数据DQ的预定位j。
对于非扭结位线对连接到其的读出放大器，例如，图3所示的读出放大器211，无论对存储板111侧的存储单元进行存取，还是对存储板112侧的存储单元进行存取，均不需要倒置该输入数据或者输出数据。
对于一个扭结位线对连接到其的读出放大器，例如，图3所示的读出放大器212，如果对存储板111侧的存储单元进行存取，则无需倒置输入数据或者输出数据。此外，如果对存储板112侧的存储单元进行存取，则需要倒置该输入数据或者输出数据。
读出放大器211的输入/输出端分别连接到一对局部布线LIOT_1j和LION_1j，而且连接到交叉区210内的输入/输出布线MIODT_1j。同样，读出放大器212的输入/输出端分别连接到一对局部布线LIOT_1i和LION_1i，而且连接到交叉区210内的输入/输出布线MIOT_1i。
因此，如果地址分析说明存在通过输入/输出布线MIODT_1j进行的存取，则地址数据拓扑校正单元160不倒置输入/输出数据。如果地址分析说明存在通过输入/输出布线MIODT_1i进行的存取，而且对存储板111进行存取，则地址数据拓扑校正单元160不倒置输入/输出数据。如果地址分析说明存在通过输入/输出布线MIODT_1i进行的存取，而且对存储板112进行存取112，则地址数据拓扑校正单元160需要倒置该输入/输出数据。
同样，读出放大器213和215的输入/输出端分别连接到一对局部布线LIOT_0j和LION_0j，而且连接到交叉区210内的输入/输出布线MIODT_0j。此外，读出放大器214和216的输入/输出端分别连接到一对局部布线LIOT_0i和LION_0i，而且连接到交叉区210内的输入/输出布线MIODT_0i。
图4是地址数据拓扑校正单元160的配置的原理框图。
如图4所示，地址数据拓扑校正单元160包括用于分析被存取的存储板的地址分析器161，然后，根据该分析结果，倒置控制器162对倒置还是不倒置该输入/输出数据进行控制。地址分析器161不需要确定对包括在存储阵列110内的许多存储板中的哪个存储板进行存取。只要地址分析器161确定对构成每个存储块的3个存储板111至113中的存储板111或者113进行存取，还是对存储器112进行存取，就可以了。
如果确定对存储板111或者113进行存取，则地址分析器161激活确定信号RODDT。如果确定对存储板112进行存取，则地址分析器161激活确定信号REVENT。将确定信号RODDT和REVENT送到倒置控制器162。
图5是示出在写数据时采用的、包括在倒置控制器162内的各电路的相关部分的电路图。
如图5所示，倒置控制器162包括“异或”(EXOR)电路221和222。“异或”电路221输出通过输入/输出布线MIOT_1i供给的写数据与确定信号REVENT的“异或”运算结果。“异或”电路222输出通过输入/输出布线MIOT_0i供给的写数据与确定信号RODDT的“异或”运算结果。如图3所示，输入/输出布线MIOT_1i和MIOT_0i是将输入/输出电路150连接到地址数据拓扑校正单元160的布线。
将“异或”电路221的输出送到输入/输出布线MIODT_1i，而将“异或”电路222的输出送到输入/输出布线MIODT_0i。请注意，这种“异或”电路不连接在输入/输出布线MIOT_0j与MIODT_0j之间，或者输入/输出电路MIOT_1j与MIODT_1j之间。即，在输入/输出布线MIOT_0j与MIODT_0j之间，或者输入/输出电路MIOT_1j与MIODT_1j之间，根本就不使数据倒置。
图6是示出在读数据时采用的、包括在倒置控制器162内的各电路的相关部分的电路图。
如图6所示，倒置控制器162进一步包括“异或”电路223和224。“异或”电路223输出通过输入/输出布线MIODT_1i供给的读数据与确定信号REVENT的“异或”运算结果。“异或”电路224输出通过输入/输出布线MIODT_0i供给的读数据与确定信号RODDT的“异或”运算结果。将“异或”电路223的输出送到输入/输出布线MIOT_1i，而将“异或”电路224的输出送到输入/输出布线MIOT_0i。
图7是用于解释地址数据拓扑校正单元160执行的数据倒置操作的表。
如图7所示，如果通过控制“异或”电路221至224激活确定信号REVENT，然后，通过输入/输出布线MIOT_1i(MIODT_1i)输入或者输出数据，则地址数据拓扑校正单元160倒置该数据。如果通过进行上述控制激活确定信号RODDT，然后，通过输入/输出布线MIOT_0i(MIODT_0i)输入或者输出数据，则地址数据拓扑校正单元160倒置该数据。否则，地址数据拓扑校正单元160不倒置该数据。
利用上述配置，如果对连接到扭结位线的存储单元进行存取，则可以进行控制，以倒置该输入数据或者输出数据。如果对连接到非扭结位线的存储单元进行存取，则可以进行控制，而不倒置该输入数据或者输出数据。因此，可以使地址数据拓扑非常简单。
如上所述，在用户实际使用半导体存储器件时，根本不需要用户识别地址数据拓扑。然而，实际上，如果要进行需要识别存储在每个存储单元内的物理电平(高电平或者低电平)的筛选试验等，则通过研究地址数据拓扑读数据和写数据。在这种情况下，复杂的地址数据拓扑对试验器是个沉重负担。特别是，如果与每个存储板相关的字线的数量(即，连接到每条位线对的存储单元的数量)不是2的n次幂，如在本实施例中所述，则地址数据拓扑变得相当复杂。因此，很可能不能利用传统试验器进行筛选试验等。
然而，在根据本实施例的半导体存储器件100上，利用地址数据拓扑校正单元160校正半导体存储器件100上的地址数据拓扑。因此，可以原样使用传统试验器，因此抑制了制造成本升高。
本发明决不局限于上述实施例，而且在权利要求限定的本发明范围内，可以进行各种修改，当然，这些修改包括在本发明范围内。
例如，在本实施例中，对每个存储板分配的字线数量不是2的n次幂。然而，本发明并不局限于该实施例。即，可以提供其中分配的字线数量是2的n次幂的存储板。如果对所有存储板分配的字线数量都不是2的n次幂，则地址数据拓扑特别复杂，如在该实施例所述。因此，本发明适合应用于这种半导体存储器件。
在本实施例中，对相邻存储板分配的字线数量互相不同。然而，本发明并不局限于该实施例。如果对相邻存储板分配的字线数量互相不同，则地址数据拓扑特别复杂，如在该实施例中所述。因此，本发明适合应用于这种半导体存储器件。

Claims (12)

1.一种半导体存储器件，包括：
第一位线对，包括利用第一范围内的行地址可以选择的非倒置位线和倒置位线；
第二位线对，包括利用与该第一范围不重叠的第二范围内的行地址可以选择的非倒置位线和倒置位线；
读出放大器，被设置，以被第一位线对和第二位线对共用；以及
地址数据拓扑校正单元，通过参考存取请求存储单元的地址来分析所述存取请求存储单元是连接到所述第一位线对还是连接到所述第二位线对，并且，根据分析的结果，在筛选试验期间，在不倒置的情况下，将写数据送到第一位线对以及从第一位线对输出读数据，而在倒置的情况下，将写数据送到第二位线对以及从第二位线对输出读数据，其中
第一位线对中的非倒置位线与倒置位线之间的位置关系与第二位线对中的非倒置位线与倒置位线之间的位置关系相反。
2.根据权利要求1所述的半导体存储器件，其中连接到第一位线对的存储单元的数量和连接到第二位线对的存储单元的数量至少之一不是2的n次幂表示的数量。
3.根据权利要求2所述的半导体存储器件，其中连接到第一位线对的存储单元的数量和连接到第二位线对的存储单元的数量均不是2的n次幂表示的数量。
4.根据权利要求1至3之任一所述的半导体存储器件，其中连接到第一位线对的存储单元的数量与连接到第二位线对的存储单元的数量不同。
5.根据权利要求1至3之任一所述的半导体存储器件，其中连接到第一位线对的存储单元中存储单元的最低行地址与连接到第二位线对的存储单元中存储单元的最低行地址的两位或者更多位逻辑值不同。
6.根据权利要求1至3之任一所述的半导体存储器件，其中第一位线对和第二位线对属于互相不同的存储板。
7.一种半导体存储器件，包括：
读出放大器，包括第一输入/输出端和第二输入/输出端，而且它用于放大第一输入/输出端与第二输入/输出端之间的电位差；
第一位线和第二位线，连接到第一输入/输出端
第三位线和第四位线，连接到第二输入/输出端；以及
地址数据拓扑校正单元，根据通过参考存取请求存储单元的地址以对于所述存取请求存储单元是否连接到所述第二位线和所述第四位线之一的分析，能够在筛选试验期间，倒置输入到第二位线和第四位线的数据或者从第二位线和第四位线输出的数据。
8.根据权利要求7所述的半导体存储器件，其中与第一位线和第三位线交叉的字线的数量和与第二位线和第四位线交叉的第二字线的数量至少之一不是2的n次幂表示的数量。
9.根据权利要求7所述的半导体存储器件，其中通过第一传输门和第二传输门，第一位线和第二位线分别连接到第一输入/输出端，
通过第三传输门和第四传输门，第三位线和第四位线分别连接到第二输入/输出端，
利用第一信号，控制第一传输门和第三传输门，以及
利用第二信号，控制第二传输门和第四传输门。
10.根据权利要求9所述的半导体存储器件，其中在读出放大器与第二传输门和第四传输门之间，第二位线和第四位线互相交叉。
11.根据权利要求10所述的半导体存储器件，其中在与第一传输门和第三传输门相关的读出放大器的相对部分，第一位线和第三位线不互相交叉，
在与第二传输门和第四传输门相关的读出放大器的相对部分，第二位线和第四位线不互相交叉。
12.根据权利要求7至11之任一所述的半导体存储器件，其中第一位线和第三位线所属于的存储板与第二位线和第四位线所属于的存储板不同。
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