CN110164498A - 一种非易失性存储器及其编程方法 - Google Patents

一种非易失性存储器及其编程方法 Download PDF

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Abstract

本发明涉及一种非易失性存储器及其编程方法。该非易失性存储器包括存储单元阵列和控制器。存储单元阵列包括多个存储单元。控制器配置为：对所述多个存储单元施加第一验证信号，且根据所述多个存储单元的阈值电压分布将所述多个存储单元划分为多个子集，其中所述阈值电压分布包括第一区域和第二区域，所述多个存储单元包括位于所述第一区域的第一子集和位于所述第二区域的第二子集；以及对所述多个存储单元的第一子集施加第一编程信号，且对所述多个存储单元的第二子集进行编程抑制，使所述第一子集的至少一部分分布到所述第二区域。

Description

一种非易失性存储器及其编程方法
技术领域
本发明涉及半导体器件的技术领域，尤其涉及一种非易失性存储器及其编程方法。
背景技术
半导体存储器可以包括易失性存储器(volatile memory，VM)和非易失性存储器(nonvolatile memory，NVM)。易失性存储器通常可以作为操作系统或其他正在运行程序的临时存储介质，如内存。当电源关闭时，易失性存储器不能保留数据。非易失性存储器则用于存储需长期保留的数据，如硬盘。在突然断电或关闭电源的时候，非易失性存储器仍会保留数据。非易失性存储器的示例包括闪存(Flash memory)、只读存储器ROM或电可擦出可编程只读EEPROM等。
图1是目前NAND闪存所采用的多值存储技术的编程原理示意图。参考图1所示，目前大多采用的多值存储技术包括但不限于MLC(Multi-Level Cell)、TLC(Trinary-LevelCell)、QLC(Quad-Level Cell)等。相应于MLC、TLC、QLC来说，分别表示在一个存储单元(cell)里可以存放2位(2bits)、3位(3bits)、四位(4bits)的数据。通常使用施加给存储单元不同的编程电压，将存储单元编程到不同的阈值电压，以实现不同的数据格式表达。例如，对于MLC技术来说具有四种不同的数据格式，包括11、10、01和00，则需要将存储单元的阈值电压编程到四种不同的状态。编程到存储单元中的数据和阈值电压之间的具体关系取决于针对该存储单元采用的数据编码方案。同理，TLC和QLC技术分别具有8个和16个不同的阈值电压状态。图1中横轴表示不同阈值电压状态，纵轴表示对应于不同阈值电压状态的存储单元的数量。每一个阈值电压状态为一个电压范围，并且在这个电压范围内的存储单元数量呈正态分布。
对于单值存储技术SLC(Single-Level Cell)来说，一个存储单元可用于存储两个阈值电压状态的电荷，并可对应于该两个阈值电压状态对该存储器进行编程或擦除。例如，阈值电压状态为1时表示对该存储器进行擦除操作，为0时表示对该存储器进行编程操作。对于多值存储技术来说，情况就变得复杂了。例如对于MLC技术来说，阈值电压状态为11时对应于擦除，10、01和00则对应于编程。同理，对于TLC技术来说，阈值电压状态为111时对应于擦除，其他则对应于编程。对于QLC技术来说，阈值电压状态为1111时对应于擦除，其他则对应于编程。
在对非易失性存储器执行每次擦除和编程操作之后往往都包括验证的步骤，如图1中的每一个阈值电压状态分布后的直线即表示用于该次擦除和/或编程验证的脉冲。因此，在一个存储器里存放的数据位数越多，对该存储器进行编程和验证的过程会花费更多的时间。
发明内容
本发明所要解决的技术问题是提供一种非易失性存储器及其编程方法，可以减少对该非易失性存储器进行编程验证的次数，从而缩短整体编程时间，提高芯片写入速度。
本发明为解决上述技术问题而采用的技术方案是一种非易失性存储器，包括存储单元阵列和控制器。存储单元阵列包括多个存储单元。控制器配置为：对所述多个存储单元施加第一验证信号，且根据所述多个存储单元的阈值电压分布将所述多个存储单元划分为多个子集，其中所述阈值电压分布包括第一区域和第二区域，所述多个存储单元包括位于所述第一区域的第一子集和位于所述第二区域的第二子集；以及对所述多个存储单元的第一子集施加第一编程信号，且对所述多个存储单元的第二子集进行编程抑制，使所述第一子集的至少一部分分布到所述第二区域。
在本发明的一实施例中，所述控制器还配置为：对所述多个存储单元施加第二验证信号，且根据所述多个存储单元在所述第二区域的阈值电压分布将所述多个存储单元划分为多个子集，其中所述第二区域的阈值电压分布包括第三区域和第四区域，所述多个存储单元包括位于所述第三区域的第三子集和位于所述第四区域的第四子集；以及对所述多个存储单元的第三子集施加第二编程信号，且对所述多个存储单元的第四子集进行编程抑制，使所述第三子集的至少一部分分布到所述第四区域。
在本发明的一实施例中，所述多个存储单元具有多个编程态，所述控制器配置为在所述多个存储单元的第一个编程态编程验证之前施加所述第一验证信号和第一编程信号。
在本发明的一实施例中，所述多个存储单元具有多个编程态，所述控制器配置为在所述多个存储单元的第一个编程态编程验证之前施加所述第二验证信号和第二编程信号。
在本发明的一实施例中，所述第一区域和第二区域关于所述阈值电压分布的对称轴对称分布。
在本发明的一实施例中，所述第三区域和第四区域关于所述第二区域的阈值电压分布的对称轴对称分布。
本发明还提出一种非易失性存储器的编程方法，所述非易失性存储器包括存储单元阵列，所述存储单元阵列包括多个存储单元，所述方法包括以下步骤：对所述多个存储单元施加第一验证信号，且根据所述多个存储单元的阈值电压分布将所述多个存储单元划分为多个子集，其中所述阈值电压分布包括第一区域和第二区域，所述多个存储单元包括位于所述第一区域的第一子集和位于所述第二区域的第二子集；以及对所述多个存储单元的第一子集施加第一编程信号，且对所述多个存储单元的第二子集进行编程抑制，使所述第一子集的至少一部分分布到所述第二区域。
在本发明的一实施例中，上述方法还包括：对所述多个存储单元施加第二验证信号，且根据所述多个存储单元在所述第二区域的阈值电压分布将所述多个存储单元划分为多个子集，其中所述第二区域的阈值电压分布包括第三区域和第四区域，所述多个存储单元包括位于所述第三区域的第三子集和位于所述第四区域的第四子集；以及对所述多个存储单元的第三子集施加第二编程信号，且对所述多个存储单元的第四子集进行编程抑制，使所述第三子集的至少一部分分布到所述第四区域。
在本发明的一实施例中，所述多个存储单元具有多个编程态，其中在所述多个存储单元的第一个编程态编程验证之前施加所述第一编程信号。
在本发明的一实施例中，所述多个存储单元具有多个编程态，其中在所述多个存储单元的第一个编程态编程验证之前施加所述第二编程信号。
在本发明的一实施例中，所述第一区域和第二区域关于所述阈值电压分布的对称轴对称分布。
在本发明的一实施例中，所述第三区域和第四区域关于所述第二区域的阈值电压分布的对称轴对称分布。
本发明由于采用以上技术方案，在对非易失性存储器进行第一次编程验证之前，缩短阈值电压分布的宽度，从而减少整体编程验证的次数，进一步地缩短整个编程时间，提高芯片写入速度。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1是多值存储技术的编程原理示意图；
图2是根据本发明一实施例的非易失性存储器的功能框图；
图3是一种可作为本发明实施例的存储单元阵列的三维存储器的电路示意图；
图4A是ISPP方法中脉冲步进的示意图；
图4B是存储单元在进行编程验证前后的阈值电压分布的宽度变化示意图；
图5A是根据本发明一实施例的非易失性存储器中的编程脉冲示意图；
图5B是根据本发明一实施例的非易失性存储器中存储单元阈值电压分布的变化示意图；
图6是根据本发明一实施例的非易失性存储器的编程方法。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
应当理解，当一个部件被称为“在另一个部件上”、“连接到另一个部件”、“耦合于另一个部件”或“接触另一个部件”时，它可以直接在该另一个部件之上、连接于或耦合于、或接触该另一个部件，或者可以存在插入部件。相比之下，当一个部件被称为“直接在另一个部件上”、“直接连接于”、“直接耦合于”或“直接接触”另一个部件时，不存在插入部件。同样的，当第一个部件被称为“电接触”或“电耦合于”第二个部件，在该第一部件和该第二部件之间存在允许电流流动的电路径。该电路径可以包括电容器、耦合的电感器和/或允许电流流动的其它部件，甚至在导电部件之间没有直接接触。
图2是根据本发明一实施例的非易失性存储器的功能框图。参考图2所示，该非易失性存储器包括存储单元阵列21和控制器22。该存储单元阵列21包括多个存储单元，该存储单元可以是闪存存储单元，如2D NAND闪存、3D NAND闪存和NOR型闪存存储单元。在一些实施例中，该存储单元还可以包括ReRAM存储器、磁阻式随机存储器(如MRAM)和相变存储器(如PCRAM)等。
在本实施例中，存储单元阵列21中包括的每个存储单元可以是其中存储1位数据的单极存储单元SLC，或者是其中可以存储2位或更多位数据的多级存储单元(MLC)，如MLC、TLC和QLC等，或者是单极存储单元和多级存储单元的任意组合。
在本实施例中，存储单元阵列21中的存储单元可以连接到字线WL和位线BL。同时，存储单元阵列21还可以连接到其他的选择线如串选择线SSL、地选择线GSL等。具体地，存储单元阵列21可以经由字线WL或者选择线(SSL和/或GSL)连接到字线解码器25，并进一步地的连接到电压发生器26。存储单元阵列21可以经由位线BL连接到位线解码器23，并进一步地的连接到输入输出(I/O)电路24。控制器22分别与位线解码器23、I/O电路24、字线解码器25和电压发生器26相连接。
当需要对某一个或多个存储单元进行擦除、编程、读写或验证操作时，控制器22可以将该一个或多个存储单元的地址发送到位线解码器23和字线解码器25，再经由位线解码器23通过位线BL寻址，以及经由字线解码器25通过字线WL寻址。
在一些实施例中，位线解码器23和字线解码器25的功能可以由一个统一的地址解码器来实现。该地址解码器还可包括地址缓冲器等组件。
I/O电路24一方面可以从控制器22和/或外部接收数据并将所接收的数据存储到存储单元阵列21中以进行写操作，另一方面可以从存储单元阵列21中读取数据并将所读取的数据输出到控制器22和/或外部以进行读操作。
电压发生器26可以响应于来自控制器22的控制信号，生成用于对存储单元阵列21执行擦除、编程、读写和验证等操作的各种电压。具体地，电压发生器26可以生成字线电压，例如编程电压(或写入电压)、编程抑制电压、读取电压和验证电压等。电压发生器26可以生成位线电压，例如位线强制电压或禁止电压。
控制器22可以输出控制信号到位线解码器23、I/O电路24、字线解码器25和电压发生器26。例如，控制器22可以输出电压控制信号到电压发生器26，将字线地址输出到字线解码器25，将位线地址输出到位线解码器23，将写数据输出到I/O电路24并且从I/O电路24接收读出的数据。
在一些实施例中，控制器22控制位线解码器23选择某些位线BL，并控制字线解码器25选择某些位线WL，通过电压发生器26对这些位线BL和字线WL施加一定的电压。例如，在读取操作期间，可以将读取电压施加到所选的字线WL，并将读取禁止电压施加到未选择的字线WL。在编程操作期间，可以将编程电压和验证电压施加到所选的字线WL，并将编程抑制电压施加到未选择的字线WL。
本发明实施例的控制器22还可以包括处理器、I/O接口等组件。控制器22对位线解码器23、I/O电路24、字线解码器25和电压发生器26的控制逻辑并不限于上述内容。该控制器22还可以实现其他任何本领域技术人员可以理解的用于非易失性存储器的逻辑控制功能。
在一些实施例中，控制器22可以基于软件来指示存储单元阵列21执行所需的存储器操作。
存储单元阵列21可以包括若干个存储器块BLK1到BLKi。存储器块BLK1到BLKi可以包括包含单级存储单元(SLC)单元块、包含多级存储单元(MLC)的多级单元块、包含TLC的三级单元块和包含QLC的四级单元块中的至少一个。存储单元阵列21中包括的存储器块BLK1到BLKi中的某些可以是单极单元块，且其他的可以是多级单元块、三级单元块或司机单元块等。
在一些实施例中，存储器块BLK1到BLKi中的每一个可以具有3D结构(或垂直结构)，也可以具有2D结构(平面结构)。
图3是一种可用于本发明实施例的存储器块的电路示意图。参考图3所示，存储器块可以是具有水平结构的NAND闪存存储器。其中MC表示一个存储单元。该存储器块可以包括串联连接到存储单元MC的d个串STR，其中d是大于等于2的整数。每个串STR可以包括分别连接到串联连接的存储单元MC的两端的串选择晶体管SST和地选择晶体管GST。CSL为公共源极线。串STR的数量、字线WL的数量和位线BL的数量可以根据实施例改变。
包括具有图3所示的结构的存储器块的NAND闪存存储器可以以存储器块为单位执行擦除操作和以与字线WL1到WL8中的每一个对应的页PAGE为单位执行编程操作。例如，当存储器单元MC是单极存储单元时，字线WL1到WL8中的每一个可以对应于一个页PAGE。在其他的实施例中，当存储器单元MC是多级存储单元时，字线WL1到WL8中的每一个可以对应于多个页PAGE。
目前用于非易失性存储器的编程脉冲方式是增量步进脉冲编程(IncrementalStep Pulse Programming,ISPP)。图4A是ISPP方法中脉冲步进的示意图。参考图4A所示，编程脉冲41的电压幅度按照一定的步进(ISPP_step)逐渐增加。在每一个编程脉冲41之后具有一个编程验证脉冲42以用于编程验证(Program verify)。该编程验证脉冲42相当于一个读取脉冲，用于读取相应存储单元的电压值，验证其是否达到了所要求的阈值电压。
理想情况下，对于多值存储状态所需要的总的编程验证次数N_verify可以粗略的估算为：
N_verify＝(N_state–1)*Dis_width/(ISPP_step*ISPP_slope) (1)
其中，N_state为多值存储的阈值电压状态数。对于MLC，N_state＝4；对于TLC，N_state＝8；对于QLC，N_state＝16。Dis_width为进行编程验证之前存储单元在阈值电压范围内分布的宽度。ISPP_step为编程脉冲电压的步进幅度。ISPP_slope为单位编程电压下存储单元阈值电压的漂移量。
由该估算公式(1)可知，编程验证的次数N_verify和阈值电压状态数N_state、阈值电压分布的宽度Dis_width成正比。本发明的一个实施例在第一次进行编程验证之前，缩短阈值电压分布的宽度Dis_width来减少整体编程验证的次数N_verify，从而缩短整个编程时间，提高芯片写入速度。
图4B是存储单元在进行编程验证前后的阈值电压分布的宽度变化示意图。参考图4B所示，其中横轴为阈值电压，纵轴为存储单元的个数。左图表示进行编程验证之前，存储单元的阈值电压分布，其宽度为Dis_width。其中右图表示通过编程验证的存储单元的阈值电压分布，其宽度比编程验证之前窄。
对存储单元进行编程验证的过程相当于读取该存储单元的阈值电压值，将该阈值电压与目标阈值电压进行比较。如果该阈值电压值已经达到目标阈值电压，则验证通过，在后续过程中，该存储单元将被设置为编程抑制状态；如果该阈值电压值没有达到目标阈值电压，则验证没有通过，在下一个编程脉冲继续对其编程，直至该存储单元通过编程验证。
下面以MLC为例说明对非易失性存储器进行编程操作的过程中，存储单元的状态变化过程。对于MLC类型的存储器来说，每个存储单元里可以存放四种不同的数据，分别设为D00、D01、D10和D11，该四种数据所对应的阈值电压分别为Vp00、Vp01、Vp10和Vp11。在对非易失性存储器进行擦除、编程、读和验证等操作时，每一个存储单元相应的处于某一种阈值态，该阈值态可以包括擦除态、编程态等。对于MLC来说，存储单元具有四种阈值态，其中包括一个擦除态和三个编程态。在初始进行擦除操作时，控制器22控制电压发生器26、位线解码器23和字线解码器25，使所选择的该个或该多个存储单元上的阈值电压为Vp00，也就是说其所对应的数据例如为D00，表示该个或多个存储单元处于擦除态。在完成擦除操作之后，控制器22向存储单元施加一个或多个编程脉冲，使其上的阈值电压达到相应的目标阈值电压。
例如，参考图4A所示，控制器22向存储单元施加第一编程脉冲411，随后施加一个编程验证脉冲421，用以读取相应存储单元的阈值电压，验证其是否达到了所要求的阈值电压(如Vp01)。对于未达到所要求的阈值电压的存储单元，控制器22随后施加第二编程脉冲412。参考图4A所示，该第二编程脉冲412电压幅值高于第一编程脉冲411电压幅值。控制器22控制电压发生器26提高输出电压，使得第二编程脉冲412能将存储单元编程到更高的阈值的电压。对于已达到所要求的阈值电压的存储单元，控制器22则施加编程抑制脉冲。在完成前述编程操作之后，控制器22给出第二编程验证脉冲422，用以读取相应存储单元的阈值电压，验证其是否达到了所要求的阈值电压Vp01。以此类推，控制器22施加第三编程脉冲413、第三验证脉冲423、第四编程脉冲414、第四验证脉冲424等，直到完成第一个阈值态的编程。其他阈值态的编程过程是类似的。
相应地，对于TLC存储单元来说，存储单元具有8个阈值态，其中包括一个擦除态和7个编程态。控制器22可以首先擦除所选择的一个、多个或全部存储单元。然后，使用编程过程对所选择的存储单元从擦除态直接或间接的编程到其余的任意7种编程态。对于QLC存储单元来说，存储单元具有16个阈值态，其中包括一个擦除态和15个编程态。控制器22可以首先擦除所选择的一个、多个或全部存储单元。然后，使用编程过程对所选择的存储单元从擦除态直接或间接的编程到其余的任意15种编程态。
对于非易失性存储器来说，为了提高存储容量，多值存储技术逐渐成为行业趋势，多值存储的阈值电压状态数越多，所需要的编程验证的次数也就越多，编程验证所花费的时间占整个编程过程总时间的比重也越大。如果可以将编程验证的时间缩短，则可以大大的节省存储器的编程时间，提升存储器的写入速度。
在本发明一实施例的非易失性存储器中，控制器22配置为对所述多个存储单元施加第一验证信号V1，验证信号可以获取多个存储单元的阈值电压分布。控制器22进一步根据多个存储单元的阈值电压分布将该多个存储单元划分为多个子集。该阈值电压分布包括第一区域和第二区域。该多个存储单元包括位于第一区域的第一子集C1和位于第二区域的第二子集C2。控制器22还配置为对该多个存储单元的第一子集C1施加第一编程信号Vp1，且对该多个存储单元的第二子集C2进行编程抑制，使第一子集C1的至少一部分分布到第二区域。
在本发明的实施例中，多个存储单元可以是存储单元阵列的部分或全部存储单元。第一区域的阈值电压分布低于第二区域的阈值电压分布。第一区域和第二区域通常是没有交集的。第一区域和第二区域之和可以是阈值电压分布的一部分，也可以是阈值电压分布的全部。第一区域和第二区域的面积可以相等，也可以不相等。在对第一子集C1施加第一编程信号Vp1时，第一子集C1可以有一部分或全部存储单元的阈值电压升高，从而分布到第二区域。在一些实施例中，允许第一子集C1中的部分存储单元的阈值电压未升高到分布于第二区域。
在一些实施例中，控制器22在该多个存储单元的第一个编程态的编程验证之前施加该第一验证信号V1和第一编程信号Vp1。
图5A是根据本发明一实施例的非易失性存储器中的编程脉冲示意图。图5B是根据本发明一实施例的非易失性存储器中存储单元阈值电压分布的变化示意图。
参考图5A所示，在本实施例中，对于所选定的存储单元来说，假设其第一个编程态所对应的编程脉冲为第一编程脉冲511。在第一编程脉冲511之后包括第一编程验证脉冲521。在第一编程验证脉冲521之后依次为第二编程脉冲512、第二编程验证脉冲522、第三编程脉冲513、第三编程验证脉冲523等。在第一编程脉冲511时刻和第一编程验证脉冲521时刻之间，控制器22对所选定的存储单元的第一子集C1依次施加第一验证信号V1和第一编程信号Vp1。如图5A所示，该第一编程信号Vp1的幅度高于第一编程脉冲511的幅度。
需要说明的是，图5A所示仅为示意，本发明对于编程脉冲、编程验证脉冲以及编程信号的具体幅值不做限制。在实际应用中，这些幅值根据所使用的存储单元类型、工艺水平等各有不同。在图5A所示的实施例中，编程脉冲的幅度依次增加，不同的编程脉冲对应于不同的数据。
对于某些存储单元来说，如磁阻式存储器，编程信号是作为电流单位施加的，因此在图5A所示图中，该编程脉冲可以相应的表征电流的幅度。进一步要说明的是，本说明书中所提到“脉冲”不限定是矩形脉冲，而是可以包括声音、电流、电压、光或其他波的(连续或不连续的)震动或突发。在本发明实施例的示例中，编程信号是以电压形式为例说明。
参考图5B所示，对于该阈值分布图来说，横轴为电压值，纵轴为存储器的数量。需要说明的是，图5B所示的阈值电压分布图仅为示意图，实际中的阈值电压分布图呈正态分布的形态。对于所选定的多个存储单元来说，假设其初始的阈值电压分布如图5B中Step1所示。Step1的阈值电压分布图对应于图5A中第一编程脉冲511执行之后该多个存储单元的阈值电压分布。通过施加第一验证信号V1可以获得Step1的阈值电压。将Step1的阈值电压分布分为两部分，包括第一区域501和第二区域502。其中，第一区域501的阈值电压低于第二区域502的阈值电压。阈值电压落入第一区域501的存储单元的集合为第一子集C1，阈值电压落入第二区域502的存储单元的集合为第二子集C2。
如图5B中Step2所示，在第一编程脉冲511时刻和第一编程验证脉冲521时刻之间，控制器22对第一子集C1的存储单元施加第一编程信号Vp1，并且对第二子集C2的存储单元进行编程抑制。该第一编程信号Vp1使第一子集C1中的至少一部分存储单元的电压值升高，并落入第二区域502中。通过本步骤，可以使该多个存储单元的阈值电压分布宽度缩短。在优选的实施例中，该第一编程信号Vp1使第一子集C1中的全部存储单元的电压值都升高并全部落入第二区域502中，则可以使该多个存储单元的阈值电压分布宽度缩短到原来的一半。在本发明的实施例中，对第一子集C1中的至少一部分存储单元的数量没有限制，该第一子集C1中的至少一部分存储单元的数量可以少于第一子集C1中存储单元总数的一半。
本发明的实施例通过在第一次编程验证之前缩短存储单元的阈值电压分布宽度，按照公式(1)，使得其后进行的编程验证次数减小，从而可以从整体上缩短对非易失性存储器编程的时间。
图5B中Step1所示的第一区域501和第二区域502是以该阈值电压分布的对称轴为对称分布的。在其他的实施例中，第一区域501和第二区域502可以是不以该阈值电压分布的对称轴为对称分布的。
在本发明另一实施例的非易失性存储器中，控制器22配置为对多个存储单元施加第二验证信号V2以获得阈值电压分布。并且控制器22根据多个存储单元在第二区域502的阈值电压分布将该多个存储单元划分为多个子集。该第二区域502的阈值电压分布包括第三区域503和第四区域504，该多个存储单元包括位于第三区域503的第三子集C3和位于第四区域504的第四子集C4；以及对该多个存储单元的第三子集C3施加第二编程信号Vp2，且对该多个存储单元的第四子集C4进行编程抑制，使第三子集C3的至少一部分分布到第四区域504。
在本发明的实施例中，多个存储单元可以是存储单元阵列的部分或全部存储单元。第三区域的阈值电压分布低于第四区域的阈值电压分布。第三区域和第四区域通常是没有交集的。第三区域和第四区域之和可以是阈值电压分布的一部分，也可以是阈值电压分布的全部。第三区域和第四区域的面积可以相等，也可以不相等。在对第三子集C3施加第二编程信号Vp2时，第三子集C1可以有一部分或全部存储单元的阈值电压升高，从而分布到第四区域。在一些实施例中，允许第三子集C3中的部分存储单元的阈值电压未升高到分布于第四区域。
在此实施例中，参考图5A所示，在第一编程信号Vp1时刻之后和第一编程验证脉冲521时刻之前还具有一第二编程信号Vp2。如图5A所示，该第二编程信号Vp2的幅度高于第一编程信号Vp1的幅度，并小于第二编程脉冲512的幅度。
参考图5B中Step2所示，在优选的实施例中，该多个存储单元的阈值电压分布都落入了第二区域502中。将Step2中的阈值电压分布再分为两部分，包括第三区域503和第四区域504。其中，第三区域503的阈值电压低于第四区域504的阈值电压。阈值电压落入第三区域503的存储单元的集合为第三子集C3，阈值电压落入第四区域504的存储单元的集合为第四子集C4。
如图5B中Step3所示，在第一编程信号Vp1时刻之后，控制器22对第三子集C3的存储单元施加第二编程信号Vp2，并对第四子集C4的存储单元进行编程抑制。该第二编程信号Vp2使第三子集C3中的至少一部分存储单元的电压值升高，并落入第四区域504中。通过本步骤，可以进一步的缩短存储单元的阈值电压分布的宽度。在优选的实施例中，该第二编程信号Vp2使第三子集C3中的全部存储单元的电压值都升高并全部落入第四区域504中，则可以使该多个存储单元的阈值电压分布宽度缩短到原来的四分之一。在本发明的实施例中，对第三子集C3中的至少一部分存储单元的数量没有限制，该第三子集C3中的至少一部分存储单元的数量可以少于第三子集C3中存储单元总数的一半。
图5B中Step3所示的第三区域503和第四区域504是以该阈值电压分布的对称轴为对称分布的。在其他的实施例中，第三区域503和第四区域504可以是不以该阈值电压分布的对称轴为对称分布的。
本发明的实施例通过在第一个编程态之后施加第一验证信号V1和第一编程信号Vp1，以及第二验证信号V2和第二编程信号Vp2来缩短存储单元的阈值电压分布，从而减少了整体编程的验证次数。在本发明的其他实施例，施加的编程信号次数可以少于2次或者多于2次。
图6是根据本发明一实施例的非易失性存储器的编程方法。参考图5A、5B和图6所示，该编程方法包括以下步骤：
步骤610，对多个存储单元施加第一验证信号V1，且根据多个存储单元的阈值电压分布将多个存储单元划分为多个子集。
在此，该阈值电压分布包括第一区域501和第二区域502，多个存储单元包括位于第一区域501的第一子集C1和位于第二区域502的第二子集C2。其中，第一区域501的阈值电压低于第二区域502的阈值电压。
步骤620，对多个存储单元的第一子集C1施加第一编程信号Vp1，且对多个存储单元的第二子集C2进行编程抑制，使第一子集C1的至少一部分分布到第二区域502。
在优选的实施例中，该第一编程信号Vp1使第一子集C1中的全部存储单元的电压值都升高并全部落入第二区域502中，则可以使该多个存储单元的阈值电压分布宽度缩短到原来的一半。在本发明的实施例中，对第一子集C1中的至少一部分存储单元的数量没有限制，该第一子集C1中的至少一部分存储单元的数量可以少于第一子集C1中存储单元总数的一半。
步骤630，对多个存储单元施加第二验证信号V2，且根据多个存储单元在第二区域502的阈值电压分布将多个存储单元划分为多个子集。
其中第二区域502的阈值电压分布包括第三区域503和第四区域504，多个存储单元包括位于第三区域503的第三子集C3和位于第四区域504的第四子集C4。其中，第三区域503的阈值电压低于第四区域504的阈值电压。
步骤640，对多个存储单元的第三子集C3施加第二编程信号Vp2，且对多个存储单元的第四子集C4进行编程抑制，使第三子集C3的至少一部分分布到第四区域504。
在优选的实施例中，该第二编程信号Vp2使第三子集C3中的全部存储单元的电压值都升高并全部落入第四区域504中，则可以使该多个存储单元的阈值电压分布宽度缩短到原来的四分之一。在本发明的实施例中，对第三子集C3中的至少一部分存储单元的数量没有限制，该第三子集C3中的至少一部分存储单元的数量可以少于第三子集C3中存储单元总数的一半。
在实际应用中，本实施例的存储单元的阈值电压分布在第一次编程验证之前被缩短后，在后面的编程过程中，存储单元的阈值电压分布会因为编程速度变化等因素而产生不同程度的展宽，因此，整个存储单元的编程验证次数并不能缩短到理论值。不过，从整体角度来看，相比于未采用本发明实施例的存储单元及其编程方法来说，本发明的存储器的编程验证次数明显减少。
在其他的实施例中，可以按照图5A和图5B所示继续利用第3、4、…、N次编程信号Vp3、Vp4、…、VpN来缩短存储单元的阈值电压分布，理论上可以将存储单元的阈值电压分布宽度缩短到原始宽度的1/2N。
在此使用了流程图用来说明根据本发明的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。
虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。

Claims (12)

1.一种非易失性存储器，包括：
存储单元阵列，包括多个存储单元；
控制器，配置为：
对所述多个存储单元施加第一验证信号，且根据所述多个存储单元的阈值电压分布将所述多个存储单元划分为多个子集，其中所述阈值电压分布包括第一区域和第二区域，所述多个存储单元包括位于所述第一区域的第一子集和位于所述第二区域的第二子集；以及
对所述多个存储单元的第一子集施加第一编程信号，且对所述多个存储单元的第二子集进行编程抑制，使所述第一子集的至少一部分分布到所述第二区域。
2.如权利要求1所述的非易失性存储器，其特征在于，所述控制器还配置为：
对所述多个存储单元施加第二验证信号，且根据所述多个存储单元在所述第二区域的阈值电压分布将所述多个存储单元划分为多个子集，其中所述第二区域的阈值电压分布包括第三区域和第四区域，所述多个存储单元包括位于所述第三区域的第三子集和位于所述第四区域的第四子集；以及
对所述多个存储单元的第三子集施加第二编程信号，且对所述多个存储单元的第四子集进行编程抑制，使所述第三子集的至少一部分分布到所述第四区域。
3.如权利要求1所述的非易失性存储器，其特征在于，所述多个存储单元具有多个编程态，所述控制器配置为在所述多个存储单元的第一个编程态编程验证之前施加所述第一验证信号和第一编程信号。
4.如权利要求2所述的非易失性存储器，其特征在于，所述多个存储单元具有多个编程态，所述控制器配置为在所述多个存储单元的第一个编程态编程验证之前施加所述第二验证信号和第二编程信号。
5.如权利要求1所述的非易失性存储器，其特征在于，所述第一区域和第二区域关于所述阈值电压分布的对称轴对称分布。
6.如权利要求2所述的非易失性存储器，其特征在于，所述第三区域和第四区域关于所述第二区域的阈值电压分布的对称轴对称分布。
7.一种非易失性存储器的编程方法，所述非易失性存储器包括存储单元阵列，所述存储单元阵列包括多个存储单元，所述方法包括以下步骤：
对所述多个存储单元施加第一验证信号，且根据所述多个存储单元的阈值电压分布将所述多个存储单元划分为多个子集，其中所述阈值电压分布包括第一区域和第二区域，所述多个存储单元包括位于所述第一区域的第一子集和位于所述第二区域的第二子集；以及
对所述多个存储单元的第一子集施加第一编程信号，且对所述多个存储单元的第二子集进行编程抑制，使所述第一子集的至少一部分分布到所述第二区域。
8.如权利要求7所述的方法，其特征在于，还包括：
对所述多个存储单元施加第二验证信号，且根据所述多个存储单元在所述第二区域的阈值电压分布将所述多个存储单元划分为多个子集，其中所述第二区域的阈值电压分布包括第三区域和第四区域，所述多个存储单元包括位于所述第三区域的第三子集和位于所述第四区域的第四子集；以及
对所述多个存储单元的第三子集施加第二编程信号，且对所述多个存储单元的第四子集进行编程抑制，使所述第三子集的至少一部分分布到所述第四区域。
9.如权利要求7所述的方法，其特征在于，所述多个存储单元具有多个编程态，其中在所述多个存储单元的第一个编程态编程验证之前施加所述第一编程信号。
10.如权利要求8所述的方法，其特征在于，所述多个存储单元具有多个编程态，其中在所述多个存储单元的第一个编程态编程验证之前施加所述第二编程信号。
11.如权利要求7所述的方法，其特征在于，所述第一区域和第二区域关于所述阈值电压分布的对称轴对称分布。
12.如权利要求8所述的方法，其特征在于，所述第三区域和第四区域关于所述第二区域的阈值电压分布的对称轴对称分布。
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