JP2021140834A - 半導体記憶装置および読出し方法 - Google Patents

Abstract

【課題】 多数のＷ／Ｅサイクル後のソースサイド効果によって引き起こされる故障を低減させることができる半導体記憶装置を提供する。【解決手段】 本発明のＮＡＮＤ型フラッシュメモリの読出し方法は、ＮＡＮＤストリングの各メモリセルに接続された複数のワード線を、ＷＬ０〜ＷＬｉ−１のグループ１、ワード線ＷＬｉ〜ＷＬｊのグループ２、・・・、ワード線ＷＬｊ＋１〜ＷＬｋ−１のグループｙ、ワード線ＷＬｋ〜ＷＬｎのグループｘに分離し、各グループに対応する各読出し電圧Ｖｒｅａｄ１、Ｖｒｅａｄ２、・・・、Ｖｒｅａｄｙ、Ｖｒｅａｄｖがビット線側に向かうにつれて大きくなる関係を予め設定し、この設定に従い選択ワード線に読出し電圧を印加する。【選択図】 図６

Description

本発明は、ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置に関し、特にその読出し方法に関する。

ＮＡＮＤ型フラッシュメモリは、ページ単位で読出しやプログラムを行い、またブロック単位で消去を行う。こうしたＮＡＮＤ型フラッシュメモリに関して、例えば、特許文献１は、データ書き換えの繰り返しによるゲート酸化膜の劣化を抑制し、データ書き換え回数を増やすことが可能な消去方法を開示し、特許文献２は、しきい値分布幅の狭帯化を図ることができるプログラム方法を開示する。

特許第５９５２３６６号公報 特許第５９９２９８３号公報

ＮＡＮＤ型フラッシュメモリにおいて、１つのＮＡＮＤストリングは、図１に示すように、直列に接続された複数のメモリセルと、ビット線ＢＬに接続されたビット線側選択トランジスタと、ソース線ＳＬに接続されたソース線側選択トランジスタとを有する。メモリセルの各々は、ワード線ＷＬｉ（ｉ＝０，１，２，…，ｎ）に接続される。ここでは、便宜上、ワード線ＷＬｉに接続されたメモリセルをメモリセルｉと称する。また、ＮＡＮＤストリングは、ビット線側選択トランジスタまたはソース線側選択トランジスタに隣接してダミーメモリセルを含むものがあるが、図１には、簡略化のためダミーメモリセルを示していない。

データ「０」を記憶するメモリセルの閾値Ｖｔは、データ「１」を記憶するメモリセルの閾値Ｖｔより高く、かつ正の値である。図２は、読出し動作において、ワード線ＷＬｎに接続されたメモリセルｎが読出しのために選択されたときの各ワード線へのバイアス電圧の例を示している。読出しのために選択されるワード線を選択ワード線、それ以外のワード線を非選択ワード線とする。選択ワード線ＷＬｎに読出し電圧Ｖｒｅａｄが印加され、他の非選択ワード線に読出しパス電圧Ｖｐａｓｓｒが印加され、ビット線側選択トランジスタおよびソース線側選択トランジスタのゲートＳＧＤには、トランジスタを導通させるための或る正の電圧が印加される。また、ビット線ＢＬには、ソース線ＳＬに印加されるバイアスよりも大きい正のバイアス電圧が印加される。読出しパス電圧Ｖｐａｓｓｒは、非選択メモリセルを導通させるため、データ「０」の閾値Ｖｔよりも高い。

各メモリセルのチャンネル抵抗は、概ねワード線ＷＬのバイアス電圧−閾値Ｖｔの大きさが大きい程下がる。データ「０」のメモリセルの閾値Ｖｔは、データ「１」のメモリセルの閾値Ｖｔよりも大きいので、データ「０」のメモリセルのチャンネル抵抗は、データ「１」のメモリセルのチャンネル抵抗よりも大きい。

読み出されるメモリセルの閾値Ｖｔは、読出し電圧Ｖｒｅａｄの大きさにより定義され、ＮＡＮＤストリングの電流が重要な値を持つ。データ「０」のメモリセルは、ある値よりも大きな閾値Ｖｔを有し、データ「１」のメモリセルは、この値よりも小さいかまたは同じ閾値Ｖｔを有する。

読み出されるメモリセルの閾値Ｖｔは、ＮＡＮＤストリングの他のメモリセルのデータに強い依存性を有する。これは、“バックパターン効果”と呼ばれている。例えば、他のメモリセルの全てがデータ「１」の場合と比較して、他のメモリセルの全てがデータ「０」のとき、読み出されるメモリセルの閾値Ｖｔがより高くなる。つまり、他のメモリセルの全てがデータ「０」のときの全体のチャンネル抵抗は、他のメモリセルの全てのデータ「１」のときの全体のチャンネル抵抗よりも高く、他のメモリセルの全てがデータ「０」のときにＮＡＮＤストリングを流れる電流が他のメモリセルの全てがデータ「１」のときにＮＡＮＤストリングを流れる電流よりも小さくなり、結果としてページバッファ／センス回路において読み出されるメモリセルの閾値Ｖｔが高く見えてしまう。

また、メモリセルｉを読出すとき、特にメモリセルｉのＭＯＳＦＥＴのボディ効果により、メモリセル０とメモリセルｉ−１との間のデータは、メモリセルｉ＋１とメモリセルｎとの間のデータよりもメモリセルｉの閾値Ｖｔに大きな影響を有する。これは、“ソースサイド効果”と呼ばれる。ソースサイド効果は、たとえ全てのメモリセルのデータがＮＡＮＤストリングにおいて同じであったとしても、ソース線近傍のメモリセルの閾値Ｖｔよりもビット線ＢＬ近傍のメモリセルの閾値Ｖｔを高くシフトさせる。

図３（Ａ）および図３（Ｂ）は、メモリセル０とメモリセルｎ−１との間に異なるデータパターンを有するＮＡＮＤストリングを示している。データ「１」のメモリセルｎが読み出されるとき、バックパターン効果により、図３（Ａ）のメモリセル０からメモリセルｎ−１までのソース側のメモリセルの抵抗が図３（Ｂ）の抵抗よりも高くなるため、図３（Ａ）メモリセルｎの閾値Ｖｔは、図３（Ｂ）のメモリセルｎの閾値Ｖｔよりも高くなる。

概ね、メモリセルのチャンネル抵抗は、書込みおよび消去サイクル（以下、Ｗ／Ｅサイクルという）の繰り返しよってより大きくなる。それ故、多数のＷ／Ｅサイクル後の１つのＮＡＮＤストリングの全体の抵抗は、Ｗ／Ｅサイクルが少ないものよりも高くなる。Ｗ／Ｅサイクルによるチャンネル抵抗の増加により、図３（Ａ）のメモリセルｎの閾値Ｖｔは、Ｗ／Ｅサイクルの増加につれて高くなる。その結果、故障（ビット線側のメモリセルのデータ「１」がデータ「０」にシフトすること）が、多数のＷ／Ｅサイクル後にソースサイド効果によって発生し易くなる。

本発明は、このような従来の課題を解決し、多数のＷ／Ｅサイクル後のソースサイド効果によって引き起こされる故障を低減させることができる半導体記憶装置および読出し方法を提供することを目的とする。

本発明に係るＮＡＮＤ型フラッシュメモリの読出し方法は、選択ワード線に読出し電圧を印加するとき、当該読出し電圧をビット線側に向かうにつれて大きくなるように設定する。ある実施態様では、ＮＡＮＤストリングの各メモリセルに接続された複数のワード線を少なくとも３つのグループに分離し、各グループに対応する各読出し電圧がビット線側に向かうにつれて大きくなる関係を予め設定し、前記関係に基づき前記読出し電圧を決定する。

さらに本発明に係るＮＡＮＤ型フラッシュメモリの読出し方法は、選択ワード線に読出し電圧を印加し、非選択ワード線に読出しパス電圧を印加するとき、選択ワード線がビット線側に向かうにつれて読出しパス電圧が大きくなるように設定する。ある実施態様では、ＮＡＮＤストリングの各メモリセルに接続された複数のワード線を少なくとも２つのグループに分離し、各グループに選択ワード線がビット線側に向かうにつれて大きくなる読出しパス電圧との関係を予め設定し、前記関係に基づき前記読出しパス電圧を決定する。

さらに本発明に係るＮＡＮＤ型フラッシュメモリの読出し方法は、選択ワード線に読出し電圧を印加し、非選択ワード線に読出しパス電圧を印加するとき、前記選択ワード線からビット線側の非選択ワード線に印加される読出しパス電圧よりも前記選択ワード線からソース線側の非選択ワード線に印加される読出し電圧が大きくなるように前記読出しパス電圧が決定される。

さらに本発明に係るＮＡＮＤ型フラッシュメモリの読出し方法は、ＮＡＮＤストリングの各メモリセルに接続された複数のワード線を少なくとも３つのグループに分離し、各グループに対応する各読出し電圧がビット線側に向かうにつれて大きくなる第１の関係を予め設定し、かつＮＡＮＤストリングの各メモリセルに接続された複数のワード線を少なくとも２つのグループに分離し、各グループに選択ワード線がビット線側に向かうにつれて大きくなる読出しパス電圧との第２の関係を予め設定し、選択ワード線に読出し電圧を印加し、非選択ワード線に読出しパス電圧を印加するとき、前記第１の関係に基づき前記読出し電圧を決定し、前記第２の関係に基づき前記読出しパス電圧を決定する。

さらに本発明に係るＮＡＮＤ型フラッシュメモリの読出し方法は、ＮＡＮＤストリングの各メモリセルに接続された複数のワード線を少なくとも３つのグループに分離し、各グループに対応する各読出し電圧がビット線側に向かうにつれて大きくなる関係を予め設定し、選択ワード線に読出し電圧を印加し、非選択ワード線に読出しパス電圧を印加するとき、前記関係に基づき前記読出し電圧を決定し、前記読出しパス電圧は、前記選択ワード線からビット線側の非選択ワード線に印加される読出しパス電圧よりも前記選択ワード線からソース線側の非選択ワード線に印加される読出し電圧が大きくなるように決定される。

本発明に係る半導体記憶装置は、ＮＡＮＤストリングが形成されたＮＡＮＤ型のメモリセルアレイと、前記メモリセルアレイのページを読み出す読出し手段と、ＮＡＮＤストリングの各メモリセルに接続された複数のワード線を少なくとも３つのグループに分離し、各グループに対応する各読出し電圧がビット線側に向かうにつれて大きくなる関係を設定する設定手段とを有し、前記読出し手段は、前記設定手段に設定された関係に基づき選択ワード線に読出し電圧を印加する。

さらに本発明に係る半導体記憶装置は、ＮＡＮＤストリングが形成されたＮＡＮＤ型のメモリセルアレイと、前記メモリセルアレイのページを読み出す読出し手段と、ＮＡＮＤストリングの各メモリセルに接続された複数のワード線を少なくとも２つのグループに分離し、各グループに選択ワード線がビット線側に向かうにつれて大きくなる読出しパス電圧との関係を設定する設定手段とを有し、前記読出し手段は、前記設定手段に設定された関係に基づき非選択ワード線に読出しパス電圧を印加する。

さらに本発明に係る半導体記憶装置は、ＮＡＮＤストリングが形成されたＮＡＮＤ型のメモリセルアレイと、前記メモリセルアレイのページを読み出す読出し手段とを有し、前記読出し手段は、選択ワード線からビット線側の非選択ワード線に印加される読出しパス電圧よりも前記選択ワード線からソース線側の非選択ワード線に印加される読出し電圧が大きくなるように、非選択ワード線に読出しパス電圧を印加する。

さらに本発明に係る半導体記憶装置は、ＮＡＮＤストリングが形成されたＮＡＮＤ型のメモリセルアレイと、前記メモリセルアレイのページを読み出す読出し手段と、ＮＡＮＤストリングの各メモリセルに接続された複数のワード線を少なくとも３つのグループに分離し、各グループに対応する各読出し電圧がビット線側に向かうにつれて大きくなる第１の関係を設定し、かつＮＡＮＤストリングの各メモリセルに接続された複数のワード線を少なくとも２つのグループに分離し、各グループに選択ワード線がビット線側に向かうにつれて大きくなる読出しパス電圧との第２の関係を設定する設定手段とを有し、前記読出し手段は、前記設定手段に設定された前記第１の関係に基づき選択ワード線に読出し電圧を印加し、かつ前記第２の関係に基づき非選択ワード線に読出しパス電圧を印加する。

さらに本発明に係る半導体記憶装置は、ＮＡＮＤストリングが形成されたＮＡＮＤ型のメモリセルアレイと、前記メモリセルアレイのページを読み出す読出し手段と、ＮＡＮＤストリングの各メモリセルに接続された複数のワード線を少なくとも３つのグループに分離し、各グループに対応する各読出し電圧がビット線側に向かうにつれて大きくなる関係を設定する設定手段とを有し、前記読出し手段は、前記設定手段に設定された関係に基づき選択ワード線に読出し電圧を印加し、かつ、選択ワード線からビット線側の非選択ワード線に印加される読出しパス電圧よりも前記選択ワード線からソース線側の非選択ワード線に印加される読出し電圧が大きくなるように、非選択ワード線に読出しパス電圧を印加する。

本発明によれば、選択ワード線に印加する読出し電圧をビット線側に向かうにつれて大きくするようにしたので、ソースサイド効果によって引き起こされる故障（ビット線側のメモリセルのデータ「１」がデータ「０」にシフトすることおよびそれに伴う読み違い）を低減させることができる。
本発明によれば、選択ワード線がビット線側に向かうにつれて読出しパス電圧を大きくするようにしたので、ソースサイド効果によって引き起こされる故障（ビット線側のメモリセルのデータ「１」がデータ「０」にシフトすることおよびそれに伴う読み違い）を低減させることができる。
さらに本発明によれば、選択ワード線からビット線側の非選択ワード線に印加される読出しパス電圧よりも選択ワード線からソース線側の非選択ワード線に印加される読出し電圧が大きくなるように読出しパス電圧を印加するようにしたので、ソースサイド効果によって引き起こされる故障（ビット線側のメモリセルのデータ「１」がデータ「０」にシフトすることおよびそれに伴う読み違い）を低減させることができる。

ＮＡＮＤ型フラッシュメモリの１つのＮＡＮＤストリングの構成を示す図である。 読出し動作のときにＮＡＮＤストリングに印加されるバイアス電圧を例示する図である。 図３（Ａ）は、メモリセル０からメモリセルｎ−１がデータ「０」を有するＮＡＮＤストリングを例示し、図３（Ｂ）は、メモリセル０からメモリセルｎ−１がデータ「１」を有するＮＡＮＤストリングを例示する図である。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリの内部構成を示す図である。 本発明の実施例に係るＮＡＮＤフラッシュメモリの書込み動作と書込みベリファイを説明する図である。 本発明の第１の実施例による分離されたワード線のグループと読出し電圧との関係を示すテーブルである。 本発明の第２の実施例による分離されたワード線のグループと読出しパス電圧との関係を示すテーブルである。 本発明の第３の実施例による読出しパス電圧の印加例を説明する図である。

本発明に係る半導体記憶装置は、ＮＡＮＤ型フラッシュメモリまたはそのようなフラッシュメモリを埋め込むマイクロコントローラ、マイクロプロセッサ、ロジック等において実施される。

次に、本発明の実施例に係るＮＡＮＤ型フラッシュメモリの内部構成を図４に示す。フラッシュメモリ１００は、複数のメモリセルが行列状に配列されたメモリセルアレイ１１０と、外部入出力端子Ｉ／Ｏに接続された入出力バッファ１２０と、入出力バッファ１２０からアドレスデータを受け取るアドレスレジスタ１３０と、入出力バッファ１２０からコマンドデータ等を受け取り、各部を制御するコントローラ１４０と、アドレスレジスタ１３０から行アドレス情報Ａｘを受け取り、行アドレス情報Ａｘをデコードし、デコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路１５０と、ワード線選択回路１５０によって選択されたページから読み出されたデータを保持したり、選択されたページにプログラムすべき入力データを保持するページバッファ／センス回路１６０と、アドレスレジスタ１３０から列アドレス情報Ａｙを受け取り、列アドレス情報Ａｙをデコードし、当該デコード結果に基づきページバッファ／センス回路１６０内の列アドレスのデータを選択する列選択回路１７０と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、読出しパス電圧Vpassr、読出し電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路１８０とを含んで構成される。

メモリセルアレイ１１０は、複数のブロックを含み、各ブロック内に複数のＮＡＮＤストリングが形成される。ＮＡＮＤストリングは、基板上に２次元的に形成されるものであっても良いし、基板の主面から垂直方向に３次元的に形成されるものであってもよい。また、１つのメモリセルは、２値データまたは多値データを記憶することが可能である。

コントローラ１４０は、ハードウエアおよび／またはソフトウェアを用いて構成することができ、例えば、マイクロコンピュータ、ステートマシン、ロジック等を含むことができる。コントローラ１４０は、外部から入力されたコマンドおよび／または制御信号（アドレスラッチイネーブル信号やコマンドラッチイネーブル信号）に基づき読出し、書込み（プログラム）、消去動作等を制御する。

読出し動作では、選択ワード線に読出し電圧Ｖｒｅａｄを印加し、非選択ワード線に読出しパス電圧Ｖｐａｓｓｒを印加し、選択ゲート線ＳＧＤに正の電圧を印加し、ビット線側選択トランジスタおよびソース線側選択トランジスタを導通させ、ビット線に或る正の電圧を印加し、共通ソース線に例えば０Ｖを印加する。書込み（プログラム）動作では、選択ワード線に高電圧のプログラム電圧Ｖｐｒｏｇを印加し、非選択ワード線に中間のパス電圧Ｖｐａｓｓ−ｐｒｏｇを印加し、ビット線側選択トランジスタを導通させ、ソース線側選択トランジスタを非導通にし、「０」または「１」のデータに応じた電位をビット線に供給する。消去動作では、ブロック内の選択ワード線に或る電圧を印加し、Ｐウエルに高電圧の消去パルスを印加し、浮遊ゲートの電子を基板に引き抜くことでブロック単位の消去を行う。

次に、本実施例のＮＡＮＤ型フラッシュメモリの動作について説明する。本実施例による新規な読出し方法を説明する前に、前提となる読出し方法を前もって説明する。読出し動作には２つの種類がある。１つは、読出しコマンドに応じて実施される読出しであり、もう１つは、プログラムコマンドに応じて実施される書込み動作中のベリファイ読出しである。図５に、書込み動作時に選択ワード線と非選択ワード線に印加されるバイアス電圧を例示する。選択ワード線（書込みのために選択されるワード線）には、書込み時に高電圧パルスＶｐｒｏｇが印加され、当該パルスの印加後のベリファイ読出し時にベリファイ読出し電圧Ｖｖｅｒｉｆｙが印加され、非選択ワード線には、書込み時にプログラムのための中間電圧パルスＶｐａｓｓ-ｐｒｏｇが印加され、当該パルスの印加のベリファイ読出し時にベリファイ読出し電圧Ｖｐａｓｓｒが印加される。

選択ワード線に接続されたあるメモリセルが同時にプログラムされ、これはページプログラムと呼ばれる。ベリファイ読出しは、それぞれのプログラムされたメモリセルの閾値Ｖｔを検出することである。データ「０」がプログラムされたメモリセルの閾値Ｖｔは、ベリファイ読出し電圧Ｖｖｅｒｉｆｙよりも高く、このようなメモリセルがベリファイ読出しで検出されたとき、当該メモリセルへのプログラムは停止される。他方、データ「０」をプログラムすべきメモリセルの閾値Ｖｔがベリファイ読出し電圧Ｖｖｅｒｉｆｙよりも低ければ、ΔＶだけ高くされた次の高電圧パルスが印加され、当該メモリセルがさらにプログラムされ、最終的に、データ「０」がプログラムされたメモリセルの閾値Ｖｔがベリファイ読出し電圧Ｖｖｅｒｉｆｙよりも高くなったとき、プログラム動作が終了される。プログラムベリファイシーケンスを用いることによって、データ「０」がプログラムされたメモリセルの閾値Ｖｔの分布を狭くすることができる。また、ベリファイ読出し電圧Ｖｖｅｒｉｆｙと読出し電圧Ｖｒｅａｄとの間の電圧マージンを得るため、ベリファイ読出し電圧Ｖｖｅｒｉｆｙは、読出し電圧Ｖｒｅａｄよりも低くされる。

本発明の第１の実施例に係る読出しでは、ベリファイ読出し電圧Ｖｖｅｒｉｆｙは、プログラムするときの選択ワード線とは無関係に一定の大きさに設定される。他方、読出し動作時に選択メモリセルのデータ「０」または「１」を判定するための読出し電圧Ｖｒｅａｄは、ワード線の番号または位置に応じて変更される。

ワード線ＷＬｉ（ｉ＝０，１，２，…，ｎ）がソース線側から順に０、１、２、．．．、ｎの番号を有するとき、読出し動作時、ｎ本のワード線ＷＬは、２より大きい幾つかのグループに分離される。例えば、最初のグループは、ワード線ＷＬ０からＷＬｉ−１であり、２番目のグループは、ワード線ＷＬｉからワード線ＷＬｊであり、最後のグループは、ワード線ＷＬｋからワード線ＷＬｎである。ここで、ｉは、２よりも大きく、ｊはｉよりも大きく、ｋはｊよりも大きい関係にある。

図６に示すテーブルは、ワード線を複数のグループに分離したときの各グループと読出し電圧Ｖｒｅａｄとの関係を示している。同図に示すように、読出し電圧Ｖｒｅａｄの大きさは、ワード線のグループがビット線側にシフトするにつれ、段階的に増加するように設定される。このような読出し電圧Ｖｒｅａｄとワード線のグループとの関係を規定する設定は、例えば、フラッシュメモリの動作に関する設定情報を記憶するヒューズセルに格納することができる。ヒューズセルに格納された設定情報は、例えば、フラッシュメモリの電源投入時にレジスタにロードされ、コントローラ１４０は、読出し動作時にレジスタに保持された設定情報に従い読出し電圧Ｖｒｅａｄの大きさを決定する。

多数のＷ／Ｅサイクル後のビット線ＢＬ近傍のデータ「１」のメモリセルの閾値Ｖｔは、Ｗ／Ｅサイクル前よりも高くなる傾向がある。しかしながら、本実施例のように、ビット線ＢＬ近傍の読出し電圧Ｖｒｅａｄを増加することによって、ビット線近傍のメモリセルの閾値Ｖｔの増加を相殺し、故障（多数のＷ／Ｅサイクル後にデータ「１」を「０」に読み違えること）の数を減少させることができる。ビット線ＢＬ近傍の読出し電圧Ｖｒｅａｄの増加が大きすぎる場合、ベリファイ読出し電圧Ｖｖｅｒｉｆｙと読出し電圧Ｖｒｅａｄとの間で読み出されるメモリセルの閾値マージンが小さくなってしまう。従って、ビット線側のワード線の読出し電圧Ｖｒｅａｄの増加には最適な値がある。例えば、ワード線ＷＬｎの読出し電圧Ｖｒｅａｄ（ｎ）とワード線ＷＬ０の読出し電圧Ｖｒｅａｄ（０）の差分、Ｖｒｅａｄ（ｎ）−Ｖｒｅａｄ（０）＝０．２〜０．４Ｖである。

読出し動作が行われるとき、入出力バッファ１２０を介して読出しコマンドおよびアドレス情報が内部に取り込まれる。コントローラ１４０は、図６に示すテーブルを参照し、行アドレスに基づき読出しのために選択される選択ワード線に印加する読出し電圧Ｖｒｅａｄの大きさを決定する。具体的には、内部電圧発生回路１８０は、図６のテーブルで設定された読出し電圧Ｖｒｅａｄを生成し、ワード線選択回路１５０は、行アドレスに基づき選択ワード線に接続されたトランジスタを導通させ、当該トランジスタを介して、内部電圧発生回路１８０で生成された読出し電圧Ｖｒｅａｄが選択ワード線に印加される。

次に、本発明の第２の実施例について説明する。第２の実施例では、読出し動作時に非選択ワード線に印加される読出しパス電圧Ｖｐａｓｓｒは、読出しのために選択されるワード線の位置または番号に応じて変更される。

第２の実施例では、読出しのために選択されるワード線は、１より大きい幾つかのグループに分離される。例えば、最初のグループは、ワード線ＷＬ０からワード線ＷＬｉ−１であり、２番目のグループは、ワード線ＷＬｉからワード線ＷＬｊであり、最後のグループは、ワード線ＷＬｋからワード線ＷＬｎに分離され、各グループに、対応する読出しパス電圧Ｖｐａｓｓｒが設定される。ここで、ｉは、２よりも大きく、ｊはｉよりも大きく、ｋはｊよりも大きい関係にある。もし、選択ワード線が最初のグループに属するならば、当該最初のグループに設定された読出しパス電圧Ｖｐａｓｓｒが非選択ワード線に印加され、選択ワード線が２番目のグループに属するならば、当該２番目のグループに設定された読出しパス電圧Ｖｐａｓｓｒが非選択ワード線に印加される。

図７のテーブルは、読み出しのために選択されるワード線を複数のグループに分離したときの各グループと読出しパス電圧Ｖｐａｓｓｒとの関係を規定している。同図に示すように、読出しパス電圧Ｖｐａｓｓｒの大きさは、読出しのために選択されるワード線がビット線側にシフトするにつれ、段階的に増加するように設定される。ワード線ＷＬ０からＷＬｉ−１までのグループ１には、読出しパス電圧Ｖｐａｓｓｒ１が設定され、ワード線ＷＬｉからワード線ＷＬｊまでのグループ２には、読出しパス電圧Ｖｐａｓｓｒ２が設定され、ワード線ＷＬｊ＋１からワード線ＷＬｋ−１までのグループｙには、読出しパス電圧Ｖｐａｓｓｙが設定され、ワード線ＷＬｋからワード線ＷＬｎまでのグループｘには、読出しパス電圧Ｖｐａｓｓｘが設定され、読出しパス電圧には、Ｖｐａｓｓｒ１＜Ｖｐａｓｓｒ２＜…＜Ｖｐａｓｓｒｙ＜Ｖｐａｓｓｒｘの関係がある。例えば、選択ワード線ＷＬがグループ１に該当する場合、非選択ワード線には、読出しパス電圧Ｖｐａｓｓｒ１が印加され、選択ワード線がグループ２に該当する場合には、非選択ワード線には、読出しパス電圧Ｖｐａｓｓ２が印加される。このように、各非選択ワード線に与える読出しパス電圧Ｖｐａｓｓｒはどの非選択ワード線でも同一値である。

読出しパス電圧Ｖｐａｓｓｒの設定は、読出し動作時に使用され、さらにプログラム動作中のベリファイ読出しにも使用される。つまり、図５に示すように、書込み動作時のベリファイ読出しにおいて、非選択ワード線に印加される読出しパス電圧Ｖｐａｓｓｒは、選択ワード線に応じて変更される。本実施例による読出しパス電圧の設定により、ＮＡＮＤストリングの抵抗は、従来のより低い均一の読出しパス電圧の設定と比較して、ビット線近傍のメモリセルの読出し時に低くなる。本実施例による読出しパス電圧Ｖｐａｓｓｒの設定により、多数のＷ／Ｅサイクル後のＮＡＮＤストリングの抵抗の増加を相殺し、故障（多数のＷ／Ｅサイクル後にデータ「１」を「０」に読み違えること）の数を減少させることができる。

図７に示すテーブルは、第１の実施例のときと同様に、例えば、ヒューズセル内にフラッシュメモリの動作に関する設定情報として格納することができる。ヒューズセルに格納された設定情報は、例えば、フラッシュメモリの電源投入時にレジスタにロードされ、コントローラ１４０は、読出し動作時にレジスタに保持された設定情報に従い読出しパス電圧Ｖｐａｓｓｒの大きさを決定する。

読出し動作が行われるとき、入出力バッファ１２０を介して読出しコマンドおよびアドレス情報が内部に取り込まれる。コントローラ１４０は、行アドレスに基づき読出しのために選択される選択ワード線に読出し電圧Ｖｒｅａｄを印加させ、また、図７に示すテーブルに基づき非選択ワード線に印加する読出しパス電圧Ｖｐａｓｓｒの大きさを決定する。具体的には、内部電圧発生回路１８０は、図７のテーブルで設定された読出しパス電圧Ｖｐａｓｓｒを生成し、ワード線選択回路１５０によって選択され選択ワード線には読出し電圧Ｖｒｅａｄが印加され、非選択ワード線には、内部電圧発生回路１８０で生成された読出しパス電圧Ｖｐａｓｓｒが印加される。また、書込み動作中のベリファイ読出しについても同様に、コントローラ１４０は、書込むために選択された選択ワード線についてベリファイ読出しを行うとき、図７のテーブルで設定された読出しパス電圧Ｖｐａｓｓｒを非選択ワード線に印加させる。

次に、本発明の第３の実施例について説明する。第３の実施例では、読出し動作時の読出しのために選択ワード線の位置または番号に応じて読出しパス電圧Ｖｐａｓｓｒの値を変化させるものである。図８は、ＮＡＮＤストリングのｉ番目のメモリセルｉが読み出されるときの読出しパス電圧Ｖｐａｓｓｒ１とＶｐａｓｓｒ２を示している。同図に示すように、読出しパス電圧Ｖｐａｓｓｒは、２つのグループに分離される。１つ目のグループは、選択ワード線ＷＬｉからソース線側のワード線に印加される読出しパス電圧Ｖｐａｓｓｒ２であり、図８の例では、ワード線ＷＬ０からワード線ＷＬｉ−１である。もう１つグループは、選択ワード線ＷＬｉからビット線側のワード線に印加される読出しパス電圧Ｖｐａｓｓｒ１であり、図８の例では、ワード線ＷＬｉ＋１からワード線ＷＬｎである。

読出しパス電圧Ｖｐａｓｓｒ２は、読出しパス電圧Ｖｐａｓｓｒ１よりも高くセットされる（Ｖｐａｓｓｒ２＞Ｖｐａｓｓｒ１）。ビット線ＢＬ近傍のワード線に接続されたメモリセルが読み出されるとき、読出しパス電圧Ｖｐａｓｓｒの大部分が読出しパス電圧Ｖｐａｓｓｒ２にセットされる。本実施例による読出しパス電圧Ｖｐａｓｓｒの設定は、読出し動作に使用され、かつプログラム動作中のベリファイ読出しにも使用される。本実施例による読出しパス電圧Ｖｐａｓｓｒの設定により、ＮＡＮＤストリングの抵抗は、従来のより低い均一な読出しパス電圧Ｖｐａｓｓｒの設定と比較して、ビット線ＢＬ近傍のメモリセルの読出し時に低くなる。本実施例による読出しパス電圧Ｖｐａｓｓｒの設定により、多数のＷ／Ｅサイクル後のＮＡＮＤストリングの抵抗の増加を相殺し、故障（多数のＷ／Ｅサイクル後にデータ「１」を「０」に読み違えること）の数を減少させることができる。

読出しパス電圧Ｖｐａｓｓｒ１、Ｖｐａｓｓｒ２の大きさの設定は、第１の実施例のときと同様に、例えば、ヒューズセル内にフラッシュメモリの動作に関する設定情報として格納することができる。ヒューズセルに格納された設定情報は、例えば、フラッシュメモリの電源投入時にレジスタにロードされ、コントローラ１４０は、読出し動作時にレジスタに保持された設定情報に従い読出しパス電圧Ｖｐａｓｓｒ１、Ｖｐａｓｓｒ２の大きさを決定する。

読出し動作が行われるとき、入出力バッファ１２０を介して読出しコマンドおよびアドレス情報が内部に取り込まれる。コントローラ１４０は、行アドレスに基づき読出しのために選択される選択ワード線に読出し電圧Ｖｒｅａｄを印加させ、また、選択ワード線の位置に応じて、選択ワード線からソース線側の非選択ワード線に読出しパス電圧Ｖｐａｓｓｒ２を印加させ、選択ワード線からビット線側の非選択ワード線に読出しパス電圧Ｖｐａｓｓｒ１を印加させる。また、書込み動作中のベリファイ読出しについても同様に、コントローラ１４０は、書込むために選択された選択ワード線についてベリファイ読出しを行うとき、選択ワード線を基準にソース線側の非選択ワード線に読出しパス電圧Ｖｐａｓｓｒ２を印加させ、ビット線側の非選択ワード線に読出しパス電圧Ｖｐａｓｓｒ１を印加させる。

次に、本発明の変形例について説明する。ＮＡＮＤストリング抵抗は、Ｗ／Ｅサイクル数の増加につれ高くなる。そして、多数のＷ／Ｅサイクル後にデータ「１」を「０」に誤って読み出すことがビット線近傍のメモリセルに引き起こされる傾向がある。このような故障を抑制するため、上記第１ないし第３の実施例は、読出し電圧Ｖｒｅａｄおよび読出しパス電圧Ｖｐａｓｓｒの新規なバイアス方法を提案している。第１の実施例は、読み出すためにワード線に印加されるワード線の電圧設定、すなわち読出し電圧Ｖｒｅａｄの設定である。第２および第３の実施例は、読出しのために非選択ワード線に印加されるワード線の電圧設定、すなわち読出しパス電圧Ｖｐａｓｓｒの設定である。これらの全ては、多数のＷ／Ｅサイクル後にビット線側の近傍のメモリセルで引き起こされるデータ「１」をデータ「０」に誤って読み出すことを減少させる効果を有する。それ故、本発明の変形例として、上記第１ないし第３の実施例を組み合わせて使用することも可能である。例えば、第１の実施例と第２の実施例の組合せ、第１の実施例と第３の実施例の組合せ、第２の実施例と第３の実施例の組合せ、あるいは第１および第２の実施例の組合せと第３の実施例との組合せである。

上記実施例では、簡略化のためＮＡＮＤストリングにはダミーメモリセルが含まれていないが、ビット線側選択トランジスタおよび／またはソース線側選択トランジスタに隣接してダミーメモリセルを設けるようにしてもよい。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された発明の要旨の範囲内において、種々の変形・変更が可能である。

１００：フラッシュメモリ
１１０：メモリセルアレイ
１２０：入出力バッファ
１３０：アドレスレジスタ
１４０：コントローラ
１５０：ワード線選択回路
１６０：ページバッファ／センス回路
１７０：列選択回路
１８０：内部電圧発生回路

Claims (14)

1. ＮＡＮＤ型フラッシュメモリの読出し方法であって、
   選択ワード線に読出し電圧を印加するとき、当該読出し電圧をビット線側に向かうにつれて大きくなるように設定する、読出し方法。
2. ＮＡＮＤストリングの各メモリセルに接続された複数のワード線を少なくとも３つのグループに分離し、各グループに対応する各読出し電圧がビット線側に向かうにつれて大きくなる関係を予め設定し、
   前記関係に基づき前記読出し電圧を決定する、請求項１に記載の読出し方法。
3. ＮＡＮＤ型フラッシュメモリの読出し方法であって、
   選択ワード線に読出し電圧を印加し、非選択ワード線に読出しパス電圧を印加するとき、選択ワード線がビット線側に向かうにつれて前記読出しパス電圧を大きくなるように設定する、読出し方法。
4. ＮＡＮＤストリングの各メモリセルに接続された複数のワード線を少なくとも２つのグループに分離し、各グループに選択ワード線がビット線側に向かうについて大きくなる読出しパス電圧との関係を予め設定し、前記関係に基づき前記読出しパス電圧を決定する、請求項３に記載の読出し方法。
5. ＮＡＮＤ型フラッシュメモリの読出し方法であって、
   選択ワード線に読出し電圧を印加し、非選択ワード線に読出しパス電圧を印加するとき、前記選択ワード線からビット線側の非選択ワード線に印加される読出しパス電圧よりも前記選択ワード線からソース線側の非選択ワード線に印加される読出し電圧が大きくなるように前記読出しパス電圧が決定される、読出し方法。
6. ＮＡＮＤ型フラッシュメモリの読出し方法であって、
   ＮＡＮＤストリングの各メモリセルに接続された複数のワード線を少なくとも３つのグループに分離し、各グループに対応する各読出し電圧がビット線側に向かうにつれて大きくなる第１の関係を予め設定し、かつＮＡＮＤストリングの各メモリセルに接続された複数のワード線を少なくとも２つのグループに分離し、各グループに選択ワード線がビット線側に向かうにつれて大きくなる読出しパス電圧との第２の関係を予め設定し、選択ワード線に読出し電圧を印加し、非選択ワード線に読出しパス電圧を印加するとき、前記第１の関係に基づき前記読出し電圧を決定し、前記第２の関係に基づき前記読出しパス電圧を決定する、読出し方法。
7. ＮＡＮＤ型フラッシュメモリの読出し方法であって、
   ＮＡＮＤストリングの各メモリセルに接続された複数のワード線を少なくとも３つのグループに分離し、各グループに対応する各読出し電圧がビット線側に向かうにつれて大きくなる関係を予め設定し、
   選択ワード線に読出し電圧を印加し、非選択ワード線に読出しパス電圧を印加するとき、前記関係に基づき前記読出し電圧を決定し、前記読出しパス電圧は、前記選択ワード線からビット線側の非選択ワード線に印加される読出しパス電圧よりも前記選択ワード線からソース線側の非選択ワード線に印加される読出し電圧が大きくなるように決定される、読出し方法。
8. 前記読出し方法は、書込み動作中のベリファイ読出しを含む、請求項３ないし５いずれか１つに記載の読出し方法。
9. ＮＡＮＤストリングが形成されたＮＡＮＤ型のメモリセルアレイと、
   前記メモリセルアレイのページを読み出す読出し手段と、
   ＮＡＮＤストリングの各メモリセルに接続された複数のワード線を少なくとも３つのグループに分離し、各グループに対応する各読出し電圧がビット線側に向かうにつれて大きくなる関係を設定する設定手段とを有し、
   前記読出し手段は、前記設定手段に設定された関係に基づき選択ワード線に読出し電圧を印加する、半導体記憶装置。
10. ＮＡＮＤストリングが形成されたＮＡＮＤ型のメモリセルアレイと、
    前記メモリセルアレイのページを読み出す読出し手段と、
    ＮＡＮＤストリングの各メモリセルに接続された複数のワード線を少なくとも２つのグループに分離し、各グループに選択ワード線がビット線側に向かうにつれて大きくなる読出しパス電圧との関係を設定する設定手段とを有し、
    前記読出し手段は、前記設定手段に設定された関係に基づき非選択ワード線に読出しパス電圧を印加する、半導体記憶装置。
11. ＮＡＮＤストリングが形成されたＮＡＮＤ型のメモリセルアレイと、
    前記メモリセルアレイのページを読み出す読出し手段とを有し、
    前記読出し手段は、選択ワード線からビット線側の非選択ワード線に印加される読出しパス電圧よりも前記選択ワード線からソース線側の非選択ワード線に印加される読出し電圧が大きくなるように、非選択ワード線に読出しパス電圧を印加する、半導体記憶装置。
12. ＮＡＮＤストリングが形成されたＮＡＮＤ型のメモリセルアレイと、
    前記メモリセルアレイのページを読み出す読出し手段と、
    ＮＡＮＤストリングの各メモリセルに接続された複数のワード線を少なくとも３つのグループに分離し、各グループに対応する各読出し電圧がビット線側に向かうにつれて大きくなる第１の関係を設定し、かつＮＡＮＤストリングの各メモリセルに接続された複数のワード線を少なくとも２つのグループに分離し、各グループに選択ワード線がビット線側に向かうにつれて大きくなる読出しパス電圧との第２の関係を設定する設定手段とを有し、
    前記読出し手段は、前記設定手段に設定された前記第１の関係に基づき選択ワード線に読出し電圧を印加し、かつ前記第２の関係に基づき非選択ワード線に読出しパス電圧を印加する、半導体記憶装置。
13. ＮＡＮＤストリングが形成されたＮＡＮＤ型のメモリセルアレイと、
    前記メモリセルアレイのページを読み出す読出し手段と、
    ＮＡＮＤストリングの各メモリセルに接続された複数のワード線を少なくとも３つのグループに分離し、各グループに対応する各読出し電圧がビット線側に向かうにつれて大きくなる関係を設定する設定手段とを有し、
    前記読出し手段は、前記設定手段に設定された関係に基づき選択ワード線に読出し電圧を印加し、かつ、選択ワード線からビット線側の非選択ワード線に印加される読出しパス電圧よりも前記選択ワード線からソース線側の非選択ワード線に印加される読出し電圧が大きくなるように、非選択ワード線に読出しパス電圧を印加する、半導体記憶装置。
14. 前記読出し手段は、書込み動作中にベリファイ読出しを行う、請求項１０または１１に記載の半導体記憶装置。

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