DE102004016408A1 - Phasenwechselspeicherbaustein und zugehöriges Programmierverfahren - Google Patents

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Abstract

Die Erfindung bezieht sich auf einen Phasenwechselspeicherbaustein (400) mit einer Phasenwechselspeicherzelle mit einem Volumen an Material, das zwischen einem amorphen und einem kristallinen Zustand programmierbar ist, einer Schreibstromquelle (440), die selektiv einen ersten Schreibstromimpuls anlegt, um die Phasenwechselspeicherzelle mit dem amorphen Zustand zu programmieren, und einen zweiten Schreibstromimpuls anlegt, um die Phasenwechselspeicherzelle mit dem kristallinen Zustand zu programmieren, und auf ein zugehöriges Programmierverfahren. DOLLAR A Erfindungsgemäß ist eine Wiederherstellschaltung (420) vorgesehen, die den ersten Schreibstromimpuls selektiv an die Phasenwechselspeicherzelle anlegt, um den amorphen Zustand wiederherzustellen. DOLLAR A Verwendung z. B. für Halbleiterspeicherbausteine vom PRAM-Typ.

Description

  • Die Erfindung betrifft einen Phasenwechselspeicherbaustein und ein zugehöriges Programmierverfahren.
  • Phasenwechselspeicherbausteine verwenden Phasenwechselmaterialien wie Chalkogenide, die zu stabilen Übergängen zwischen amorphen und kristallinen Phasen in der Lage sind. Die differierenden Widerstandswerte, die in den zwei Phasen auftreten, werden benutzt, um logische Zustände von Speicherzellen zu unterscheiden. Das bedeutet typischerweise, dass im amorphen Zustand ein relativ hoher Widerstand und im kristallinen Zustand ein relativ niedriger Widerstand vorliegt.
  • 1 zeigt eine schematische Darstellung des Phasenübergangs einer Phasenwechselzelle. Die Phasenwechselzelle ist aus einer oberen und einer unteren Elektrode 101 und 102, einer Widerstandsheizung 103, wie einem BEC, und einem Volumen an Phasenwechselmaterial 104, wie einer Chalkogenidlegierung, aufgebaut. Die Phase eines Teils des Phasenwechselmaterials 104 wird durch eine Joule'sche Aufheizung des Materials abhängig von einem Betrag an Strom gesetzt, der durch die Widerstandsheizung 103 fließt. Um den amorphen Zustand zu erreichen, der nachfolgend auch als Rücksetzzustand bezeichnet wird, wird ein relativ hoher Schreibstromimpuls, der nachfolgend auch als Rücksetzimpuls bezeichnet wird, für eine kurze Zeitdauer durch die Phasenwechselzelle hindurchgeleitet, um einen Teil des Materials 104 zu schmelzen. Der Stromfluss wird dann beendet und die Zelle kühlt schnell unter den Schmelzpunkt ab, woraus resultiert, dass ein Teil des Materials 104 eine amorphe Phase hat. Der Schmelzpunkt des Chalkogenids liegt beispielsweise bei ungefähr 610°C. Um den kristallinen Zustand zu erreichen, der nachfolgend auch als Setzzustand bezeichnet wird, wird ein niedrigerer Schreibstromimpuls, der nachfolgend auch als Setzimpuls bezeichnet wird, für eine längere Zeitdauer durch die Phasenwechselzelle hindurchgeleitet, um das Material 104 auf eine Temperatur unterhalb seines Schmelzpunktes aufzuheizen. Dies führt dazu, dass der amorphe Teil des Materials 104 in eine kristalline Phase zurückkristallisiert, die beibehalten wird, wenn der Stromfluss beendet und die Zelle schnell abgekühlt wird. Die Rekristallisierungstemperatur des Chalkogenids liegt beispielsweise bei ungefähr 450°C.
  • 2 zeigt zeitabhängig eine Temperaturänderung eines Phasenwechselmaterials aus einem Chalkogenid während des Setz- und des Rücksetzvorgangs. Wie aus 2 ersichtlich ist, wird das Material während eines schnellen Abkühlvorgangs, beispielsweise innerhalb weniger Nanosekunden, nach einem Aufheizvorgang über den Schmelzpunkt Tm in einen amorphen Zustand gebracht. Die Kristallisierung tritt durch Aufheizen des Materials für eine längere Zeitdauer, beispielsweise 50 Nanosekunden oder weniger, auf eine Temperatur auf, die über der Kristallisierungstemperatur Tx und unterhalb des Schmelzpunktes Tm liegt.
  • 3 zeigt eine Strom-Spannungs-Kennlinie der Phasenwechselspeicherzelle, ebenfalls für das Beispiel eines Phasenwechselmaterials aus einer Chalkogenidlegierung. In diesem Beispiel liegen der Setzstrom zum Schreiben eines kristallinen Zustandes in die Speicherzelle im Bereich von 1,0mA bis 1,5mA und der Rücksetzstrom zum Schreiben eines amorphen Zustandes in die Speicherzelle im Bereich von 1,5mA bis 2,5mA. Wie aus 3 ersichtlich ist, können die differierenden Widerstandswerte des amorphen und kristallinen Zustandes während eines Lesevorgangs durch Anlegen einer niedrigen, unter einem vorgegebenen Schwellwert Vt liegenden Lesespannung, die beispielsweise kleiner als 0,5V ist, einfach unterschieden werden. Die Schwellwertspannung Vt entspricht einem Spannungspegel, über dem der Strom durch das Zellenmaterial sowohl für den amorphen als auch für den kristallinen Zustand gleich ist.
  • In einem herkömmlichen Phasenwechselspeicher mit direktem Zugriff (PRAM) arbeitet die Phasenwechselzelle als nichtflüchtiger Speicher. Das bedeutet, dass ausreichend hohe Schreibströme angelegt werden, um den amorphen und kristallinen Zustand des Phasenwechselmaterials aufrechtzuerhalten.
  • Bei einem herkömmlichen amorphen Schreibvorgang, d.h. dem Rücksetzvorgang, ist der Phasenwechselprozess des Phasenwechselmaterials durch sequentielle Keimbildungs- und Wachstumsschritte charakterisiert. Die Wachstumsschritte resultieren in einem großen Verhältnis von Rücksetzwiderstand zu Setzwiderstand. Der Rücksetzwiderstand kann beispielsweise einige zehn Mal bis hunderte Male größer als der Setzwiderstand sein. Dies ergibt in vorteilhafter Weise eine relativ große Abtastspanne und Datenhaltezeit.
  • Allerdings ist ein großer Schreibstrom erforderlich, um sowohl die Keimbildung als auch das Wachstum zu erhalten und der Gesamtenergieverbrauch ist hoch.
    •
  • Es ist Aufgabe der Erfindung, einen Phasenwechselspeicherbaustein mit einem reduzierten Energieverbrauch anzugeben sowie ein zugehöriges Programmierverfahren zur Verfügung zu stellen.
  • Die Erfindung löst diese Aufgabe durch einen Phasenwechselspeicherbaustein mit den Merkmalen des Patentanspruchs 1, 2, 3 oder 4 sowie durch ein Programmierverfahren für einen Phasenwechselspeicherbaustein mit den Merkmalen des Patentanspruchs 23.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
    •
  • Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt.
  • Es zeigen:
  • 1 eine schematische Darstellung einer Phasenwechselspeicherzelle zur Beschreibung eines Übergangs zwischen einem Setz- und einem Rücksetzzustand,
  • 2 ein Temperatur-Zeit-Diagramm zur Veranschaulichung des zeitlichen Temperaturverlaufs einer Phasenwechselzelle aus einem Chalkogenidmaterial während Setz- und Rücksetzvorgängen,
  • 3 eine Kennliniendarstellung einer Phasenwechselzelle in einem Strom-Spannungs-Diagramm,
  • 4 ein Schaltbild eines Doppelspeicherzellenaufbaus für einen erfindungsgemäßen Phasenwechselspeicherbaustein,
  • 5 ein Flussdiagramm einer erfindungsgemäßen flüchtigen Speicherbetriebsart,
  • 6 ein Schaltbild eines Ausführungsbeispiels eines erfindungsgemäßen Phasenwechselspeicherbausteins,
  • 7 ein Blockschaltbild einer Stromquelle für einen erfindungsgemäßen Phasenwechselspeicherbaustein und
  • 8(A) und 8(B) jeweils eine Kennliniendarstellung als Strom-Spannungs-Diagramm für eine erfindungsgemäße Phasenwechselzelle in einer flüchtigen bzw. einer nichtflüchtigen Speicherbetriebsart.
  • Wie oben ausgeführt, ist der herkömmliche Phasenwechselspeicherbaustein ein nichtflüchtiger Speicherbaustein und der Phasenübergang in den amorphen Zustand umfasst sequentielle Keimbildungs- und Wachstumsschritte. Im Gegensatz dazu ist die vorliegende Erfindung wenigstens teilweise durch eine flüchtige Betriebsart oder eine Betriebsart mit niedrigem Energieverbrauch charakterisiert, bei welcher der amorphe Zustand nur eine Keimbildung umfasst. Außerdem finden in der flüchtigen Betriebsart sowohl der amorphe als auch der kristalline Schreibvorgang bei wesentlich kleineren Schreibströmen als bei einem herkömmlichen Baustein statt. Dadurch wird der Energieverbrauch wesentlich reduziert. Obwohl das resultierende Widerstandsverhältnis zwischen dem amorphen und dem kristallinen Zustand reduziert ist, ist es zum Lesen von Daten immer noch ausreichend.
  • Tabelle 1 zeigt lediglich beispielhaft die Schreibströme für die flüchtige und die nichtflüchtige Betriebsart der vorliegenden Erfindung für den Fall, dass ein Chalkogenidmaterial als Phasenwechselzellenmaterial verwendet wird. Tabelle 1
    Figure 00060001
  • Wie aus Tabelle 1 ersichtlich ist, sind die Schreibstromwerte in der flüchtigen Betriebsart wesentlich kleiner als in der nichtflüchtigen Betriebsart. Zudem hat in beiden Betriebsarten der amorphe Schreibstromimpuls, d.h. der Rücksetzimpuls, einen größeren Stromwert als der kristalline Schreibstromimpuls, d.h. der Setzimpuls, und der amorphe Schreibstromimpuls hat eine kleinere Pulsbreite als der kristalline Schreibstromimpuls.
  • In der flüchtigen Betriebsart braucht jedoch der Stromwert des Rücksetzschreibimpulses nicht größer als derjenige des Setzimpulses zu sein. Der Rücksetzimpuls und der Setzimpuls können beispielsweise den gleichen Stromwert, aber unterschiedliche Pulsdauern und unterschiedliche Abschreckzeitdauern haben.
  • Vorliegend wird der Begriff „amorpher Zustand" umfassend zum einen für ein Material verwendet, von welchem sich mehr im amorphen als im kristallinen Zustand befindet, und zum anderen für ein Material, welches zu einem höheren Grad im amorphen als im kristallinen Zustand ist. In beiden Fällen ist es für das Material oder einen Teil des Materials insbesondere im Zusammenhang mit der flüchtigen Betriebsart nicht erforderlich, zu einem Großteil oder überwiegend amorph zu sein. Vielmehr brauchen die niedrigen Schreibströme in der flüchtigen Betriebsart nur in der Lage sein, die kristalline Struktur so weit zu ändern, dass ein ausrei chendes Widerstandsverhältnis von amorphem zu kristallinem Zustand erzeugt wird.
  • Da gemäß der Erfindung nur Keimbildung im amorphen Schreibprozess ausgeführt wird, ist die Datenhaltung verkürzt. Gemäß der Erfindung wird die verkürzte Datenhaltezeit jedoch durch eine periodische Auffrischung wenigstens der amorphen Zustände der Phasenwechselzellen kompensiert.
  • 4 zeigt ein Schaltbild eines Doppelspeicherzellenaufbaus 200 für einen erfindungsgemäßen Phasenwechselspeicherbaustein. Bei dieser Struktur wird ein Bit physikalisch durch eine Kombination von zwei Zellen realisiert, in die entgegengesetzte logische Zustände geschrieben werden, d.h. ein niedriger Widerstand im kristallinen Zustand und ein hoher Widerstand im amorphen Zustand. Durch die Verwendung von zwei Zellen für jedes Bit werden das Betriebsfenster des Bausteins vergrößert und Fehlfunktionen aufgrund von Widerstandsabweichungen verhindert.
  • In 4 ist ein Bit in Phasenwechselzellen PCELLi1 und PCELLi2 und ein anderes Bit in Phasenwechselzellen PCELLj1 und PCELLj2 gespeichert. Die Phasenwechselzelle PCELLi1 und ein Transistor PTRi1 sind in Reihe zwischen einer Referenzspannung, z.B. einer Massespannung, und einer Bitleitung BL eingeschleift und die Phasenwechselzelle PCELLi2 und ein Transistor PTRi2 sind in Reihe zwischen der Referenzspannung und einer invertierten Bitleitung/BL eingeschleift. Entsprechend sind die Phasenwechselzelle PCELLj1 und ein Transistor PTRj1 in Reihe zwischen der Referenzspannung und der Bitleitung BL eingeschleift und die Phasenwechselzelle PCELLj2 und ein Transistor PTRj2 sind in Reihe zwischen der Referenzspannung und der invertierten Bitleitung /BL eingeschleift. Gateanschlüsse der Transistoren PTRi1 und PTRi2 sind mit einer Wortleitung WLi und Gateanschlüsse der Transistoren PTRj1 und PTRj2 sind mit einer anderen Wortleitung WLj verbunden.
  • Eine Stromquelle ISET1 und eine Stromquelle ISET2 versorgen die Bitleitungen BL bzw./BL mit einem jeweiligen Setzstromimpuls. Steuertransistoren CTR bzw./CTR sind jeweils in Reihe mit einem Ende der Bitleitungen BL bzw./BL geschaltet und werden mit einem Rücksetzstromimpuls von einer Stromquelle IRESET versorgt. Klemmschaltungen 210 und 220 sind mit dem anderen Ende der Bitleitungen BL bzw. /BL verbunden und ein Abtastverstärker S/A ist mit den Klemmschaltungen 210 und 220 verbunden.
  • Nachfolgend wird ein Schreibvorgang der Doppelzellenschaltung aus 4 beschrieben. Es wird o.B.d.A. angenommen, dass ein logischer Wert „1" in die erste Zellenkombination PCELLi1 und PCELLi2 geschrieben werden soll. In diesem Fall wird die Wortleitung WLi auf einen hohen Pegel gesetzt und Datensignale D bzw./D sind auf einem hohen bzw. einem niedrigen Pegel. Daher werden die Transistoren PTRi1, PTRi2 und CTR leitend geschaltet, während der Transistor/CTR sperrend geschaltet wird.
  • Da der Transistor /CTR sperrend geschaltet ist, passiert nur der Setzstromimpuls ISET2 die Zelle PCELLi2 und den Transistor PTRi2. Der Setzstromimpuls ISER2 setzt die Zelle PCELLi2 in einen Setzzustand, d.h. den kristallinen Zustand. Der Setzzustand entspricht einem Zustand mit einem niedrigen Widerstandswert und kann z.B. als logischer Wert „0" betrachtet werden.
  • Andererseits passiert der Rücksetzstromimpuls IRESET die Zelle PCELLi1 und den Transistor PTRi1, weil der Transistor CTR leitend geschaltet ist. Obwohl in 4 nicht dargestellt, wird der Stromimpuls ISET1 von dem Rücksetzstromimpuls IRESET so gesteuert und syn chronisiert, dass die Pulsbreite und Zeittaktung des Stromimpulses ISET1 gleich wie beim Stromimpuls IRESET sind. Daher werden die Stromimpulse ISET1 und IRESET kombiniert, um die Phasenwechsel-Doppelzelle so zu setzen, dass die Phasenwechselzelle PCELLi1 einen Rücksetzzustand annimmt, d.h. den amorphen Zustand. Der Rücksetzzustand entspricht einem Zustand mit einem hohen Widerstand und kann z.B. als logischer Wert „1" betrachtet werden.
  • Während eines Lesevorgangs begrenzen die Klemmschaltungen 210 und 220 die Spannungen auf den Bitleitungen BL und /BL auf einen Wert unterhalb der Schwellwertspannung, um Störungen während des Lesevorgangs zu vermeiden. In diesem Zustand bewirkt unter der beibehaltenen Annahme, dass die Wortleitung WLi einen hohen Pegel hat, der niedrige Widerstand der Zelle PCELLi2 einen niedrigen Strom auf der Bitleitung /BL, während der hohe Widerstand der Zelle PCELLi1 einen hohen Strom auf der Bitleitung BL bewirkt. Diese Ströme auf den Bitleitungen BL und /BL werden im Abtastverstärker S/A verglichen, um den logischen Wert der ersten Speicherzellenkombination PCELLi1 und PCELLi2 zu bestimmen.
  • 5 zeigt ein Flussdiagramm zur Beschreibung einer flüchtigen Betriebsart 300 eines erfindungsgemäßen Phasenwechselspeicherbausteins. In einem ersten Schritt 310 werden die in der PRAM-Phasenwechselzelle gespeicherten Daten gelesen. So werden beispielsweise in der Schaltung aus 4 die Ströme auf den entsprechenden Bitleitungen BL und /BL im Abtastverstärker S/A verglichen, um den logischen Wert der Phasenwechselzellen PCELLi1 und PCELLi2 zu bestimmen. Dann werden im zweiten Schritt 320 die gelesenen Daten nach außen übertragen und dazu benutzt, den Zustand der ausgelesenen Phasenwechselspeicherzelle aufrechtzuerhalten bzw. wieder herzustellen. In der Schaltung aus 4 werden dazu beispielsweise die ausgelesenen Daten als Datensignale D und /D angelegt, um die gleichen Daten in die vorher ausgelesenen Zellen PCELLi1 und PCELLi2 zurückzuschreiben.
  • Die Wiederherstellung des Zustandes der ausgelesenen Phasenwechselzelle kann nach jedem Lesen der Phasenwechselzelle erfolgen. Alternativ kann die Wiederherstellung in regelmäßigen Zeitabständen durchgeführt werden, beispielsweise in Zeitabständen von einer Stunde oder länger.
  • 6 zeigt ein Schaltbild eines Ausführungsbeispiels eines erfindungsgemäßen Phasenwechselspeicherbausteins 400. Wie aus 6 ersichtlich ist, umfasst der Phasenwechselspeicherbaustein 400 eine Stromquelle 440, eine Datenschaltung 420, Bitleitungspaare BL1, /BL1,..., BLm, /BLm, einen Phasenwechselspeicherfeldblock 410, eine Leseschaltung 430, lokale Eingabe/Ausgabe-Leitungen LIO und /LIO und einen Abtastverstärker 450 für selbige, einen Übertragungsschalter SWTR und globale Eingabe/Ausgabe-Leitungen GIO und /GIO.
  • Die Datenschaltung 420 umfasst eine Mehrzahl von Transistorpaaren CTR1, /CTR1,..., CTRm, /CTRm. Jeder der Transistoren CTR1,..., CTRm ist in Reihe zwischen einem Stromausgang IRESET der Stromquelle 440 und den Bitleitungen BL1,..., BLm eingeschleift und jeder der Transistoren /CTR1,..., /CTRm ist in Reihe zwischen dem Stromausgang IRESET der Stromquelle 440 und den Bitleitungen /BL1,..., /BLm eingeschleift. Die Datenschaltung 420 umfasst zudem Transistoren RTR1 und RTR2, deren Gateanschlüsse gemeinsam mit einem Lese-Schreib-Steuersignal RWCTRL verbunden sind. Der Transistor RTR1 ist zwischen der Datenleitung /D und der globalen E/A-Leitung GIO eingeschleift und der Transistor RTR2 ist zwischen der Datenleitung D und der globalen E/A-Leitung /GIO eingeschleift.
  • Der Phasenwechselspeicherfeldblock 410 umfasst eine Mehrzahl von Phasenwechselspeicherzellenpaaren an Kreuzungen zwischen den Wortleitungen WL1,..., WLn und den Bitleitungspaaren BL1, /BL1,..., BLm, /BLm. Jedes der Speicherzellenpaare ist wie in 4 dargestellt verschaltet.
  • Die Leseschaltung 430 umfasst eine Mehrzahl von Abtastschaltungen STM1,..., STMm, die jeweils zwischen die Bitleitungspaare BL1, /BL1, ..., BLm, /BLm einerseits und die lokalen E/A-Leitungen LIO, /LIO andererseits eingeschleift sind. Die Abtastschaltungen STM1,..., STMm umfassen jeweils einen Abtastverstärker S/A1,..., S/Am und ein Transistorpaar TTR11, TTR12,..., TTRm1, TTRm2. Gateanschlüsse der Transistorpaare sind gemeinsam mit entsprechenden Steuersignalen CD1, ..., CDm verbunden. Obwohl nicht dargestellt, kann die Leseschaltung 430 eine Mehrzahl von Klemmschaltungen entsprechend 4 umfassen, die mit den Bitleitungen BL1, /BL1,..., BLm, /BLm verbunden sind.
  • Der E/A-Abtastverstärker 450 und der Übertragungsschalter SWTR sind in Reihe zwischen die lokalen E/A-Leitungen LIO, /LIO einerseits und die globalen E/A-Leitungen GIO, /GIO andererseits eingeschleift.
  • Nachfolgend wird der Schreibvorgang des Phasenwechselspeicherbausteins aus 6 in Verbindung mit den Bitleitungen BL1, /BL1 beschrieben. Es sei angenommen, dass ein logischer Wert „1" in Phasenwechselzellen der Bitleitungen BL, /BL von aus den Wortleitungen Wli,..., WLn ausgewählten Wortleitungen geschrieben werden soll. In diesem Fall sind die ausgewählten Wortleitungen auf einen hohen Pegel gesetzt und die Datensignale D und /D sind auf einem hohen bzw. niedrigen Pegel. Dadurch wird der Transistor CTR1 leitend geschaltet, während der Transistor /CTR1 sperrend geschaltet wird.
  • Da der Transistor /CTR1 sperrend geschaltet ist, passiert nur der Setzstromimpuls ISET2 die Speicherzellen der ausgewählten Wortleitungen über die Bitleitung /BL. Der Setzstromimpuls ISET2 versetzt die Speicherzellen der Bitleitung /BL1 in einen Setzzustand, d.h. den kristallinen Zustand. Der Setzzustand entspricht einem Zustand mit niedrigem Widerstandswert und kann z.B. als logischer Wert „0" betrachtet werden.
  • Andererseits passieren der Rücksetzstromimpuls IRESET und der Setzstrom ISET2 die ausgewählten Speicherzellen der Bitleitung BL1, weil der Transistor CTR1 leitend geschaltet ist. Obwohl in 6 nicht dargestellt, wird der Stromimpuls ISET1 von dem Rücksetzstromimpuls IRESET so gesteuert und synchronisiert, dass die Pulsbreite und Zeittaktung des Stromimpulses ISET1 gleich wie beim Stromimpuls IRESET sind. Daher werden die Stromimpulse ISET1 und IRESET kombiniert, um die Phasenwechselzelle so zu setzen, dass die Phasenwechselzelle PCELLi1 einen Rücksetzzustand annimmt, d.h. den amorphen Zustand. Der Rücksetzzustand entspricht einem Zustand mit einem hohen Widerstandswert und kann z.B. als logischer Wert „1" betrachtet werden.
  • Wie aus dem Blockschaltbild aus 7 ersichtlich ist, kann die Stromquelle 440 eine Stromquelle 701 für einen hohen Treiberstrom und eine Stromquelle 702 für einen kleinen Treiberstrom umfassen. Die Stromquelle 701 für den hohen Treiberstrom gibt das Stromimpulssignal IRESET und die Stromquelle 702 gibt den niedrigen Treiberstrom für die Stromimpulssignale ISET1 und ISET2 aus. Die Werte und Pulsbreiten der Stromimpulssignale IRESET, ISET1 und ISET2 sind davon abhängig, ob die Schaltung in einer nichtflüchtigen oder einer flüchtigen Betriebsart betrieben wird. Tabelle 2 zeigt beispielhaft einen Fall, bei dem der Speicherfeldblock Chalkogenid-Phasenwechselspeicherzellen umfasst. Tabelle 2:
    Figure 00130001
  • Ein Lesevorgang der Schaltung aus 6 kann auf die gleiche Weise durchgeführt werden, wie oben unter Bezugnahme auf 4 beschrieben wurde.
  • 8(A) zeigt ein Strom-Spannungs-Diagramm der erfindungsgemäßen Phasenwechselzelle in der nichtflüchtigen Betriebsart und 8(B) zeigt ein Strom-Spannungs-Diagramm der erfindungsgemäßen Phasenwechselzelle in der flüchtigen Betriebsart. Das Beispiel zeigt wieder den Fall, dass die Phasenwechselspeicherzellen aus einem Chalkogenidlegierungsmaterial hergestellt sind. Wie aus 8(A) ersichtlich ist, hat die nichtflüchtige Speicherbetriebsart ein großes Widerstandsverhältnis von Setzwiderstandswert Rset zu Rücksetzwiderstandswert Rreset für den Fall, dass die Lesespannung kleiner als 0,5V ist. Bei höheren Spannungen auf oder über dem Schwellwertpegel Vt ist der Widerstand Rdyn beider Zustände gleich. Andererseits zeigt 8(B), dass die Schwellwertspannung Vt in der flüchtigen Betriebsart kleiner als in der nichtflüchtigen Betriebsart ist. Zudem hat die flüchtige Betriebsart ein kleineres Widerstandsverhältnis von Setzwiderstandswert Rset zu Rücksetz widerstandswert Rreset. Trotzdem ist das Widerstandsverhältnis für Abtastzwecke immer noch groß genug, insbesondere wenn die Doppelzellenstruktur aus 4 verwendet wird.
  • Wie aus 6 ersichtlich ist, werden Daten der ausgewählten Speicherzellen der Bitleitungen /BL1,..., /BLm gesteuert von Spaltenauswahlsignalen CD1,..., CDm an die lokale E/A-Leitung LIO angelegt. Zudem werden im dargestellten Ausführungsbeispiel Daten der ausgewählten Speicherzellen der Bitleitungen BL1,..., BLm gesteuert von den Spaltenauswahlsignalen CD1 bis CDm an die lokale E/A-Leitung /LIO angelegt. Die Daten werden gesteuert von einem Signal BAS über den Abtastverstärker 450 und den Übertragungsschalter SWTR zu den globalen E/A-Leitungen GIO und /GIO übertragen.
  • Wie oben beschrieben, ist die flüchtige Betriebsart durch eine relativ kurze Datenhaltezeit für die in der Phasenwechselzelle gespeicherten Daten charakterisiert, insbesondere im amorphen Zustand. Entsprechend umfasst das Ausführungsbeispiel aus 6 eine Schaltung zum Wiederherstellen der gespeicherten Daten in der flüchtigen Betriebsart. Das bedeutet, dass gesteuert vom Signal RWCTRL die globalen E/A-Leitungen selektiv über die Transistoren RTR1 und RTR2 mit den Datenleitungen D und /D verbunden werden. In diesem Zustand werden die auf den globalen E/A-Leitungen GIO und /GIO erscheinenden, ausgelesenen Daten in gleicher Weise wieder in das Speicherzellenfeld geschrieben, wie oben in Verbindung mit dem normalen Schreibvorgang beschrieben wurde. Für den Fall, dass die Schaltung in der nichtflüchtigen Betriebsart betrieben wird, ist das Signal RWCTRL auf einem niedrigen Pegel, wodurch die Datenleitungen D und /D von den globalen E/A-Leitungen GIO und /GIO isoliert sind. Für den Fall, dass die Schaltung in der flüchtigen Betriebsart betrieben wird, ist das Signal RWCTRL auf einem hohen Pegel, wodurch die Datenleitungen D und /D mit den globalen E/A-Leitungen GIO und /GIO verbunden sind. Auf diese Weise werden die Daten in der flüchtigen Speicherbetriebsart aufrechterhalten.
  • Es ist auch möglich, die Datenleitungen D und /D in der flüchtigen Betriebsart stattdessen mit den lokalen E/A-Leitungen LIO und /LIO zu verbinden.
  • Wie oben ausgeführt wurde, kann der Auffrischvorgang in der flüchtigen Betriebsart nach jedem Lesevorgang der im Speicherfeld 410 gespeicherten Daten durchgeführt werden. Alternativ kann der Auffrischvorgang in regelmäßigen Intervallen durchgeführt werden, beispielsweise nach Ablauf einer Stunde oder einem längeren Zeitraum.

Claims (28)

  1. Phasenwechselspeicherbaustein mit – einer Phasenwechselspeicherzelle (PCELLi1, PCELLi2, PCELLj1, PCELLj2) mit einem Volumen an Material (104), das zwischen einem amorphen und einem kristallinen Zustand programmierbar ist, und – einer Schreibstromquelle (440), die selektiv einen ersten Schreibstromimpuls anlegt, um die Phasenwechselspeicherzelle mit dem amorphen Zustand zu programmieren, und einen zweiten Schreibstromimpuls anlegt, um die Phasenwechselspeicherzelle mit dem kristallinen Zustand zu programmieren, gekennzeichnet durch – einer Wiederherstellschaltung (420), die den ersten Schreibstromimpuls selektiv an die Phasenwechselspeicherzelle (PCELLi1, PCELLi2, PCELLj1, PCELLj2) anlegt, um den amorphen Zustand wiederherzustellen.
  2. Phasenwechselspeicherbaustein mit – einer Phasenwechselspeicherzelle (PCELLi1, PCELLi2, PCELLj1, PCELLj2) mit einem Volumen an Material (104), das zwischen einem amorphen und einem kristallinen Zustand programmierbar ist, gekennzeichnet durch – eine Schreibstromquelle (440), die in einer Niedrigenergiebetriebsart betreibbar ist, in welcher sie selektiv einen ersten Schreibstromimpuls an die jeweilige Phasenwechselspeicherzelle (PCELLi1, PCELLi2, PCELLj1, PCELLj2) anlegt, um die Phasenwechselspeicherzelle mit dem amorphen Zustand zu programmieren, und einen zweiten Schreibstromimpuls anlegt, um die Phasenwechselspeicherzelle mit dem kristallinen Zustand zu programmieren, und die in einer Hochenergiebetriebsart betreibbar ist, in welcher sie selektiv einen dritten Schreibstromimpuls an die Phasenwechselspeicherzelle anlegt, um die Phasenwechselspeicherzelle mit dem amorphen Zustand zu programmieren, und einen vierten Schreibstromimpuls anlegt, um die Phasenwechselspeicherzelle mit dem kristallinen Zustand zu programmieren, und – eine Wiederherstellschaltung (420), die in der Niedrigenergiebetriebsart betreibbar ist und den ersten Schreibstromimpuls selektiv an die Phasenwechselspeicherzelle anlegt, um den amorphen Zustand wiederherzustellen.
  3. Phasenwechselspeicherbaustein mit – einer Phasenwechselspeicherzelle (PCELLi1, PCELLi2, PCELLj1, PCELLj2) mit einem Volumen an Material (104), das zwischen einem amorphen und ein kristallinen Zustand programmierbar ist, dadurch gekennzeichnet, dass – der Phasenwechselspeicherbaustein (400) für einen Betrieb in einer flüchtigen und einer nichtflüchtigen Speicherbetriebsart eingerichtet ist und – eine Wiederherstellschaltung (420) vorgesehen ist, die wenigstens den amorphen Zustand der Phasenwechselspeicherzelle (PCELLi1, PCELLi2, PCELLj1, PCELLj2) in der flüchtigen Speicherbetriebsart wiederherstellt.
  4. Phasenwechselspeicherbaustein mit – einer Datenleitung (D, /D), – einer Mehrzahl von Eingabe/Ausgabe-Leitungen (LIO, /LIO, GIO, /GIO), – einer Mehrzahl von Bitleitungen (BL1, /BL1,..., BLm, /BLm), – einer Mehrzahl von Wortleitungen (WL1 bis WLn), – einer Mehrzahl von Phasenwechselspeicherzellen (PCELLi1, PCELLi2, PCELLj1, PCELLj2) an Kreuzungen zwischen den Wortleitungen und den Bitleitungen, wobei jede Phasenwechselspeicherzelle ein Volumen an Material (104) umfasst, das zwischen einem amorphen und einen kristallinen Zustand programmierbar ist, – einer Schreibstromquelle (440), die einen ersten und einen zweiten Schreibstromimpuls an die Bitleitungen gemäß einer Spannung auf der Datenleitung ausgibt, wobei der erste Schreibstromimpuls die jeweilige Phasenwechselspeicherzelle in den amorphen Zustand programmiert und der zweite Schreibstromimpuls die jeweilige Phasenwechselspeicherzelle in den kristallinen Zustand programmiert, und – einer Mehrzahl von Abtastverstärkern (S/A1 bis S/Am), die jeweils mit den Bitleitungen und den Eingabe/Ausgabe-Leitungen verbunden sind und die Zustände der Phasenwechselspeicherzellen auslesen, gekennzeichnet durch – einer Wiederherstellschaltung (420), die mit den Eingabe/Ausgabe-Leitungen (LIO, /LIO, GIO, /GIO) und der Datenleitung (D, /D) verbunden ist und die Spannung auf der Datenleitung (D, /D) steuert, um wenigstens den amorphen Zustand der Phasenwechselspeicherzelle wiederherzustellen.
  5. Phasenwechselspeicherbaustein nach einem der Ansprüche 1 bis 4, gekennzeichnet durch eine Leseschaltung (430), welche den Programmierzustand der Phasenwechselspeicherzelle (PCELLi1, PCELLi2, PCELLj1, PCELLj2) liest, wobei die Wiederherstellschaltung (420) von einem Ausgabesignal der Leseschaltung (430) steuerbar ist.
  6. Phasenwechselspeicherbaustein nach Anspruch 5, dadurch gekennzeichnet, dass die Wiederherstellschaltung (420) so betreibbar ist, dass der erste Schreibstromimpuls an die Phasenwechselspeicherzelle (PCELLi1, PCELLi2, PCELLj1, PCELLj2) anlegbar ist, wenn das Ausgabesignal der Leseschaltung (430) anzeigt, dass die Phasenwechselspeicherzelle im amorphen Zustand ist.
  7. Phasenwechselspeicherbaustein nach Anspruch 5 oder 6, dadurch gekennzeichnet, dass ein Ausgang der Leseschaltung (430) eine globale Eingabe/Ausgabe-Leitung (GIO, /GIO) des Speicherbausteins (400) ist.
  8. Phasenwechselspeicherbaustein nach Anspruch 5 oder 6, dadurch gekennzeichnet, dass ein Ausgang der Leseschaltung (430) eine lokale Eingabe/Ausgabe-Leitung (LIO, /LIO) des Speicherbausteins (400) ist.
  9. Phasenwechselspeicherbaustein nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass das phasenwechselnde Material (104) eine Chalkogenidlegierung ist.
  10. Phasenwechselspeicherbaustein nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass der erste Schreibstromimpuls einen Stromwert hat, der größer als der Stromwert des zweiten Schreibstromimpulses ist, und/oder der erste Schreibstromimpuls eine Pulsbreite hat, die kleiner als die Pulsbreite des zweiten Schreibstromimpulses ist.
  11. Phasenwechselspeicherbaustein nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass der erste Schreibstromimpuls einen Stromwert hat, der gleich dem Stromwert des zweiten Schreibstromimpulses ist, und/oder eine Pulsbreite hat, die sich von der Pulsbreite des zweiten Schreibstromimpulses unterscheidet, und/oder eine Abkühlzeitdauer hat, die sich von der Abkühlzeitdauer des zweiten Schreibstromimpulses unterscheidet.
  12. Phasenwechselspeicherbaustein nach einem der Ansprüche 4 bis 11, dadurch gekennzeichnet, dass die Schreibstromquelle (440) den ersten und zweiten Schreibstromimpuls in der flüchtigen Speicherbetriebsart an die Bitleitungen (BL1, /BL1,..., BLm, /BLm) ausgibt und den dritten und vierten Schreibstromimpuls in der nichtflüchtigen Betriebsart ausgibt.
  13. Phasenwechselspeicherbaustein nach einem der Ansprüche 2 und 5 bis 12, dadurch gekennzeichnet, dass der dritte und vierte Schreibstromimpuls jeweils einen Stromwert haben, der größer als der Stromwert des ersten und zweiten Schreibstromimpulses ist.
  14. Phasenwechselspeicherbaustein nach einem der Ansprüche 1, 2, und 4 bis 13, dadurch gekennzeichnet, dass er in einer flüchtigen und einer nichtflüchtigen Speicherbetriebsart betreibbar ist, wobei die Wiederherstellschaltung (420) während der flüchtigen Betriebsart aktiviert und während der nichtflüchtigen Betriebsart deaktiviert ist.
  15. Phasenwechselspeicherbaustein nach Anspruch 14, dadurch gekennzeichnet, dass die Niedrigenergiebetriebsart der flüchtigen Speicherbetriebsart und die Hochenergiebetriebsart der nichtflüchtigen Betriebsart entspricht.
  16. Phasenwechselspeicherbaustein nach einem der Ansprüche 5 bis 15, dadurch gekennzeichnet, dass die Wiederherstellschaltung (420) in der Niedrigenergiebetriebsart den ersten Schreibstromimpuls an die Phasenwechselspeicherzelle (PCELLi1, PCELLi2, PCELLj1, PCELLj2) anlegt, wenn das Ausgabesignal der Leseschaltung (430) anzeigt, dass die Phasenwechselspeicherzelle im amorphen Zustand ist.
  17. Phasenwechselspeicherbaustein nach einem der Ansprüche 3 und 14 bis 16, dadurch gekennzeichnet, dass der Zustand der Phasenwechselspeicherzelle (PCELLi1, PCELLi2, PCELLj1, PCELLj2) während der nichtflüchtigen Betriebsart nicht wiederaufgefrischt wird.
  18. Phasenwechselspeicherbaustein nach einem der Ansprüche 3 und 14 bis 17, dadurch gekennzeichnet, dass während der flüchtigen Betriebsart weniger Volumen des phasenwechselnden Materials (104) in einem amorphen Zustand ist als während der nichtflüchtigen Betriebsart, wenn das Material (104) mit dem amorphen Zustand programmiert ist.
  19. Phasenwechselspeicherbaustein nach einem der Ansprüche 1 bis 18, dadurch gekennzeichnet, dass der Grad, mit dem wenigstens ein Teil des phasenwechselnden Materials in einem amorphen Zustand ist, während der nichtflüchtigen Betriebsart größer als während der flüchtigen Betriebsart ist, wenn das Material (104) mit dem amorphen Zustand programmiert ist.
  20. Phasenwechselspeicherbaustein nach einem der Ansprüche 5 bis 19, dadurch gekennzeichnet, dass die Wiederherstellschaltung (420) darauf ausgelegt ist, den amorphen Zustand der Phasenwechselzelle (PCELLi1, PCELLi2, PCELLj1, PCELLj2) wiederherzustellen, wenn das Ausgabesignal der Leseschaltung (430) anzeigt, dass die Phasenwechselzelle im amorphen Zustand ist.
  21. Phasenwechselspeicherbaustein nach einem der Ansprüche 5 bis 20, dadurch gekennzeichnet, dass die Wiederherstellschaltung (420) darauf ausgelegt ist, den kristallinen Zustand der Phasenwechselzelle (PCELLi1, PCELLi2, PCELLj1, PCELLj2) wiederherzustellen, wenn das Ausgabesignal der Leseschaltung (430) anzeigt, dass die Phasenwechselzelle im kristallinen Zustand ist.
  22. Phasenwechselspeicherbaustein nach einem der Ansprüche 1 bis 21, dadurch gekennzeichnet, dass die Wiederherstellschaltung (420) eine Spannung auf der Datenleitung (D, /D) steuert, um den kristallinen Zustand der Phasenwechselzelle (PCELLi1, PCELLi2, PCELLj1, PCELLj2) wiederherzustellen.
  23. Programmierverfahren für eine Phasenwechselspeicherzelle, die ein Volumen an Material (104) umfasst, das zwischen einem amorphen und einem kristallinen Zustand programmierbar ist, bei dem – selektiv ein erster Schreibstromimpuls und ein zweiter Schreibstromimpuls an die Phasenwechselspeicherzelle (PCELLi1, PCELLi2, PCELLj1, PCELLj2) angelegt werden, wobei mit dem ersten Schreibstromimpuls die Phasenwechselspeicherzelle mit dem amorphen Zustand programmiert wird und mit dem zweiten Schreibstromimpuls die Phasenwechselspeicherzelle mit dem kristallinen Zustand programmiert wird, gekennzeichnet durch folgende Schritte: – Detektieren des Zustandes der Phasenwechselspeicherzelle (PCELLi1, PCELLi2, PCELLj1, PCELLj2) und – Ausführen eines ersten Wiederherstellvorgangs durch erneutes Anlegen des ersten Schreibstromimpulses an die Phasenwechselspeicherzelle, wenn der amorphe Zustand detektiert wird.
  24. Programmierverfahren nach Anspruch 23, dadurch gekennzeichnet, dass das Detektieren des Zustandes der Phasenwechselspeicher zelle (PCELLi1, PCELLi2, PCELLj1, PCELLj2) bei jedem Lesevorgang durchgeführt wird und der erste Wiederherstellvorgang bei jedem Lesevorgang ausgeführt wird, wenn der amorphe Zustand der Phasenwechselspeicherzelle detektiert wird.
  25. Programmierverfahren nach Anspruch 23, dadurch gekennzeichnet, dass das Detektieren des Zustandes der Phasenwechselspeicherzelle (PCELLi1, PCELLi2, PCELLj1, PCELLj2) bei jedem Lesevorgang durchgeführt wird und der erste oder ein zweiter Wiederherstellvorgang bei jedem Lesevorgang ausgeführt wird.
  26. Programmierverfahren nach Anspruch 23, dadurch gekennzeichnet, dass das Detektieren des Zustandes der Phasenwechselspeicherzelle (PCELLi1, PCELLi2, PCELLj1, PCELLj2) in regelmäßigen Abständen wiederholt wird und dabei jeweils der erste Wiederherstellvorgang durchgeführt wird, wenn der amorphe Zustand der Phasenwechselspeicherzelle detektiert wird.
  27. Programmierverfahren nach Anspruch 23, dadurch gekennzeichnet, dass das Detektieren des Zustandes der Phasenwechselspeicherzelle (PCELLi1, PCELLi2, PCELLj1, PCELLj2) in regelmäßigen Abständen wiederholt wird und dabei jeweils der erste und/oder ein zweiter Wiederherstellvorgang durchgeführt wird.
  28. Programmierverfahren nach Anspruch 26 oder 27, dadurch gekennzeichnet, dass der regelmäßige Abstand wenigstens sechzig Minuten beträgt.
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