JP2008518373A - 相変化メモリセルを有する集積回路および相変化メモリセルのアドレス指定方法 - Google Patents
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Abstract
本発明は、多数のビット線(bl)および多数のワード線(wl)並びに、多数のビット線(bl)とワード線(wl)とによる別個のビット線/ワード線対間に結合されて、メモリセルにデータを記憶する多数のメモリセル(MC)を備えている集積回路に関する。各メモリセル(MC)は、選択ユニット(U)およびプログラム可能な抵抗(R)を備える。相変化抵抗(R)の値は、供給電圧(Vdd)を第1相変化抵抗(Ropt)を通過する駆動電流(Im)の最大値で割ったものによって規定される、前記第1の相変化抵抗(Ropt)の値よりも大きくする。
Description
本発明は、プログラム可能な相変化抵抗を含むメモリセルを有する集積回路、および、プログラム可能な相変化抵抗を含むメモリセルへのアクセス方法に関する。
いわゆる相変化材料をデータ記憶機構として使用することに基づく、新しい半導体メモリデバイス、すなわち相変化メモリは、次世代の不揮発性メモリとなる可能性がある。この相変化メモリは、例えばカルコゲナイド合金の結晶構造における可逆変化を探知するものである。
相変化メモリは、典型的には、構成要素であるセルのアレイを備えており、各セルは、データを記憶するためのある相変化材料を有する。カルコゲナイド合金を集積回路に組み込むことにより、そのようなセルは、高速にスイッチングするプログラム可能な抵抗として動作し得る。特にそのような相変化メモリセルは、相変化材料から成る抵抗と、ある種の選択手段との直列配置を備えている。相変化抵抗は、結晶状態における低抵抗値と、アモルファス状態における高抵抗値とによって特徴付けられる。セルを加熱して、この2つの状態間を可逆的に遷移させることができる。これは、例えば、セルにおいて電気を消費することで行うことができる。アモルファス状態は、ある閾電圧以上で低オームのフィラメントが形成されるという特性を有する。プログラミング電圧にて得られるこの抵抗の抵抗値は相対的に低く、アモルファスおよび結晶状態の双方で等しい。この抵抗値はダイナミック−オン抵抗と称され、この値が、印加したプログラミング電圧パルスに対する抵抗の有効な電気的応答を決定し、すなわち、プログラム可能な抵抗の抵抗値Rとは、ダイナミック−オン抵抗のことを云う。
相変化材料の結晶からアモルファスへの相変化は、短い高電力パルス、すなわちRESET(リセット)パルスでプログラムすることができる。アモルファスから結晶状態への遷移は、相対的に長くかつ低い電力パルス、すなわちSET(セット)パルスで材料をプログラミングすることによって行い得る。相変化材料メモリのプログラミングについての詳細は、WO2004/025659を参照されたい。
選択手段は、ダイオード、バイポーラトランジスタ、または(N)MOSトランジスタとして実現することができる。組み込みアプリケーションの点で、プログラム可能な相変化抵抗と直列のNMOSトランジスタを用いることは、製造の点からみて好ましい選択肢であり、それは、組み込みアプリケーションにとって最も信頼性の高い選択肢であるからである。
プログラム可能な相変化抵抗を有する代表的なメモリセルでは、(N)MOSトランジスタのソース電極を、基準電圧、好ましくは共通アースに接続し、ドレイン電極を、プログラム可能な抵抗Rに直列に接続している。
図9に、従来技術による、プログラム可能な抵抗を有するNMOSトランジスタのアレイに基づくメモリを示す。各トランジスタのドレインは、プログラム可能な抵抗を介してビット線blに接続している。NMOSトランジスタのゲートは、ワード線wlに接続している。トランジスタのソースは、共通のアースに接続している。ここでは、中央セルに対するワード線wlおよびビット線blへVddを印加することによって、中央セルのみへアドレス指定を実施して、リセット動作を行う場合を示す。他の全てのワード線wlおよびビット線blは、ゼロ電圧でアドレス指定されている。リセット動作には、プログラム可能な抵抗に最大の電力を供給する必要があるとされている。このような相変化メモリの従来技術の例が、EP1326254およびWO2004/057618に開示されている。EP1326254においては、ビット線の電圧のみを調整して異なる抵抗値を持つセルをプログラムしているが、ワード線は、単にそれぞれのメモリセルを選択するのに用いている。
図10に、WO00/57498による相変化メモリセルの、コンタクトセルの一部の側面図を示す。このセルは、相変化材料PCの頂部における頂部電極TEと、側壁スペーサとしての底部電極BEとを備えている。ここでは、例えば(N)MOSトランジスタのような選択手段は図示していない。底部電極BEの幅Wは、このメモリセルにおける臨界寸法とみなされるが、これは、この値が、抵抗の抵抗値および所要リセット電力の両方を決定するためである。
図11に、WO2004/057618A2による相変化セルの、ラインセルの上面図を示す。ここでのメモリセルは、相変化材料PCに接蝕する2つのビアまたはプラグVPから成る。この、相変化材料PCに接蝕するビアまたはプラグVP間には、ビアVPと相変化材料PCとの接触面積よりも小さい断面を有する相変化材料から成る接続部を設ける。この接続部の幅Wも、このメモリセルにおける臨界寸法とみなされる。
図10における底部電極BEの幅Wは、図11による相変化ラインセルにおける線の幅と同様に、プログラム可能な抵抗の抵抗値ならびにそれに必要なプログラミング電力に影響を及ぼす。幅Wが増加すると、所要プログラミング電力は増加するが、セルの抵抗値は減少する。従って、図9および図10によるセルの幅Wが、例えばプロセスの変動によって変動する場合には、メモリアレイ内の様々なメモリセルのプログラミングに対して悪影響を及ぼすことになる。
2004/025659には、幅の変動が所要プログラミング時間に及ぼす影響を低減する方法が記載されている。ここでは、セルをリセットするために、ほぼ矩形波状の第1パルスをメモリセルに印加する。セルをセットするためには、ほぼ三角形状の第2パルスをメモリセルに印加する。セットパルスの振幅および減衰率は、全セルをセットするように選択している。
プログラム可能な抵抗と直列なNMOSトランジスタから成るメモリセルでは、その抵抗への電力負荷は、直列接続に亘る所定の電圧パルスに対して、NMOSトランジスタの実効抵抗に対するプログラム可能な抵抗の抵抗値に依存する。NMOSトランジスタの実効抵抗は、ソース−ドレイン電圧に依存するものの、供給電圧Vddと最大駆動電流Imとの比、すなわちVdd/Imを良好な抵抗値として用いて、NMOSトランジスタを特徴付けることができる。最大電源負荷は、プログラム可能な抵抗の最適抵抗値Roptにて得ることができ、その値は、トランジスタの抵抗値、すなわちVdd/Imにほぼ等しいことに留意すべきである。プログラム可能な抵抗への対応する電源負荷は、約0.5×Vdd/Imである。
上述したメモリセルの電力負荷はメモリセルの抵抗値に依存するため、メモリセルの幅Wにそれ相応に依存することになる。プロセス変動は、臨界寸法Wを変動させることになり、従って、メモリアレイの各セルへの電力負荷に変動を引き起こすこととなる。使用するプログラミング電圧は、アレイの全セルに対して同じとするのが理想的である。しかしながら、対応する電源負荷における変動により、同じ電圧パルスでも、異なる臨界寸法Wを有するセルに対してプログラミング条件が異なってしまう。
従って、本発明の目的は、相変化メモリ抵抗を含むメモリセルを有する集積回路、および、プログラム可能な相変化抵抗を含むメモリセルをアドレス指定する方法であって、所要プログラミング電圧パルスが前記メモリセルの寸法の変動に反応しにくいような、アドレス指定方法を提供することにある。
この目的は、請求項1による集積回路、および請求項6によるメモリセルのアドレス指定方法によって達成される。
従って、多数のビット線および多数のワード線並びに、これら多数のビット線とワード線とによる別個のビット線/ワード線対間に結合されて、データを記憶するための多数のメモリセルを備える集積回路が提供される。各メモリセルは、選択ユニットおよびプログラム可能な相変化抵抗から成る。この相変化抵抗の値は、供給電圧を最大駆動電流で割ったもので定義する第1の相変化抵抗の値よりも大きくする。従って、プログラム可能な相変化抵抗の値を規定することで、所要プログラミング電力の変動が、セル寸法の変動に対応し、セルがセル寸法の変動に感応しにくくなる。
本発明の好適例によれば、プログラム可能な相変化抵抗の値は、前記第1の相変化抵抗の値(Ropt)の1.2〜2.2倍とする。その結果、リセット動作に電圧を必要とする、プログラム可能な相変化抵抗に対するこれらの値は、抵抗の変化による変動および所要電力の変化による変動が相殺されるので、臨界幅の変動に無関係となる。
本発明の他の好適例によれば、プログラム可能な相変化抵抗の抵抗値は、前記第1の相変化抵抗の値(Ropt)の1.8倍とする。この1.8倍は、最適値に相当する。
本発明は、ビット線およびワード線を有するメモリセルのアレイ内のメモリセルを、アドレス指定する方法にも関する。各メモリセルは、選択ユニットおよびプログラム可能な相変化抵抗を備えている。プログラム可能な相変化抵抗Rは、その抵抗値が、供給電圧を最大駆動電流で割ることによって規定される、抵抗器への最適な電源負荷に相当する相変化抵抗の値よりも大きくなるように設定する。
本発明の他の好適例によれば、選択されたメモリセルのセット動作に対して、ビット線の電圧並びにワード線の電圧を低くする。
本発明の基本的な考え方は、プログラム可能な相変化抵抗の抵抗値を、最適な入力電力、すなわちVdd/Imを達成し得る値よりも高い値に設計することにある。そのようなプログラム可能な相変化抵抗では、リセット電圧が、相変化メモリセルの寸法の変動に無関係になる。セット電圧が相変化メモリセルの寸法の変動にわずかしか依存しないように、ビット線の電圧を下げることにより、セット動作を達成することができる。同様にワード線の電圧を下げると、メモリセルのセル寸法に強く依存するようになる。セットプログラミング用には、ビット線の電圧およびワード線の電圧を調整することによって、セットおよびリセットプログラム電圧の両方が、メモリセルのプログラム可能な相変化抵抗におけるセル寸法の変動に無関係となるようにすることができる。
本発明のこれらおよび他の要点を、以下実施例について詳細に説明して明らかにする。
図1に、本発明による基本的な相変化メモリセルの回路図を示す。このメモリセルは、選択ユニットとしてのNMOSトランジスタTと、プログラム可能な相変化抵抗Rとを備えている。プログラム可能な相変化抵抗Rは、NMOSトランジスタTのドレイン端子と接続しており、さらに、ビット線電圧を供給するビット線とも接続している。ここでは、このビット線電圧は供給電圧Vddであり、抵抗Rに最大駆動電流Imを供給することができる。NMOSトランジスタTのゲートは、ワード線wlと接続しており、供給電圧Vddが供給される。NMOSトランジスタTのソースは、共通アースとし得る基準電位と接続している。なお、図1のメモリセルは、図9によるアレイに配置することができる。
図2に、図1のNMOSトランジスタの簡単な解析モデルのグラフを示す。ここには、リセット条件での、正規化したソース−ドレイン電圧差に対するNMOSトランジスタTの正規化駆動電流を示す。
抵抗Rの値が、最大駆動電流で割った供給電圧Vdd/Imと比べて小さい場合は、V=R×Iであるため、抵抗Rでの電圧降下も同様に小さくなり、対応する電源負荷が最適値よりも低くなる。抵抗Rの値が、Vdd/Imと比べて大きい場合は、抵抗Rでの電圧降下は大きくなるが、トランジスタでの電圧降下Vtrは小さくなる。図2に示すように、トランジスタの対応する駆動電流Imは低く、さらに、結果として生じる電力負荷も最適値よりも低くなる。最適な電源負荷は、抵抗Rの値がほぼVdd/Imに等しい場合に得られる。
図3は、図1のメモリセルのモデルのグラフを示す。曲線PL1は、正規化した抵抗の大きさR×Im/Vddに対する、抵抗への正規化した電源負荷P/(Vdd×Im)を示している。曲線PL2およびPL3は、メモリセルの線幅の変動による、相対的な電力変動を示している。曲線PL3は、線幅の変動による、所要リセット電力の変化を示している。なおこれらの変化は、熱によるものであることに留意されたい。より大きめの臨界寸法Wを有するセルを融解させるには、大きい電力を必要とする。曲線PL2は、抵抗値の変化と、抵抗に実際に供給される電力負荷の関連する変化とを示している。従って、最適な電源負荷(曲線PL1の最大値)は、R=0.9×Vdd/Imであることがわかる。しかしながら、この点では、曲線PL2とPL3とは交差していない。曲線PL2およびPL3を評価すると、R=1.8×Vdd/Imにてこれらの曲線は交差し、さらに、所要リセット電力の変動と電力負荷の変動が相殺されるため、リセット電圧が、線幅Wの変動に無関係になることがわかる。
上述したように、図11によるラインセルの抵抗は、Wを線幅として、W−1に比例する。従って、
δR/R=−δW/W
となる。
δR/R=−δW/W
となる。
所要プログラミング電力は、臨界寸法Wの大きさに正比例する。大規模計算により、所要プログラミング電力は、Wに指数関数的に、次のとおりWnに依存することが明らかになっており、nは0.33〜0.66の範囲内の値で、典型的にはn=0.5である。なお上の計算においてn=0.5としても、他のnの値に対しても本発明の原理は有効である。従って、
δP/P=1/2 δW/W
となることがわかる。
δP/P=1/2 δW/W
となることがわかる。
図4に、図1のメモリセルを、より正確なトランジスタの数値モデルを用いてリセット条件に対して計算したグラフを示す。x軸は、nm単位での線幅Wを示している。ここでは、供給電圧Vddを1.2V、ゲート−ソース電圧Vgsを1.2Vとする場合に対するリセット条件を示す。NMOSトランジスタの幅は、500nmである。この計算において、最大駆動電流は250μAである。具体的には、このグラフは、図11、すなわちWO2004/057618によるラインセルに相当する。相変化線の抵抗は、その幅Wに依存する。幅30nmは、4.6kオームに相当する。最適な入力電力Poptは、30nmの線幅と4.6kオームに対応する。後者の値は、Vdd/Im=4.8kオームとほぼ同じである。ここで、曲線PLは、負荷へ供給される電力に相当し、曲線PTは、トランジスタTにおいて消費される電力に相当し、さらに、曲線PRESETは、リセット動作に必要な電力に相当する。
抵抗Rへの最適な入力電力は、曲線PLと曲線PRESETとが交わる点に相当するが、これは、抵抗で必要な電力が、実際に供給される電力に相当するためである。これは、30nmの幅Wに相当する。ここでは、157μWに相当する電力は、185μAの電流を有する。
図5に、リセット条件に対する、図4の曲線PRESETおよびPLの導関数dP/dWのグラフを示す。x軸は、nm単位の線幅Wを示している。図5の条件は、図4の条件に対応している。ここでは、所要リセット電力の導関数dP/dWであるDRESETと、図4の負荷への電力の導関数DL、すなわちdP/dWを示している。2つの曲線DRESETとDLとは、D1にて交差している。この点D1において、リセット電力の導関数DRESETと、負荷への電力の導関数DLとが、互いに一致する。導関数は曲線PRESETおよびPLの変化に関係するため、点D1において、所要リセット電力の変化と負荷への電力の変化とは互いに一致し、そのため、リセット電圧は、メモリセルの幅の変動に無関係になる。言い換えれば、リセット条件に必要な電力の変化は、図4のように抵抗への電力の変化に一致するようになり、相変化線の抵抗が、その線幅で変化するようになる。30nmの線幅は、4.6kオームに相当する。21nmの線幅(6.6kオームに相当する)の点D1は、その線幅の変動がリセット条件に全く影響を及ぼさないことがわかるが、これは、両者が同一の変化率から成るためである。図4によれば、対応する入力電力は、約140μWとなる。6.6kオームの抵抗値は、Vdd/Im、すなわち、4.8kオームの約1.4倍大きい。
図6に、セット条件に対する導関数dP/dWのグラフを示す。x軸は、nm単位の線幅Wを示している。ここでは、供給電圧を0.705Vとし、かつゲート−ソース電圧を1.2Vとした場合のセット条件を示す。ここでは、ビット線電圧は、図4および図5の場合と比べて低くする。トランジスタの幅は、ここでも、500nmとした。相変化ラインの抵抗は、図4および図5の場合に対応しており、すなわち、30nmの線幅は、4.6kオームに相当する。曲線D3は、セット動作のための所要電力の導関数、すなわちdP/dWに相当し、かつ、曲線D4は、負荷への電力の導関数、dP/dWに相当する。これら2つの曲線D3およびD4は、D5にて交差する。従ってD5では、D3およびD4が、所要電力D3および負荷への電力D4の導関数を示しているように、セット動作のパラメータは、線幅の変動に無関係になる。線幅が26nmの場合(5.3kオームに相当する)、線幅の実際の変動が、セット条件になんら影響しなくなる。しかしながら、この5.3kオームの値(線幅26nmに相当する)は、図5によるリセット動作のための抵抗(6.6kオーム)よりも低い。従って、抵抗値を6.6kオームに、すなわち線幅を21nmに選択すると、いくらかの変動を引き起こすことになるが、それでも、この影響は、最適な電力負荷を得る4.6kオームの値を用いた場合よりも小さい。
図7に、別のセット条件での導関数dP/dWのグラフを示す。x軸は、線幅Wをnm単位で示している。ここでは、セット動作の条件を供給電圧Vddを1.2V、ゲート−ソース間電圧Vgsを0.89Vとした場合を示す。従って、ここでは、ビット線電圧は図4および図5の場合と同様に選択しているが、ワード線電圧はそれらの場合よりも低くする。他の全ての条件、すなわち、NMOSトランジスタの幅は500nmとし、相変化線の抵抗値は、線幅30nmにて4.6kオームとするのであって、これは、図4,5および6による場合に相当する。曲線D6は、セット動作に要する電力の導関数、すなわちdP/dWに相当し、曲線D7は、負荷への電力の導関数、すなわちdP/dWに相当する。これら2つの曲線D6およびD7は、D8にて交差している。従って、この所要電力の変動および負荷への電力の変動は、D8にて同じになる。よって、セット電圧は、線幅Wにおける変動に無関係になる。この条件は、線幅13nmにて生じ、これは、10.6kオームに相当する。この抵抗値は、6.6kOhmのリセット動作に相当する値よりも高くなる。しかしながら、6.6kオームにおいて(これは、リセット条件に好適である)、すなわち、線幅21nmにおいては、線幅の変動に対する強い依存性が見られる。
従って、ワード線電圧を下げると、線幅の変動に関してはセットパラメータに強く依存するようになる。
図8に、他のセット条件に対する導関数dP/dWの別のグラフを示す。x軸は、線幅Wをnm単位で示している。ここでは、供給電圧を0.76V、ゲート・ソース電圧は1.05Vとした場合のセット条件を示している。従って、ビット線およびワード線電圧はともに、セット動作に対して低くなっている。他のパラメータは、図4,5,6および7によって述べた条件と一致している。ここで、曲線D9は、セット動作に要する電力の導関数、すなわち、dP/dWに対応し、曲線D10は、負荷への電力の導関数、すなわちdP/dWに対応する。これら2つの曲線D9およびD10は、D11にて交差している。従って、この点にて、セットパラメータは、線幅の変動に無関係になる。この点は、6.6kオームに相当する線幅21nmに一致する。従って、6.6kオームの抵抗において、線幅における変動はセット条件になんら影響を及ぼさなくなる。なお、この抵抗は、図5のリセット条件に対する値に一致していることに留意されたい。
従って、線幅を21nmに選択した場合は抵抗値は6.6kオームとなり、リセット条件が線幅の変動に依存しなくなり、さらに、セットプログラミングのためのビット線電圧およびワード線電圧を低くした場合にも、セット条件が線幅の変動に無関係となる。
要するに、相変化抵抗の値を、最適な入力電圧を得ることができる抵抗の値よりも大きく選択することによって、すなわち、1.2〜2.2、または、好適には1.3〜2.0であって最適値を1.8とすることによって、リセット電圧が、相変化メモリセルのセル寸法の変動に無関係になる。同一の条件にて、ビット線電圧を下げて、セット電圧が相変化メモリセルのセル寸法の変動にほんのわずかしか依存しないような条件を得ることができる。しかしながら、ワード線電圧を下げると、セルの寸法に強く依存するようになって好ましくない。しかしながら、ビット線電圧並びにワード線電圧を、セット条件に合うように調整した場合には、セット線圧並びにリセットプログラミング電圧が、相変化メモリセルにおけるセル寸法に無関係になる抵抗値を見出すことができる。
上述した実施態様は本発明を制限するものではなく、当業者は、添付の請求の範囲から逸脱することなく多くの代わりの実施態様を設計することができることに留意されたい。請求項の範囲において、どの括弧内の参照符号も、請求の範囲を制限するものとして解釈されるべきではない。「備え」という言葉は、請求の範囲に挙げられたもの以外の要素またはステップの存在を排除するものではない。要素の前の「1つの」または「単一の」は、そのような要素が多数存在することを排除するものではない。複数の手段を列挙している装置クレームにおいて、それらの手段の幾つかを、同一のハードウェアによって実現してもよい。ある手法を、互いに異なる独立項において引用しているという単なる事実は、それらの手法を組み合わせて使用することが有利ではない、ということを示すものではない。
さらに、請求項における参照符号はどれでも、請求の範囲を制限するものとして解釈されるべきではない。
Claims (6)
- 多数のビット線(bl)および多数のワード線(wl)と共に、前記多数のビット線(bl)とワード線(bl)の別個のビット線/ワード線対間に結合されて、データを記憶する多数のメモリセル(MC)を備えている集積回路において、
各メモリセル(MC)が、選択ユニット(T)およびプログラム可能な相変化抵抗(R)を備え、
RPCを前記相変化抵抗(R)の抵抗値、Vddを前記メモリセル(MC)の供給電圧、およびImを前記選択ユニット(T)の最大駆動電流とする場合に、比率RPC×Im/Vdd>1、
か成立する集積回路。 - 請求項1に記載の集積回路において、前記比率が、1.2〜2.2、特に1.5〜2に相当する集積回路。
- 請求項1または2に記載の集積回路において、前記比率が1.8である集積回路。
- 請求項1に記載の集積回路において、
前記メモリセル(MC)のうちの選択したメモリセルでのセット動作に対して、前記ビット線の電圧および前記ワード線の電圧を低くする集積回路。 - ビット線(bl)およびワード線(wl)を有するメモリセルのアレイ内のメモリセル(MC)をアドレス指定する方法であって、
各メモリセル(MC)が、選択ユニット(T)およびプログラム可能な相変化抵抗(R)を備え、
RPCを前記相変化抵抗(R)の抵抗値、Vddを前記メモリセル(MC)の供給電圧、およびImを前記選択ユニット(T)の最大駆動電流とする場合に、比率RPC×Im/Vdd>1
が成立するメモリセルのアドレス指定方法。 - 請求項5に記載のアドレス指定方法において、
前記メモリセル(MC)のうち選択したメモリセルでのセット動作に対して、前記ビット線の電圧および前記ワード線の電圧を低くするアドレス指定方法。
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