JP2008518373A - 相変化メモリセルを有する集積回路および相変化メモリセルのアドレス指定方法 - Google Patents

Abstract

本発明は、多数のビット線(bl)および多数のワード線(wl)並びに、多数のビット線(bl)とワード線(wl)とによる別個のビット線／ワード線対間に結合されて、メモリセルにデータを記憶する多数のメモリセル(MC)を備えている集積回路に関する。各メモリセル(MC)は、選択ユニット(U)およびプログラム可能な抵抗(R)を備える。相変化抵抗(R)の値は、供給電圧(V_dd)を第１相変化抵抗(R_opt)を通過する駆動電流(I_m)の最大値で割ったものによって規定される、前記第１の相変化抵抗(R_opt)の値よりも大きくする。

Description

本発明は、プログラム可能な相変化抵抗を含むメモリセルを有する集積回路、および、プログラム可能な相変化抵抗を含むメモリセルへのアクセス方法に関する。

いわゆる相変化材料をデータ記憶機構として使用することに基づく、新しい半導体メモリデバイス、すなわち相変化メモリは、次世代の不揮発性メモリとなる可能性がある。この相変化メモリは、例えばカルコゲナイド合金の結晶構造における可逆変化を探知するものである。

相変化メモリは、典型的には、構成要素であるセルのアレイを備えており、各セルは、データを記憶するためのある相変化材料を有する。カルコゲナイド合金を集積回路に組み込むことにより、そのようなセルは、高速にスイッチングするプログラム可能な抵抗として動作し得る。特にそのような相変化メモリセルは、相変化材料から成る抵抗と、ある種の選択手段との直列配置を備えている。相変化抵抗は、結晶状態における低抵抗値と、アモルファス状態における高抵抗値とによって特徴付けられる。セルを加熱して、この２つの状態間を可逆的に遷移させることができる。これは、例えば、セルにおいて電気を消費することで行うことができる。アモルファス状態は、ある閾電圧以上で低オームのフィラメントが形成されるという特性を有する。プログラミング電圧にて得られるこの抵抗の抵抗値は相対的に低く、アモルファスおよび結晶状態の双方で等しい。この抵抗値はダイナミック−オン抵抗と称され、この値が、印加したプログラミング電圧パルスに対する抵抗の有効な電気的応答を決定し、すなわち、プログラム可能な抵抗の抵抗値Ｒとは、ダイナミック−オン抵抗のことを云う。

相変化材料の結晶からアモルファスへの相変化は、短い高電力パルス、すなわちＲＥＳＥＴ（リセット）パルスでプログラムすることができる。アモルファスから結晶状態への遷移は、相対的に長くかつ低い電力パルス、すなわちＳＥＴ（セット）パルスで材料をプログラミングすることによって行い得る。相変化材料メモリのプログラミングについての詳細は、ＷＯ２００４／０２５６５９を参照されたい。

選択手段は、ダイオード、バイポーラトランジスタ、または（Ｎ）ＭＯＳトランジスタとして実現することができる。組み込みアプリケーションの点で、プログラム可能な相変化抵抗と直列のＮＭＯＳトランジスタを用いることは、製造の点からみて好ましい選択肢であり、それは、組み込みアプリケーションにとって最も信頼性の高い選択肢であるからである。

プログラム可能な相変化抵抗を有する代表的なメモリセルでは、（Ｎ）ＭＯＳトランジスタのソース電極を、基準電圧、好ましくは共通アースに接続し、ドレイン電極を、プログラム可能な抵抗Ｒに直列に接続している。

図９に、従来技術による、プログラム可能な抵抗を有するＮＭＯＳトランジスタのアレイに基づくメモリを示す。各トランジスタのドレインは、プログラム可能な抵抗を介してビット線ｂｌに接続している。ＮＭＯＳトランジスタのゲートは、ワード線ｗｌに接続している。トランジスタのソースは、共通のアースに接続している。ここでは、中央セルに対するワード線ｗｌおよびビット線ｂｌへＶ_ｄｄを印加することによって、中央セルのみへアドレス指定を実施して、リセット動作を行う場合を示す。他の全てのワード線ｗｌおよびビット線ｂｌは、ゼロ電圧でアドレス指定されている。リセット動作には、プログラム可能な抵抗に最大の電力を供給する必要があるとされている。このような相変化メモリの従来技術の例が、ＥＰ１３２６２５４およびＷＯ２００４／０５７６１８に開示されている。ＥＰ１３２６２５４においては、ビット線の電圧のみを調整して異なる抵抗値を持つセルをプログラムしているが、ワード線は、単にそれぞれのメモリセルを選択するのに用いている。

図１０に、ＷＯ００／５７４９８による相変化メモリセルの、コンタクトセルの一部の側面図を示す。このセルは、相変化材料ＰＣの頂部における頂部電極ＴＥと、側壁スペーサとしての底部電極ＢＥとを備えている。ここでは、例えば（Ｎ）ＭＯＳトランジスタのような選択手段は図示していない。底部電極ＢＥの幅Ｗは、このメモリセルにおける臨界寸法とみなされるが、これは、この値が、抵抗の抵抗値および所要リセット電力の両方を決定するためである。

図１１に、ＷＯ２００４／０５７６１８Ａ２による相変化セルの、ラインセルの上面図を示す。ここでのメモリセルは、相変化材料ＰＣに接蝕する２つのビアまたはプラグＶＰから成る。この、相変化材料ＰＣに接蝕するビアまたはプラグＶＰ間には、ビアＶＰと相変化材料ＰＣとの接触面積よりも小さい断面を有する相変化材料から成る接続部を設ける。この接続部の幅Ｗも、このメモリセルにおける臨界寸法とみなされる。

図１０における底部電極ＢＥの幅Ｗは、図１１による相変化ラインセルにおける線の幅と同様に、プログラム可能な抵抗の抵抗値ならびにそれに必要なプログラミング電力に影響を及ぼす。幅Ｗが増加すると、所要プログラミング電力は増加するが、セルの抵抗値は減少する。従って、図９および図１０によるセルの幅Ｗが、例えばプロセスの変動によって変動する場合には、メモリアレイ内の様々なメモリセルのプログラミングに対して悪影響を及ぼすことになる。

２００４／０２５６５９には、幅の変動が所要プログラミング時間に及ぼす影響を低減する方法が記載されている。ここでは、セルをリセットするために、ほぼ矩形波状の第１パルスをメモリセルに印加する。セルをセットするためには、ほぼ三角形状の第２パルスをメモリセルに印加する。セットパルスの振幅および減衰率は、全セルをセットするように選択している。

プログラム可能な抵抗と直列なＮＭＯＳトランジスタから成るメモリセルでは、その抵抗への電力負荷は、直列接続に亘る所定の電圧パルスに対して、ＮＭＯＳトランジスタの実効抵抗に対するプログラム可能な抵抗の抵抗値に依存する。ＮＭＯＳトランジスタの実効抵抗は、ソース−ドレイン電圧に依存するものの、供給電圧Ｖ_ｄｄと最大駆動電流Ｉ_ｍとの比、すなわちＶ_ｄｄ／Ｉ_ｍを良好な抵抗値として用いて、ＮＭＯＳトランジスタを特徴付けることができる。最大電源負荷は、プログラム可能な抵抗の最適抵抗値Ｒ_ｏｐｔにて得ることができ、その値は、トランジスタの抵抗値、すなわちＶ_ｄｄ／Ｉ_ｍにほぼ等しいことに留意すべきである。プログラム可能な抵抗への対応する電源負荷は、約０．５×Ｖ_ｄｄ／Ｉ_ｍである。

上述したメモリセルの電力負荷はメモリセルの抵抗値に依存するため、メモリセルの幅Ｗにそれ相応に依存することになる。プロセス変動は、臨界寸法Ｗを変動させることになり、従って、メモリアレイの各セルへの電力負荷に変動を引き起こすこととなる。使用するプログラミング電圧は、アレイの全セルに対して同じとするのが理想的である。しかしながら、対応する電源負荷における変動により、同じ電圧パルスでも、異なる臨界寸法Ｗを有するセルに対してプログラミング条件が異なってしまう。

従って、本発明の目的は、相変化メモリ抵抗を含むメモリセルを有する集積回路、および、プログラム可能な相変化抵抗を含むメモリセルをアドレス指定する方法であって、所要プログラミング電圧パルスが前記メモリセルの寸法の変動に反応しにくいような、アドレス指定方法を提供することにある。

この目的は、請求項１による集積回路、および請求項６によるメモリセルのアドレス指定方法によって達成される。

従って、多数のビット線および多数のワード線並びに、これら多数のビット線とワード線とによる別個のビット線／ワード線対間に結合されて、データを記憶するための多数のメモリセルを備える集積回路が提供される。各メモリセルは、選択ユニットおよびプログラム可能な相変化抵抗から成る。この相変化抵抗の値は、供給電圧を最大駆動電流で割ったもので定義する第１の相変化抵抗の値よりも大きくする。従って、プログラム可能な相変化抵抗の値を規定することで、所要プログラミング電力の変動が、セル寸法の変動に対応し、セルがセル寸法の変動に感応しにくくなる。

本発明の好適例によれば、プログラム可能な相変化抵抗の値は、前記第１の相変化抵抗の値（Ｒ_ｏｐｔ）の１．２〜２．２倍とする。その結果、リセット動作に電圧を必要とする、プログラム可能な相変化抵抗に対するこれらの値は、抵抗の変化による変動および所要電力の変化による変動が相殺されるので、臨界幅の変動に無関係となる。

本発明の他の好適例によれば、プログラム可能な相変化抵抗の抵抗値は、前記第１の相変化抵抗の値（Ｒ_ｏｐｔ）の１．８倍とする。この１．８倍は、最適値に相当する。

本発明は、ビット線およびワード線を有するメモリセルのアレイ内のメモリセルを、アドレス指定する方法にも関する。各メモリセルは、選択ユニットおよびプログラム可能な相変化抵抗を備えている。プログラム可能な相変化抵抗Ｒは、その抵抗値が、供給電圧を最大駆動電流で割ることによって規定される、抵抗器への最適な電源負荷に相当する相変化抵抗の値よりも大きくなるように設定する。

本発明の他の好適例によれば、選択されたメモリセルのセット動作に対して、ビット線の電圧並びにワード線の電圧を低くする。

本発明の基本的な考え方は、プログラム可能な相変化抵抗の抵抗値を、最適な入力電力、すなわちＶ_ｄｄ／Ｉ_ｍを達成し得る値よりも高い値に設計することにある。そのようなプログラム可能な相変化抵抗では、リセット電圧が、相変化メモリセルの寸法の変動に無関係になる。セット電圧が相変化メモリセルの寸法の変動にわずかしか依存しないように、ビット線の電圧を下げることにより、セット動作を達成することができる。同様にワード線の電圧を下げると、メモリセルのセル寸法に強く依存するようになる。セットプログラミング用には、ビット線の電圧およびワード線の電圧を調整することによって、セットおよびリセットプログラム電圧の両方が、メモリセルのプログラム可能な相変化抵抗におけるセル寸法の変動に無関係となるようにすることができる。

本発明のこれらおよび他の要点を、以下実施例について詳細に説明して明らかにする。

図１に、本発明による基本的な相変化メモリセルの回路図を示す。このメモリセルは、選択ユニットとしてのＮＭＯＳトランジスタＴと、プログラム可能な相変化抵抗Ｒとを備えている。プログラム可能な相変化抵抗Ｒは、ＮＭＯＳトランジスタＴのドレイン端子と接続しており、さらに、ビット線電圧を供給するビット線とも接続している。ここでは、このビット線電圧は供給電圧Ｖ_ｄｄであり、抵抗Ｒに最大駆動電流Ｉ_ｍを供給することができる。ＮＭＯＳトランジスタＴのゲートは、ワード線ｗｌと接続しており、供給電圧Ｖ_ｄｄが供給される。ＮＭＯＳトランジスタＴのソースは、共通アースとし得る基準電位と接続している。なお、図１のメモリセルは、図９によるアレイに配置することができる。

図２に、図１のＮＭＯＳトランジスタの簡単な解析モデルのグラフを示す。ここには、リセット条件での、正規化したソース−ドレイン電圧差に対するＮＭＯＳトランジスタＴの正規化駆動電流を示す。

抵抗Ｒの値が、最大駆動電流で割った供給電圧Ｖ_ｄｄ／Ｉ_ｍと比べて小さい場合は、Ｖ＝Ｒ×Ｉであるため、抵抗Ｒでの電圧降下も同様に小さくなり、対応する電源負荷が最適値よりも低くなる。抵抗Ｒの値が、Ｖ_ｄｄ／Ｉ_ｍと比べて大きい場合は、抵抗Ｒでの電圧降下は大きくなるが、トランジスタでの電圧降下Ｖ_ｔｒは小さくなる。図２に示すように、トランジスタの対応する駆動電流Ｉ_ｍは低く、さらに、結果として生じる電力負荷も最適値よりも低くなる。最適な電源負荷は、抵抗Ｒの値がほぼＶ_ｄｄ／Ｉ_ｍに等しい場合に得られる。

図３は、図１のメモリセルのモデルのグラフを示す。曲線ＰＬ１は、正規化した抵抗の大きさＲ×Ｉ_ｍ／Ｖ_ｄｄに対する、抵抗への正規化した電源負荷Ｐ／（Ｖ_ｄｄ×Ｉ_ｍ）を示している。曲線ＰＬ２およびＰＬ３は、メモリセルの線幅の変動による、相対的な電力変動を示している。曲線ＰＬ３は、線幅の変動による、所要リセット電力の変化を示している。なおこれらの変化は、熱によるものであることに留意されたい。より大きめの臨界寸法Ｗを有するセルを融解させるには、大きい電力を必要とする。曲線ＰＬ２は、抵抗値の変化と、抵抗に実際に供給される電力負荷の関連する変化とを示している。従って、最適な電源負荷（曲線ＰＬ１の最大値）は、Ｒ＝０．９×Ｖ_ｄｄ／Ｉ_ｍであることがわかる。しかしながら、この点では、曲線ＰＬ２とＰＬ３とは交差していない。曲線ＰＬ２およびＰＬ３を評価すると、Ｒ＝１．８×Ｖ_ｄｄ／Ｉ_ｍにてこれらの曲線は交差し、さらに、所要リセット電力の変動と電力負荷の変動が相殺されるため、リセット電圧が、線幅Ｗの変動に無関係になることがわかる。

上述したように、図１１によるラインセルの抵抗は、Ｗを線幅として、Ｗ^−１に比例する。従って、
δＲ／Ｒ＝−δＷ／Ｗ
となる。

所要プログラミング電力は、臨界寸法Ｗの大きさに正比例する。大規模計算により、所要プログラミング電力は、Ｗに指数関数的に、次のとおりＷ^ｎに依存することが明らかになっており、ｎは０．３３〜０．６６の範囲内の値で、典型的にはｎ＝０．５である。なお上の計算においてｎ＝０．５としても、他のｎの値に対しても本発明の原理は有効である。従って、
δＰ／Ｐ＝１／２ δＷ／Ｗ
となることがわかる。

図４に、図１のメモリセルを、より正確なトランジスタの数値モデルを用いてリセット条件に対して計算したグラフを示す。ｘ軸は、ｎｍ単位での線幅Ｗを示している。ここでは、供給電圧Ｖ_ｄｄを１．２Ｖ、ゲート−ソース電圧Ｖ_ｇｓを１．２Ｖとする場合に対するリセット条件を示す。ＮＭＯＳトランジスタの幅は、５００ｎｍである。この計算において、最大駆動電流は２５０μＡである。具体的には、このグラフは、図１１、すなわちＷＯ２００４／０５７６１８によるラインセルに相当する。相変化線の抵抗は、その幅Ｗに依存する。幅３０ｎｍは、４．６ｋオームに相当する。最適な入力電力Ｐ_ｏｐｔは、３０ｎｍの線幅と４．６ｋオームに対応する。後者の値は、Ｖ_ｄｄ／Ｉ_ｍ＝４．８ｋオームとほぼ同じである。ここで、曲線Ｐ_Ｌは、負荷へ供給される電力に相当し、曲線Ｐ_Ｔは、トランジスタＴにおいて消費される電力に相当し、さらに、曲線Ｐ_{ＲＥＳＥＴ}は、リセット動作に必要な電力に相当する。

抵抗Ｒへの最適な入力電力は、曲線Ｐ_Ｌと曲線Ｐ_{ＲＥＳＥＴ}とが交わる点に相当するが、これは、抵抗で必要な電力が、実際に供給される電力に相当するためである。これは、３０ｎｍの幅Ｗに相当する。ここでは、１５７μＷに相当する電力は、１８５μＡの電流を有する。

図５に、リセット条件に対する、図４の曲線Ｐ_{ＲＥＳＥＴ}およびＰ_Ｌの導関数ｄＰ／ｄＷのグラフを示す。ｘ軸は、ｎｍ単位の線幅Ｗを示している。図５の条件は、図４の条件に対応している。ここでは、所要リセット電力の導関数ｄＰ／ｄＷであるＤ_{ＲＥＳＥＴ}と、図４の負荷への電力の導関数Ｄ_Ｌ、すなわちｄＰ／ｄＷを示している。２つの曲線Ｄ_{ＲＥＳＥＴ}とＤ_Ｌとは、Ｄ１にて交差している。この点Ｄ１において、リセット電力の導関数Ｄ_{ＲＥＳＥＴ}と、負荷への電力の導関数Ｄ_Ｌとが、互いに一致する。導関数は曲線Ｐ_{ＲＥＳＥＴ}およびＰ_Ｌの変化に関係するため、点Ｄ１において、所要リセット電力の変化と負荷への電力の変化とは互いに一致し、そのため、リセット電圧は、メモリセルの幅の変動に無関係になる。言い換えれば、リセット条件に必要な電力の変化は、図４のように抵抗への電力の変化に一致するようになり、相変化線の抵抗が、その線幅で変化するようになる。３０ｎｍの線幅は、４．６ｋオームに相当する。２１ｎｍの線幅（６．６ｋオームに相当する）の点Ｄ１は、その線幅の変動がリセット条件に全く影響を及ぼさないことがわかるが、これは、両者が同一の変化率から成るためである。図４によれば、対応する入力電力は、約１４０μＷとなる。６．６ｋオームの抵抗値は、Ｖ_ｄｄ／Ｉ_ｍ、すなわち、４．８ｋオームの約１．４倍大きい。

図６に、セット条件に対する導関数ｄＰ／ｄＷのグラフを示す。ｘ軸は、ｎｍ単位の線幅Ｗを示している。ここでは、供給電圧を０．７０５Ｖとし、かつゲート−ソース電圧を１．２Ｖとした場合のセット条件を示す。ここでは、ビット線電圧は、図４および図５の場合と比べて低くする。トランジスタの幅は、ここでも、５００ｎｍとした。相変化ラインの抵抗は、図４および図５の場合に対応しており、すなわち、３０ｎｍの線幅は、４．６ｋオームに相当する。曲線Ｄ３は、セット動作のための所要電力の導関数、すなわちｄＰ／ｄＷに相当し、かつ、曲線Ｄ４は、負荷への電力の導関数、ｄＰ／ｄＷに相当する。これら２つの曲線Ｄ３およびＤ４は、Ｄ５にて交差する。従ってＤ５では、Ｄ３およびＤ４が、所要電力Ｄ３および負荷への電力Ｄ４の導関数を示しているように、セット動作のパラメータは、線幅の変動に無関係になる。線幅が２６ｎｍの場合（５．３ｋオームに相当する）、線幅の実際の変動が、セット条件になんら影響しなくなる。しかしながら、この５．３ｋオームの値（線幅２６ｎｍに相当する）は、図５によるリセット動作のための抵抗（６．６ｋオーム）よりも低い。従って、抵抗値を６．６ｋオームに、すなわち線幅を２１ｎｍに選択すると、いくらかの変動を引き起こすことになるが、それでも、この影響は、最適な電力負荷を得る４．６ｋオームの値を用いた場合よりも小さい。

図７に、別のセット条件での導関数ｄＰ／ｄＷのグラフを示す。ｘ軸は、線幅Ｗをｎｍ単位で示している。ここでは、セット動作の条件を供給電圧Ｖ_ｄｄを１．２Ｖ、ゲート−ソース間電圧Ｖ_ｇｓを０．８９Ｖとした場合を示す。従って、ここでは、ビット線電圧は図４および図５の場合と同様に選択しているが、ワード線電圧はそれらの場合よりも低くする。他の全ての条件、すなわち、ＮＭＯＳトランジスタの幅は５００ｎｍとし、相変化線の抵抗値は、線幅３０ｎｍにて４．６ｋオームとするのであって、これは、図４，５および６による場合に相当する。曲線Ｄ６は、セット動作に要する電力の導関数、すなわちｄＰ／ｄＷに相当し、曲線Ｄ７は、負荷への電力の導関数、すなわちｄＰ／ｄＷに相当する。これら２つの曲線Ｄ６およびＤ７は、Ｄ８にて交差している。従って、この所要電力の変動および負荷への電力の変動は、Ｄ８にて同じになる。よって、セット電圧は、線幅Ｗにおける変動に無関係になる。この条件は、線幅１３ｎｍにて生じ、これは、１０．６ｋオームに相当する。この抵抗値は、６．６ｋＯｈｍのリセット動作に相当する値よりも高くなる。しかしながら、６．６ｋオームにおいて（これは、リセット条件に好適である）、すなわち、線幅２１ｎｍにおいては、線幅の変動に対する強い依存性が見られる。

従って、ワード線電圧を下げると、線幅の変動に関してはセットパラメータに強く依存するようになる。

図８に、他のセット条件に対する導関数ｄＰ／ｄＷの別のグラフを示す。ｘ軸は、線幅Ｗをｎｍ単位で示している。ここでは、供給電圧を０．７６Ｖ、ゲート・ソース電圧は１．０５Ｖとした場合のセット条件を示している。従って、ビット線およびワード線電圧はともに、セット動作に対して低くなっている。他のパラメータは、図４，５，６および７によって述べた条件と一致している。ここで、曲線Ｄ９は、セット動作に要する電力の導関数、すなわち、ｄＰ／ｄＷに対応し、曲線Ｄ１０は、負荷への電力の導関数、すなわちｄＰ／ｄＷに対応する。これら２つの曲線Ｄ９およびＤ１０は、Ｄ１１にて交差している。従って、この点にて、セットパラメータは、線幅の変動に無関係になる。この点は、６．６ｋオームに相当する線幅２１ｎｍに一致する。従って、６．６ｋオームの抵抗において、線幅における変動はセット条件になんら影響を及ぼさなくなる。なお、この抵抗は、図５のリセット条件に対する値に一致していることに留意されたい。

従って、線幅を２１ｎｍに選択した場合は抵抗値は６．６ｋオームとなり、リセット条件が線幅の変動に依存しなくなり、さらに、セットプログラミングのためのビット線電圧およびワード線電圧を低くした場合にも、セット条件が線幅の変動に無関係となる。

要するに、相変化抵抗の値を、最適な入力電圧を得ることができる抵抗の値よりも大きく選択することによって、すなわち、１．２〜２．２、または、好適には１．３〜２．０であって最適値を１．８とすることによって、リセット電圧が、相変化メモリセルのセル寸法の変動に無関係になる。同一の条件にて、ビット線電圧を下げて、セット電圧が相変化メモリセルのセル寸法の変動にほんのわずかしか依存しないような条件を得ることができる。しかしながら、ワード線電圧を下げると、セルの寸法に強く依存するようになって好ましくない。しかしながら、ビット線電圧並びにワード線電圧を、セット条件に合うように調整した場合には、セット線圧並びにリセットプログラミング電圧が、相変化メモリセルにおけるセル寸法に無関係になる抵抗値を見出すことができる。

上述した実施態様は本発明を制限するものではなく、当業者は、添付の請求の範囲から逸脱することなく多くの代わりの実施態様を設計することができることに留意されたい。請求項の範囲において、どの括弧内の参照符号も、請求の範囲を制限するものとして解釈されるべきではない。「備え」という言葉は、請求の範囲に挙げられたもの以外の要素またはステップの存在を排除するものではない。要素の前の「１つの」または「単一の」は、そのような要素が多数存在することを排除するものではない。複数の手段を列挙している装置クレームにおいて、それらの手段の幾つかを、同一のハードウェアによって実現してもよい。ある手法を、互いに異なる独立項において引用しているという単なる事実は、それらの手法を組み合わせて使用することが有利ではない、ということを示すものではない。

さらに、請求項における参照符号はどれでも、請求の範囲を制限するものとして解釈されるべきではない。

本発明による基本的な相変化メモリセルの回路図である。 図１のＮＭＯＳトランジスタの簡単なモデルのグラフである。 図１のメモリセルのモデルのグラフである。 リセット条件に対する、図１のメモリセルのモデルのグラフである。 リセット条件に対する、図４の導関数のグラフである。 セット条件に対する、導関数のグラフである。 セット条件に対する、導関数のグラフである。 セット条件に対する、導関数の他のグラフである。 従来技術による、相変化メモリセルのアレイの回路図である。 従来技術の相変化メモリセルの側面図である。 他の従来技術の相変化メモリセルの上面図である。

Claims (6)

1. 多数のビット線（ｂｌ）および多数のワード線（ｗｌ）と共に、前記多数のビット線（ｂｌ）とワード線（ｂｌ）の別個のビット線／ワード線対間に結合されて、データを記憶する多数のメモリセル（ＭＣ）を備えている集積回路において、
   各メモリセル（ＭＣ）が、選択ユニット（Ｔ）およびプログラム可能な相変化抵抗（Ｒ）を備え、
   Ｒ_ＰＣを前記相変化抵抗（Ｒ）の抵抗値、Ｖ_ｄｄを前記メモリセル（ＭＣ）の供給電圧、およびＩ_ｍを前記選択ユニット（Ｔ）の最大駆動電流とする場合に、比率Ｒ_ＰＣ×Ｉ_ｍ／Ｖ_ｄｄ＞１、
   か成立する集積回路。
2. 請求項１に記載の集積回路において、前記比率が、１．２〜２．２、特に１．５〜２に相当する集積回路。
3. 請求項１または２に記載の集積回路において、前記比率が１．８である集積回路。
4. 請求項１に記載の集積回路において、
   前記メモリセル（ＭＣ）のうちの選択したメモリセルでのセット動作に対して、前記ビット線の電圧および前記ワード線の電圧を低くする集積回路。
5. ビット線（ｂｌ）およびワード線（ｗｌ）を有するメモリセルのアレイ内のメモリセル（ＭＣ）をアドレス指定する方法であって、
   各メモリセル（ＭＣ）が、選択ユニット（Ｔ）およびプログラム可能な相変化抵抗（Ｒ）を備え、
   Ｒ_ＰＣを前記相変化抵抗（Ｒ）の抵抗値、Ｖ_ｄｄを前記メモリセル（ＭＣ）の供給電圧、およびＩ_ｍを前記選択ユニット（Ｔ）の最大駆動電流とする場合に、比率Ｒ_ＰＣ×Ｉ_ｍ／Ｖ_ｄｄ＞１
   が成立するメモリセルのアドレス指定方法。
6. 請求項５に記載のアドレス指定方法において、
   前記メモリセル（ＭＣ）のうち選択したメモリセルでのセット動作に対して、前記ビット線の電圧および前記ワード線の電圧を低くするアドレス指定方法。

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