TW202145509A - 玻璃基板上的一次編程非揮發性記憶胞 - Google Patents

玻璃基板上的一次編程非揮發性記憶胞 Download PDF

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Abstract

一次編程非揮發性記憶胞，具有一儲存元件，該儲存元件包括：一玻璃基板、一緩衝層、一多晶矽層與二金屬層。緩衝層位於該玻璃基板上。多晶矽層位於該緩衝層上。該多晶矽層包括一P型摻雜區與一N型摻雜區。該二金屬層分別接觸於該N型摻雜區與該P型摻雜區。該二金屬層、該第一N型摻雜區與該第一P型摻雜區形成一二極體。於一編程動作時，該二極體接收一編程電壓，使得該二極體為逆向偏壓，且該二極體由一第一儲存狀態變成一第二儲存狀態。於一讀取動作時，該二極體接收一讀取電壓，使得該二極體為逆向偏壓，且該二極體產生一讀取電流。

Description

玻璃基板上的一次編程非揮發性記憶胞
本發明是有關於一種記憶體胞，且特別是有關於一種形成於玻璃基板上的一次編程(one time programmable，簡稱OTP)非揮發性記憶胞。
利用低溫多晶矽(low temperature poly-silicon，LTPS)製程所製造出的薄膜電晶體(thin film transistor，TFT)具備低耗電、高品質與高反應速度，使得薄膜電晶體廣泛地運用於顯示面板領域。然而，將薄膜電晶體運用於記憶體領域則會遭遇到許多困難。
舉例來說，在低溫多晶矽的薄膜電晶體製程中，根據薄膜電晶體的設計規則(design rule)，其通道長度(channel length)大約為3μm，閘極介電層的厚度約為500~1000埃(angstrom，Å)。如果將薄膜電晶體製作成浮動閘電晶體，並以浮動閘電晶體作為儲存元件(storage element)來構成非揮發性記憶體的記憶胞，由於浮動閘電晶體的通道長度太長，不論是利用通道熱電子效應(channel hot electron effect，CHE effect)將電子注入浮動閘極，或者利用FN穿隧效應(Fowler-Nordheim tunneling effect，FN tunneling effect)將電子注入浮動閘極，浮動閘電晶體接收的偏壓都非常的高，會造成浮動閘電晶體的損毀。
因此，本發明的目的在於利用低溫多晶矽的薄膜電晶體製程，在玻璃基板上設計其他電子元件，並作為非揮發性記憶體的記憶胞。
本發明係有關於一種次編程非揮發性記憶胞，具有一儲存元件，該儲存元件包括：一玻璃基板；一緩衝層，位於該玻璃基板上；一第一多晶矽層，位於該緩衝層上，其中該第一多晶矽層包括一第一P型摻雜區與一第一N型摻雜區；一閘極介電層，覆蓋該第一多晶矽層；一層間介電層，覆蓋該閘極介電層；一第一金屬層，位於該層間介電層上，且該第一金屬層經由一第一穿透洞接觸於該第一N型摻雜區；以及一第二金屬層，位於該層間介電層上，且該第二金屬層經由一第二穿透洞接觸於該第一P型摻雜區，其中該第一金屬層、該第一N型摻雜區、該第一P型摻雜區與該第二金屬層形成一第一二極體；其中，於一編程動作時，該第一二極體接收一編程電壓，使得該第一二極體為逆向偏壓，且該第一二極體由一第一儲存狀態變成一第二儲存狀態；其中，於一讀取動作時，該第一二極體接收一讀取電壓，使得該第一二極體為逆向偏壓，且該第一二極體產生一讀取電流。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
本發明根據低溫多晶矽的薄膜電晶體製程來製作二極體，並以二極體作為非揮發性記憶胞的儲存元件(storage element)，進而組成一次編程(OTP)非揮發性記憶胞。
請參照第1A圖至第1C圖，其所繪示為本發明一次編程非揮發性記憶胞中的儲存元件示意圖。其中，第1A圖為儲存元件的剖面圖，第1B圖為儲存元件的上視圖，且第1B圖僅繪示多晶矽層與金屬層216、218的相關位置示意圖。第1C圖為儲存元件的等效電路圖。
如第1A圖所示，於玻璃基板202上形成緩衝層204，並於緩衝層204上形成多晶矽層。接著，在多晶矽層上進行二次摻雜製程，分別形成一P型摻雜區(P+)206與一N型摻雜區(N+)208。之後，依序形成閘極介電層210與層間介電層214覆蓋P型摻雜區(P+)206與N型摻雜區(N+)208。接著，形成二金屬層216、218，經由穿透洞(via)分別接觸於P型摻雜區(P+)206與N型摻雜區(N+)208，並形成一有機平坦層220覆蓋於金屬層216、218與層間介電層214。
如第1A圖與第1C圖所示，P型摻雜區(P+)206與N型摻雜區(N+)208接觸面形成一PN接面(P-N junction)，金屬層216為陽極(anode，a)連接至P型摻雜區(P+)206，金屬層218為陰極(cathode，c)連接至N型摻雜區(N+)208。換句話說，金屬層216、P型摻雜區(P+)206、N型摻雜區(N+)208、金屬層218形成二極體。其中，Vac為二極體的偏壓，I為二極體的逆向電流(reverse bias current)。
請參照第1D圖與第1E圖，其所繪示為非揮發性記憶胞中儲存元件的編程動作與讀取動作的偏壓示意圖。於編程動作(program action)時，二極體為逆向偏壓(reverse bias)，且二極體兩端接收編程電壓(program voltage，Vpp)，用以改變二極體的儲存狀態。舉例來說，二極體的陽極端a接收接地電壓(0V)，二極體的陰極端c接收正電壓，使得二極體為逆向偏壓(reversed biased)，亦即Vac小於零。
根據本發明的實施例，於編程動作時，二極體接收的編程電壓Vpp低於二極體的崩潰電壓(breakdown voltage)，造成二極體產生接面崩潰(junction breakdown)，使得二極體的接面特性(junction characteristic)發生變化。基本上，於逆向偏壓的情況下，編程電壓Vpp的絕對值(absolute value)大於崩潰電壓的絕對值時，二極體產生接面崩潰。
如第1D圖所示，當偏壓Vac為-20V時，二極體產生接面崩潰，此時逆向電流I約為263μA。亦即，偏壓Vac為-20V即為編程電壓(program voltage)Vpp。
由以上的說明可知，於編程動作時，可以選擇性地提供編程電壓Vpp至二極體的兩端，用以控制二極體的儲存狀態。舉例來說，當二極體兩端未接收編程電壓時，二極體會維持在第一儲存狀態。反之，當二極體接收編程電壓並造成接面崩潰時，二極體會由第一儲存狀態被編程為第二儲存狀態。 再者，由於二極體的接面特性變化為不可逆，所以利用低溫多晶矽的薄膜電晶體製程所製造的二極體適合作為一次編程(OTP)非揮發性記憶胞的儲存元件。
於讀取動作(read action)時，二極體為逆向偏壓，且二極體接收讀取電壓(read voltage，Vr)。根據二極體產生的讀取電流(read current)來決定二極體的儲存狀態。
如第1E圖所示，虛線為第一儲存狀態二極體的電壓電流曲線，實線為第二儲存狀態二極體的電壓電流曲線。當偏壓Vac為-5V時，第一儲存狀態二極體的逆向電流I約為0.8μA，第二儲存狀態二極體的逆向電流I約為6.0μA，二個儲存狀態的逆向電流差異約為5.2μA。
由以上的說明可知，在讀取動作時，偏壓Vac為-5V即為讀取電壓Vr，而二極體產生的逆向電流I即為讀取電流Ir。而連接於二極體的感測電路(未繪示)可以根據讀取電流Ir來判斷二極體的儲存狀態。
舉例來說，感測電路為一電流比較電路，可比較參考電流Iref與讀取電流Ir之間的關係。其中，參考電流Iref的大小介於0.8μA至6.0μA之間。當讀取電流Ir小於參考電流 Iref時，電流比較電路判定二極體為第一儲存狀態。另外，當讀取電流Ir大於參考電流 Iref時，電流比較電路判定二極體為第二儲存狀態。
再者，上述-20V的編程電壓Vpp以及-5V的讀取電壓Vr僅是本發明的一個實施例，並非用以限制本發明。在此領域的技術人員可以根據實際狀況來調整編程電壓Vpp與讀取電壓Vr。
請參照第2A圖與第2B圖，其所繪示為本發明一次編程非揮發性記憶胞的第一實施例。其中，第2A圖為一次編程非揮發性記憶胞的剖面圖。第2B圖為一次編程非揮發性記憶胞的等效電路圖。
根據本發明的第一實施例，一次編程非揮發性記憶胞係利用低溫多晶矽的薄膜電晶體製程來製造，且非揮發性記憶胞包括一開關元件(switch element)與一儲存元件。其中，開關元件為P型薄膜電晶體，儲存元件為二極體。
如第2A圖所示，於玻璃基板302上形成緩衝層304，並於緩衝層304上形成二個多晶矽層。接著，在二個多晶矽層上進行二次摻雜製程，於第一個多晶矽層上形成一P型摻雜區(P+)319與一N型摻雜區(N+)317，於第二個多晶矽層上形成二個P型摻雜區(P+)311、315與一通道區313，其中通道區313位於二個P型摻雜區(P+)311、315之間。之後，形成閘極介電層320覆蓋於二個多晶矽層。接著，於閘極介電層320上方形成閘極層(gate layer)322後，形成層間介電層(interlayer dielectric layer，ILD)324覆蓋閘極層322與閘極介電層320，其中閘極層322亦位於通道區313的上方。接著，形成三個金屬層332、334、336，第一金屬層336經由穿透洞接觸於P型摻雜區(P+)319，第二金屬層334經由二個穿透洞分別接觸於N型摻雜區(N+)317與P型摻雜區(P+)315，第三金屬層332經由穿透洞接觸於P型摻雜區(P+)311。接著，形成一有機平坦層340覆蓋於三個金屬層332、334、336與層間介電層324。其中，第一金屬層326、第二金屬層334和第三金屬層332可以是相同或不同的金屬層。
如第2B圖所示，金屬層332作為P型薄膜電晶體的第一汲/源端(drain/source terminal)連接至一源極線(source line，SL)，P型薄膜電晶體的閘極層322連接至一字元線(word line，WL)，金屬層334同時作為P型薄膜電晶體的第二汲/源端與二極體的陰極端，亦即P型薄膜電晶體的第二汲/源端連接至二極體的陰極端，金屬層336作為二極體的陽極端連接至一位元線(bit line，BL)。
根據本發明的第一實施例，於編程動作時，源極線SL與位元線BL之間接收編程電壓Vpp，亦即源極線SL與位元線BL之間的電壓差(voltage difference)為編程電壓Vpp。當字元線WL接收開啟電壓(turn on voltage)並開啟P型薄膜電晶體後，二極體即可被編程為第二儲存狀態。再者，於讀取動作時，源極線SL與位元線BL之間接收讀取電壓Vr，亦即源極線SL與位元線BL之間的電壓差為讀取電壓Vr。當字元線WL接收開啟電壓並開啟P型薄膜電晶體後，二極體即可產生讀取電流。
請參照第2C圖與第2D圖，其所繪示為本發明一次編程非揮發性記憶胞的第二實施例。其中，第2C圖為一次編程非揮發性記憶胞的剖面圖。第2D圖為一次編程非揮發性記憶胞的等效電路圖。
根據本發明的第二實施例，一次編程非揮發性記憶胞係利用低溫多晶矽的薄膜電晶體製程來製造，且非揮發性記憶胞包括一開關元件與一儲存元件。其中，開關元件為N型薄膜電晶體，儲存元件為二極體。
如第2C圖所示，於玻璃基板352上形成緩衝層354，並於緩衝層354上形成二個多晶矽層。接著，在二個多晶矽層上進行二次摻雜製程，於第一個多晶矽層上形成一N型摻雜區(N+)361與一P型摻雜區(P+)363，於第二個多晶矽層上形成二個N型摻雜區(N+)365、369與一通道區367，其中通道區367位於二個N型摻雜區(N+)365、369之間。當然，N型摻雜區(N+)365和通道區367之間以及N型摻雜區(N+)369和通道區367之間更可包括輕摻雜區(light doped region)。之後，形成閘極介電層370覆蓋於二個多晶矽層。接著，於閘極介電層370上方形成閘極層(gate layer)372後，形成層間介電層374覆蓋閘極層372與閘極介電層370，其中閘極層372亦位於通道區367的上方。接著，形成三個金屬層382、384、386，第一金屬層382經由穿透洞接觸於N型摻雜區(N+)361，第二金屬層384經由二個穿透洞分別接觸於P型摻雜區(P+)363與N型摻雜區(N+)365，第三金屬層386經由穿透洞接觸於N型摻雜區(N+)369。接著，形成一有機平坦層390覆蓋於三個金屬層382、384、386與層間介電層374。其中，第一金屬層382、第二金屬層384和第三金屬層386可以是相同或不同的金屬層。
如第2D圖所示，金屬層382作為二極體的陰極端連接至一源極線SL，金屬層384同時作為N型薄膜電晶體的第一汲/源端與二極體的陽極端，亦即二極體的陽極端連接至N型薄膜電晶體的第一汲/源端。再者，金屬層386作為N型薄膜電晶體的第二汲/源端連接至一位元線BL，N型薄膜電晶體的閘極層372連接至一字元線WL。
根據本發明的第二實施例，於編程動作時，源極線SL與位元線BL之間接收編程電壓Vpp，亦即源極線SL與位元線BL之間的電壓差為編程電壓Vpp。當字元線WL接收開啟電壓(turn on voltage)並開啟N型薄膜電晶體後，二極體即可被編程為第二儲存狀態。再者，於讀取動作時，源極線SL與位元線BL之間接收讀取電壓Vr，亦即源極線SL與位元線BL之間的電壓差為讀取電壓Vr。當字元線WL接收開啟電壓並開啟N型薄膜電晶體後，二極體即可產生讀取電流。
在上述的一次編程非揮發性記憶胞中，由於二極體的製作需要進行二次摻雜製程，並分別形成P型摻雜區(P+)與N型摻雜區(N+)。由於進行摻雜製程時需要利用光罩(mask)來進行微影製程(photolithography process)，而進行二次摻雜製程則需要利用不同的光罩進行二次微影製程。
當二個光罩出現錯位(misalignment)時，可能造成P型摻雜區(P+)與N型摻雜區(N+)之間無法形成PN接面，使得二極體的崩潰電壓(breakdown voltage)差異很大。以下簡單說明之。
如第3A圖所示，於緩衝層404上的多晶矽層上，根據第一個光罩進行第一次摻雜製程後，於多晶矽層的第一區域上形成P型摻雜區406，而另一區域則尚未進行摻雜製程。
如第3B圖所示，於多晶矽層上，根據第二個光罩進行第二次摻雜製程且未出現錯位的情況時，於多晶矽層的第二區域上形成N型摻雜區408a，且N型摻雜區408a與P型摻雜區406之間形成相互接觸的PN接面409。
如第3C圖所示，於多晶矽層上，根據第二個光罩進行第二次摻雜製程且出現錯位的情況時，於多晶矽層的第二區域上形成N型摻雜區408b，且N型摻雜區408b與P型摻雜區406之間有一空間(spacing)的未摻雜區410，無法形成PN接面，並形成PIN型二極體(PIN diode)。由於PIN型二極體的崩潰電壓會更低，亦即崩潰電壓的絕對值更大，例如-40V，亦即PIN型二極體不易產生接面崩潰(junction breakdown)。
如第3D圖所示，於多晶矽層上，根據第二個光罩進行第二次摻雜製程且出現錯位的情況時，於多晶矽層的第二區域上形成N型摻雜區408c，且N型摻雜區408c與P型摻雜區406之間有一重疊區(overlap region)412，亦即P型摻雜區406與N型摻雜區408c部份重疊(partially overlapped)，並形成PN摻雜區重疊的二極體。基本上，PN摻雜區重疊的二極體之崩潰電壓與第3B圖的二極體之崩潰電壓接近。
在上述第3B圖至第3D圖的三個二極體中，由於第3C圖二極體中的二個摻雜區406、408b之間有一未摻雜區410，形成PIN型二極體，所以PIN型二極體的崩潰電壓更低，亦即崩潰電壓的絕對值更大。如果以-20V的編程電壓Vpp對第3B圖至第3D圖的三個二極體進行編程動作，則第3C圖的PIN型二極體無法改變儲存狀態，而第3B圖與第3D圖的二極體可以改變儲存狀態。
當非揮發性記憶體中同時存在第3B圖至第3D圖的三種二極體時，由於非揮發性記憶胞中的二極體之崩潰電壓沒有一致，則進行編程動作後，可能有部份的記憶胞改變儲存狀態，另一部份的記憶胞則無法改變儲存狀態。此時，非揮發性記憶體將無法正常運作。
根據上述，本發明更提出製作二極體的各種光罩圖樣(pattern)的範例，用以控制非揮發性記憶體內每個記憶胞的儲存元件具有接近的崩潰電壓。如此一來，於編程動作時，所有的非揮發性記憶胞皆可接收編程電壓Vpp而改變儲存狀態。以下說明之。
請參照第4A圖與第4B圖，其所繪示為多晶矽層上的摻雜區圖樣第一範例以及儲存元件的等效電路。如第4A圖所示，進行二次的摻雜製程後，多晶矽層上形成一P型摻雜區502與一N型摻雜區504。之後，更形成二金屬層506、508分別接觸於P型摻雜區502與N型摻雜區504。
再者，P型摻雜區502延伸出三個手指形區域(finger region)，第一手指型區域的長度為L1、第二手指型區域的長度為L2、第三手指型區域的長度為L3。相同地，N型摻雜區504延伸出三個手指形區域，第一手指型區域的長度為L1、第二手指型區域的長度為L2、第三手指型區域的長度為L3。其中，L1小於L2，L2小於L3。
如第4A圖與第4B圖所示，根據第二個光罩進行第二次摻雜製程且未出現錯位的情況時，長度L3的二個手指區域會形成PN摻雜區重疊的二極體D3，長度L2的二個手指區域會形成具有PN接面的二極體D2，長度L1的二個手指區域會形成PIN型二極體D1。因此，非揮發性記憶胞的儲存元件可視為三個並聯的二極體D1~D3。
由於儲存元件中，包括具有PN接面的二極體D2與PN摻雜區重疊的二極體D3，因此，於編程動作時，可確定二極體 D2與二極體D3之中至少有一個二極體會改變其儲存狀態。另外，由於三個二極體D1~D3為並聯，因此可視為儲存元件改變儲存狀態。
同理，藉由將P型摻雜區502與N型摻雜區504分別延伸出三個不同長度的手指形區域，使得在進行第二次摻雜製程且出現錯位時，仍可確定儲存元件中，至少有一個二極體可順利進行編程動作。在其他實施例中，延伸的手指形區域數量及各手指形區域間的長度大小關係，不以圖中所示為限。
請參照第4C圖至第4F圖，其所繪示為多晶矽層上的摻雜區圖樣第二範例以及儲存元件的等效電路。如第4C圖所示，進行二次的摻雜製程後，多晶矽層上形成二個P型摻雜區512、514與一N型摻雜區516，且N型摻雜區516位於二個P型摻雜區512、514之間。之後，更形成金屬層522接觸於二個P型摻雜區512、514，金屬層526接觸於N型摻雜區516。
如第4C圖與第4D圖所示，根據第二個光罩進行第二次摻雜製程且未出現錯位的情況時，會形成二個具有PN接面的二極體D1、D2。因此，非揮發性記憶胞的儲存元件可視為二個並聯的二極體D1、D2。
由於儲存元件中，包括二個具有PN接面的二極體D1、D2。因此於編程動作時，可確定至少有一個二極體會改變其儲存狀態。且由於二個二極體D1、D2為並聯，因此可視為儲存元件改變儲存狀態。
再者，當進行第二次摻雜製程且出現錯位的情況時，則儲存元件即如第4E圖與第4F圖所示。亦即，根據第二個光罩進行第二次摻雜製程且出現錯位的情況時，會形成一個PIN型極體D1以及一個PN摻雜區重疊的二極體D2。因此，非揮發性記憶胞的儲存元件可視為二個並聯的二極體D1、D2。
同理，由於儲存元件中，包括一個PN摻雜區重疊的二極體D2。因此於編程動作時，二極體D2會改變其儲存狀態。且由於二個二極體D1、D2為並聯，因此可視為儲存元件改變儲存狀態。
請參照第4G圖與第4J圖，其所繪示為多晶矽層上的摻雜區圖樣第三範例以及儲存元件的等效電路。如第4G圖所示，進行二次的摻雜製程後，多晶矽層上形成一個P型摻雜區532與一N型摻雜區534，且P型摻雜區532圍繞N型摻雜區534。之後，更形成金屬層536接觸於P型摻雜區532，金屬層538接觸於N型摻雜區534。
如第4G圖與第4H圖所示，根據第二個光罩進行第二次摻雜製程且未出現錯位的情況時，會形成一個具有PN接面的二極體D1。因此，非揮發性記憶胞的儲存元件包括二極體D1，並且於編程動作時，可以改變儲存元件的儲存狀態。
再者，當進行第二次摻雜製程且出現錯位的情況時，則儲存元件即如第4I圖與第4J圖所示。亦即，根據第二個光罩進行第二次摻雜製程且出現錯位的情況時，會形成一個PN摻雜區重疊的二極體D1。因此，非揮發性記憶胞的儲存元件包括一個PN摻雜區重疊的二極體D1，並且於編程動作時，可以改變儲存元件的儲存狀態。
須注意，第4G圖和第4H圖所示摻雜區圖樣僅為示例性實施例，在其他實施例中，N型摻雜區534可以是多邊形、圓形等任意形狀，本揭露不以圖中所示為限。
請參照第5A圖與第5B圖，其所繪示為多晶矽層上的摻雜區圖樣第四範例以及儲存元件的等效電路。如第5A圖與第5B圖所示，利用假閘極層(dummy gate layer)602阻擋多晶矽層，並進行二次的摻雜製程後，多晶矽層上形成一P型摻雜區604與一N型摻雜區606。之後，更形成二金屬層614、616分別接觸於P型摻雜區604與N型摻雜區606。由於假閘極層602的阻擋，P型摻雜區604與N型摻雜區606之間的區域為未摻雜區，且P型摻雜區604與N型摻雜區606之間的距離固定，而不受摻雜製程可能產生的錯位影響。此時，儲存元件為PIN型二極體D1。
換言之，由於一次編程非揮發性記憶胞中的儲存元件皆由PIN型二極體所組成，所以崩潰電壓一致。於編程動作時，可將編程電壓設定為-40V，即可以改變其儲存狀態。
請參照第5C圖與第5D圖，其所繪示為多晶矽層上的摻雜區圖樣第五範例以及儲存元件的等效電路。如第5C圖與第5D圖所示，利用閘極層622阻擋多晶矽層，並進行二次的摻雜製程後，多晶矽層上形成一P型摻雜區624與一N型摻雜區626。之後，更形成三個金屬層632、634、636分別接觸於閘極層622、P型摻雜區624與N型摻雜區626。由於閘極層622的阻擋，P型摻雜區624與N型摻雜區626之間的區域為未摻雜區，所以儲存元件為PIN型二極體D1。另外，金屬層632可接收一耦合信號(coupling voltage)Sc，使得閘極層622可視為一耦合端(coupling terminal)。也就是說，儲存元件為PIN型二極體D1，其包括一耦合端接收耦合信號Sc用以控制PIN型二極體D1的崩潰電壓。在一些實施例中，由於P型摻雜區624與N型摻雜區626之間的距離較大時，二極體的崩潰電壓較低 (亦即崩潰電壓的絕對值較大)，此時可藉由設置金屬層632以控制PIN型二極體D1的崩潰電壓。
請參照第5E圖與第5F圖，其所繪示為多晶矽層上的摻雜區圖樣第六範例以及儲存元件的等效電路。如第5E圖與第5F圖所示，利用假閘極層642阻擋多晶矽層，並進行二次的摻雜製程後，多晶矽層上形成一P型摻雜區644與一N型摻雜區646。之後，更形成二金屬層654、656分別接觸於P型摻雜區644與N型摻雜區646。由於假閘極層642僅阻擋部份的多晶矽層，所以P型摻雜區644與N型摻雜區646之間形成一PN接面，亦即儲存元件包括一個具有PN接面的二極體D1。再者，假閘極層642可以控制PN接面的大小，用以控制二極體的崩潰電壓。基本上，PN接面越大，二極體的崩潰電壓越高(亦即，崩潰電壓的絕對值較小)，越容易被編程。
換言之，由於非揮發性記憶胞中的儲存元件皆由具有PN接面的二極體D1所組成，所以崩潰電壓一致，於編程動作時，可以改變其儲存狀態。
請參照第5G圖與第5H圖，其所繪示為多晶矽層上的摻雜區圖樣第七範例以及儲存元件的等效電路。如第5G圖與第5H圖所示，利用閘極層662阻擋多晶矽層，並進行二次的摻雜製程後，多晶矽層上形成一P型摻雜區664與一N型摻雜區666。之後，更形成三個金屬層672、674、676分別接觸於閘極層662、P型摻雜區664與N型摻雜區666。由於閘極層662僅阻擋部份的多晶矽層，所以P型摻雜區664與N型摻雜區666之間形成一PN接面，亦即儲存元件包括一個具有PN接面的二極體D1。再者，閘極層662可以控制PN接面的大小，且閘極層662可視為一耦合端接收耦合信號Sc用以控制二極體D1的崩潰電壓。也就是說，儲存元件包括一個具有PN接面的二極體D1，其包括一耦合端接收耦合信號Sc用以控制二極體D1的崩潰電壓。
在一些實施例中，可以在第4A、4C、4E、4G、4I、5A、5C、5E、5G圖中所示的P型摻雜區及/或N型摻雜區上分別設置多個同樣的金屬層。舉例而言，在第4G圖中，可以在以N型摻雜區534為中心的多個方向上，分別設置接觸於P型摻雜區532的金屬層536，使P型摻雜區532上的不同位置可以經由金屬層536接收到均勻的電壓，惟本揭露並不以此為限。
由以上說明可知，本發明提出一種玻璃基板上的一次編程非揮發性記憶胞，且非揮發性記憶胞包括一開關元件與一儲存元件，且儲存元件包括至少一個二極體。控制所有非揮發性記憶胞中的儲存元件具有接近的崩潰電壓。因此，於編程動作時，可確保接收編程電壓的記憶胞可以改變其儲存狀態。
再者，上述的光罩圖樣僅是本發明的實施例，並非用來限定本發明。在此領域的技術人員以可以設計其他的光罩圖樣，並且使得所有記憶胞中儲存元件具有接近的崩潰電壓。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
202, 302, 352:玻璃基板 204, 304, 354, 404:緩衝層 206, 208, 311, 315, 317, 319:摻雜區 210, 320, 370:閘極介電層 322, 372, 602,622, 642, 662:閘極層 214, 324, 374:層間介電層 216, 218, 332, 334, 336, 382, 384, 386, 506, 508:金屬層 220, 340, 390:有機平坦層 313, 367:通道區 361, 363, 365, 369, 406, 408a, 408b, 408c, 502, 504, 512, 514, 516:摻雜區 409:PN接面 410:未摻雜區 412:重疊區 522, 526, 536, 538, 614, 616, 632,634,636, 654,656, 672, 674, 676:金屬層 532, 534, 604, 606, 624, 626, 644,646, 664, 666:摻雜區
第1A圖至第1C圖為本發明一次編程非揮發性記憶胞中的儲存元件示意圖； 第1D圖與第1E圖為一次編程非揮發性記憶胞中儲存元件的編程動作與讀取動作的偏壓示意圖； 第2A圖與第2B圖為本發明一次編程非揮發性記憶胞的第一實施例； 第2C圖與第2D圖為本發明一次編程非揮發性記憶胞的第二實施例； 第3A圖至第3D圖為儲存元件的微影製程示意圖； 第4A圖與第4B圖為摻雜區圖樣第一範例與儲存元件的等效電路； 第4C圖至第4F圖為摻雜區圖樣第二範例與儲存元件的等效電路； 第4G圖與第4J圖為摻雜區圖樣第三範例與儲存元件的等效電路； 第5A圖與第5B圖為摻雜區圖樣第四範例與儲存元件的等效電路； 第5C圖與第5D圖為摻雜區圖樣第五範例與儲存元件的等效電路； 第5E圖與第5F圖為摻雜區圖樣第六範例與儲存元件的等效電路；以及 第5G圖與第5H圖為摻雜區圖樣第七範例與儲存元件的等效電路。
202:玻璃基板
204:緩衝層
206,208:摻雜區
210:閘極介電層
214:層間介電層
216,218:金屬層
220:有機平坦層

Claims (14)

  1. 一種一次編程非揮發性記憶胞，具有一儲存元件，該儲存元件包括： 一玻璃基板； 一緩衝層，位於該玻璃基板上； 一第一多晶矽層，位於該緩衝層上，其中該第一多晶矽層包括一第一P型摻雜區與一第一N型摻雜區； 一閘極介電層，覆蓋該第一多晶矽層； 一層間介電層，覆蓋該閘極介電層； 一第一金屬層，位於該層間介電層上，且該第一金屬層經由一第一穿透洞接觸於該第一N型摻雜區；以及 一第二金屬層，位於該層間介電層上，且該第二金屬層經由一第二穿透洞接觸於該第一P型摻雜區，其中該第一金屬層、該第一N型摻雜區、該第一P型摻雜區與該第二金屬層形成一第一二極體； 其中，於一編程動作時，該第一二極體接收一編程電壓，使得該第一二極體為逆向偏壓，且該第一二極體由一第一儲存狀態變成一第二儲存狀態； 其中，於一讀取動作時，該第一二極體接收一讀取電壓，使得該第一二極體為逆向偏壓，且該第一二極體產生一讀取電流。
  2. 如請求項1所述之一次編程非揮發性記憶胞，更包括一有機平坦層，覆蓋於該第一金屬層、該第二金屬層與該層間介電層。
  3. 如請求項1所述之一次編程非揮發性記憶胞，更具有一開關元件，且該開關元件包括： 一第二多晶矽層，位於該緩衝層與該閘極介電層之間，且該第二多晶矽層包括一第二P型摻雜區、一第三P型摻雜區與一通道區，其中該通道區位於該第二P型摻雜區與該第三P型摻雜區之間； 一閘極層，位於該通道區上方的該閘極介電層上，且該閘極層被該層間介電層所覆蓋； 該第一金屬層，經由一第三穿透洞接觸於該第二P型摻雜區；以及 一第三金屬層，位於該層間介電層上，且該第三金屬層經由一第四穿透洞接觸於該第三P型摻雜區； 其中，該閘極層、該第一金屬層、該第二P型摻雜區、該通道區、該第三P型摻雜區與該第三金屬層形成一P型薄膜電晶體。
  4. 如請求項3所述之非揮發性記憶胞，其中該第二金屬層連接至一位元線，該閘極層連接至一字元線，該第三金屬層連接至一源極線。
  5. 如請求項1所述之一次編程非揮發性記憶胞，更具有一開關元件，且該開關元件包括： 一第二多晶矽層，位於該緩衝層與該閘極介電層之間，且該第二多晶矽層包括一第二N型摻雜區、一第三N型摻雜區與一通道區，其中該通道區位於該第二N型摻雜區與該第三N型摻雜區之間； 一閘極層，位於該通道區上方的該閘極介電層上，且該閘極層被該層間介電層所覆蓋； 該第二金屬層，經由一第三穿透洞接觸於該第二N型摻雜區；以及 一第三金屬層，位於該層間介電層上，且該第三金屬層經由一第四穿透洞接觸於該第三N型摻雜區； 其中，該閘極層、該第二金屬層、該第二N型摻雜區、該通道區、該第三N型摻雜區與該第三金屬層形成一N型薄膜電晶體。
  6. 如請求項5所述之一次編程非揮發性記憶胞，其中該第一金屬層連接至一源極線，該閘極層連接至一字元線，該第三金屬層連接至一位元線。
  7. 如請求項1所述之一次編程非揮發性記憶胞，其中該第一P型摻雜區與該第一N型摻雜區相互接觸形成一PN接面，且該第一二極體為具備該PN接面的二極體。
  8. 如請求項7所述之一次編程非揮發性記憶胞，其中儲存元件更包括一第二二極體與一第三二極體，該第一二極體、該第二二極體與該第三二極體並聯，該第二二極體為PN摻雜區重疊的二極體，該第三二極體為PIN型二極體。
  9. 如請求項7所述之一次編程非揮發性記憶胞，其中儲存元件更包括一第二二極體，該第一二極體與該第二二極體並聯，該第二二極體為具備該PN接面的二極體。
  10. 如請求項7所述之一次編程非揮發性記憶胞，其中該第一二極體包括一耦合端接收一耦合信號，用以控制該第一二極體的一崩潰電壓。
  11. 如請求項1所述之一次編程非揮發性記憶胞，其中該第一P型摻雜區與該第一N型摻雜區部份重疊，且該第一二極體為PN摻雜區重疊的二極體。
  12. 如請求項11所述之一次編程非揮發性記憶胞，其中儲存元件更包括一第二二極體，該第一二極體與該第二二極體並聯，該第二二極體為PIN型二極體。
  13. 如請求項1所述之一次編程非揮發性記憶胞，其中該第一P型摻雜區與該第一N型摻雜區之間包括一未摻雜區，且該第一二極體為PIN型二極體。
  14. 如請求項13所述之一次編程非揮發性記憶胞，其中該第一二極體包括一耦合端接收一耦合信號，用以控制該第一二極體的一崩潰電壓。
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