TW201837913A - 電阻式非揮發記憶群以及記憶體架構及操作方法 - Google Patents

Abstract

本發明提出一種電阻式非揮發記憶群，包括：m個開關電晶體與n個記憶元件。該m個開關電晶體的閘極相互連接，該m個開關電晶體的第一源/汲極相互連接，該m個開關電晶體的第二源/汲極相互連接。該n個記憶元件的第一端相互連接，並連接至該m個開關電晶體的第二源/汲極；其中，n為大於等於2的正整數，m為大於等於1的正整數。

Description

電阻式非揮發記憶群以及記憶體架構及操作方法

本發明是有關於一種記憶體及其操作方法，且特別是有關於一種電阻式非揮發記憶群(resistive non-volatile memory group)以及電阻式非揮發記憶體架構(resistive non-volatile memory architecture)及操作方法。

眾所周知，非揮發記憶體(non-volatile memory)能夠在電源關閉時持續保存其內部的儲存資料。而現今使用最普遍的非揮發記憶體即為快閃記憶體(flash memory)。快閃記憶體係利用浮動閘電晶體(floating gate transistor)作為儲存單元。而根據儲存於浮動閘極上的電荷量即可決定其儲存狀態。

近幾年來，其他型態的非揮發記憶體陸續被提出。例如，電阻性非揮發記憶體。其中又以電阻性隨機存取記憶體(resistive random-access memory，簡稱RRAM)與磁阻性隨機存取記憶體(magnetoresistive random-access memory，簡稱 MRAM)、相變隨機存取記憶體(phase change random-access memory，簡稱PCRAM)、奈米碳管隨機存取記憶體(carbon nanotube random-access memory，簡稱NRAM)最具代表性。以下以RRAM為例來進行說明。

請參照第1A圖與第1B圖，其所繪示為習知RRAM記憶胞(memory cell)與記憶胞陣列(memory cell array)示意圖。其中，RRAM記憶胞為(1T+1R)的記憶胞，1T代表一個電晶體(transistor)，1R代表一個電阻性元件(resistive element)。

如第1A圖所示，RRAM記憶胞100中包括一開關電晶體(switch transistor)M與一電阻性元件R。記憶胞100包括三個控制端x、y、z。控制端x連接至開關電晶體M閘極，控制端y連接至開關電晶體M的第一源/汲端(source/drain terminal)，控制端z與開關電晶體M的第二源/汲端之間連接電阻性元件R。

舉例來說，於編程動作(program action)時，動作(activate)控制端x以開啟(turn on)開關電晶體M。當控制端z與y之間提供第一電壓差(voltage difference)，且第一電壓差為設定電壓(set voltage)時，電阻性元件R會被設定(set)。反之，當控制端z與y之間提供第二電壓差，且第二電壓差為重置電壓(reset voltage)時，電阻性元件R會被重置(reset)。基本上，電阻性元件R被設定時具有較低的電阻值，電阻性元件R被重置時具有較高的電阻值。

另外，於讀取動作(read action)時，動作控制端x以開啟開關電晶體M。而控制端z與y之間提供一第三電壓差，且此第三電壓差為讀取電壓(read voltage)，則控制端z與y之間產生一讀取電流(read current)。舉例來說，當電阻性元件R被設定後，於讀取動作時會產生較大的讀取電流。而電阻性元件R被重置後，於讀取動作時會產生較小的讀取電流。而根據讀取電流的大小，即可確定電阻性元件R是被設定或者被重置。例如，電阻性元件被設定時可視為電阻性元件儲存資料“1”，而電阻性元件被重置時可視為電阻性元件儲存資料“0”。

請參照第1B圖，其所繪示為習知RRAM記憶胞所組成的記憶胞陣列。記憶胞陣列110由3×3個RRAM記憶胞c11~c33所組成。每個RRAM記憶胞c11~c33的結構皆相同於第1A圖的RRAM記憶胞100。當然，記憶胞陣列110並不限定由3×3個RRAM記憶胞c11~c33所組成。

如第1B圖所示，字元線(word line)WL1連接於記憶胞c11、c12、c13的控制端x。字元線WL2連接於記憶胞c21、c22、c23的控制端x。字元線WL3連接於記憶胞c31、c32、c33的控制端x。

源極線(source line)SL1連接於記憶胞c11、c21、c31的控制端y。源極線SL2連接於記憶胞c12、c22、c32的控制端y。源極線SL3連接於記憶胞c13、c23、c33的控制端y。

位元線(bit line)BL1連接於記憶胞c11、c21、c31的控制端z。位元線BL2連接於記憶胞c12、c22、c32的控制端z。位元線BL3連接於記憶胞c13、c23、c33的控制端z。

經由提供適當的偏壓，可以對記憶胞陣列110中的任一個RRAM記憶胞進行編程動作，以設定該RRAM記憶胞內的電阻性元件或者重置該RRAM記憶胞內的電阻性元件。當然，也可以對記憶胞陣列110中的任一個RRAM記憶胞進行讀取動作，以判斷該RRAM記憶胞內的記憶元件是被設定或者是被重置。

基本上，MRAM記憶胞中也包括一個磁阻性元件以及一開關電晶體，PCRAM記憶胞中也包括一個相變元件以及一開關電晶體、NRAM記憶胞中也包括一個奈米碳管記憶元件以及一開關電晶體。並且，MRAM記憶胞、PCRAM記憶胞、NRAM記憶胞與RRAM記憶胞具有相似的結構，此處不再贅述。

當開關電晶體M的通道電阻值接近電阻性元件R的電阻值時，將會影響RRAM記憶體的運作。舉例來說，於編程動作時，需要更高的設定電壓才能成功設定電阻性元件，如此將導致功耗增加。另外，於讀取動作時，由於通道電阻值變大，將造成記憶胞的讀取電流減小，造成RRAM記憶胞不易判斷，使得判斷速度變慢，甚至於判斷錯誤。

本發明係為一種電阻式非揮發記憶群，包括：m個開關電晶體，該m個開關電晶體的閘極相互連接，該m個開關電晶體的第一源/汲極相互連接，該m個開關電晶體的第二源/汲極相互連接；以及n個記憶元件，該n個記憶元件的第一端相互連接，並連接至該m個開關電晶體的第二源/汲極；其中，n為大於等於2的正整數，m為大於等於1的正整數；其中，當m等於1時，該m個開關電晶體之佈局尺寸相同於該n個記憶元件之佈局尺寸。

本發明係為一種電阻式非揮發記憶體架構，包括：一字元線解碼器，具有p條字元線；一位元線解碼器，具有q個位元線組；一源極線解碼器，具有q條源極線；以及一記憶群陣列，連接至該字元線解碼器、該位元線解碼器與該源極線解碼器，其中該記憶群陣列具有p個列，且每個列有q記憶群，以形成p×q個記憶群陣列；其中，p條字元線對應地連接至記憶群陣列的p個列；q個位元線組對應地連接至記憶群陣列的q個行；以及q條源極線應地連接至記憶群陣列的q個行；其中，該記憶群陣列中的一第一記憶群包括：m個開關電晶體，該m個開關電晶體的閘極互相連接，且連接至該p條字元線中的一第一字元線，該m個開關電晶體的第一源/汲極相互連接，且連接至該q條源極線中的一第一源極線，該m個開關電晶體的第二源/汲極相互連接；以及n個記憶元件，該n個記憶元件的第一端相互連接，並連接至該第一記憶群內該m個開關電晶體的第二源/汲極，且該n個記憶 元件的第二端各別對應地連接至該q個位元線組中一第一位元線組的n條位元線；其中，n為大於等於2的正整數，m、p、q為大於等於1的正整數；其中，當m等於1時，該m個開關電晶體之佈局尺寸相同於該n個記憶元件之佈局尺寸。

本發明係為一種電阻式非揮發記憶體架構，包括：一字元線解碼器，具有p條字元線；一位元線解碼器，具有q條位元線；一源極線解碼器，具有q個源極線組；以及一記憶群陣列，連接至該字元線解碼器、該位元線解碼器與該源極線解碼器，其中該記憶群陣列具有p個列，且每個列有q記憶群，以形成p×q個記憶群陣列；其中，p條字元線對應地連接至記憶群陣列的p個列；q條位元線對應地連接至記憶群陣列的q個行；以及q個源極線組應地連接至記憶群陣列的q個行；其中，該記憶群陣列中的一第一記憶群包括：m個開關電晶體，該m個開關電晶體的閘極互相連接，且連接至該p條字元線中的一第一字元線，該m個開關電晶體的第一源/汲極相互連接，且連接至該q條位元線中的一第一位元線，該m個開關電晶體的第二源/汲極相互連接；以及n個記憶元件，該n個記憶元件的第一端相互連接，並連接至該第一記憶群內該m個開關電晶體的第二源/汲極，且該n個記憶元件的第二端各別對應地連接至該q個源極線組中的一第一位元線組的n條源極線；其中，n為大於等於2的正整數，m、p、q為大於等於1的正整數；其中，當m等於1時，該m個開關電晶體之佈局尺寸相同於該n個記憶元件之佈局尺寸。

本發明係為一種電阻式非揮發記憶體的操作方法，該操作方法包括下列步驟：提供一電阻式非揮發記憶體，其具有複數個記憶群，且每一該記憶群有：m個開關電晶體，該m個開關電晶體的閘極互相連接，該m個開關電晶體的第一源/汲極相互連接，該m個開關電晶體的第二源/汲極相互連接；以及n個記憶元件，該n個記憶元件的第一端相互連接，並連接至該m個開關電晶體的第二源/汲極；其中，n為大於等於2的正整數，m、p、q為大於等於1的正整數，且當m等於1時，該m個開關電晶體之佈局尺寸相同於該n個記憶元件之佈局尺寸；由該些記憶群中選擇一第一記憶群，以開啟該第一記憶群中的m個開關電晶體；以及提供一電壓到該第一記憶群內該n記憶元件中的一第一記憶元件。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：。

100‧‧‧記憶胞

110‧‧‧記憶胞陣列

200‧‧‧電阻式非揮發記憶群

305、355‧‧‧電阻式非揮發記憶體架構

310、350‧‧‧記憶群陣列

320、360‧‧‧字元線解碼器

330、370‧‧‧位元線解碼器

340、380‧‧‧源極線解碼器

第1A圖與第1B圖所繪示為習知RRAM記憶胞與記憶體陣列示意圖。

第2圖所繪示為本發明電阻式非揮發記憶群示意圖。

第3A圖所繪示為本發明第一實施例的電阻式非揮發記憶體架構。

第3B圖所繪示為本發明第一實施例電阻式非揮發記憶體架構中的記憶群陣列示意圖。

第4A圖至第4C圖所繪示為本發明第一實施例電阻式非揮發記憶體架構於編程動作與讀取動作的偏壓示意圖。

第5A圖所繪示為本發明第二實施例的電阻式非揮發記憶體架構。

第5B圖所繪示為本發明第二實施例電阻式非揮發記憶體架構中的記憶群陣列示意圖。

第6A圖至第6C圖所繪示為本發明第二實施例電阻式非揮發記憶體架構於編程動作與讀取動作的偏壓示意圖。

本發明提出一種電阻式非揮發記憶群(resistive memory group)及由多個記憶群組成的記憶群陣列(memory group array)與記憶體架構(memory architecture)。

請參照第2圖，其所繪示為本發明電阻式非揮發記憶群示意圖。電阻式非揮發記憶群200中包括m個開關電晶體m1~mm與n個記憶元件(storage element)S1~Sn。其中，記憶元件S1~Sn可為電阻性元件(resistive element)、磁阻性元件(magnetoresistive element)、相變元件(phase change element)或者奈米碳管記憶元件(Carbon nanotube storage element)，且n為大於等於2的正整數，m為大於等於1的正整數。

電阻式非揮發記憶群200中，m個開關電晶體m1~mm的閘極端皆連接至控制端x；m個開關電晶體m1~mm的第一源/汲極端皆連接至控制端y；且m個開關電晶體m1~mm的第二源/汲極端相互連接。再者，n個記憶元件S1~Sn的第一端相互連接，且連接至開關電晶體m1~mm的第二源/汲極端，n個記憶元件S1~Sn的第二端則各別對應的連接至n個控制端z1~zn。

根據本發明的實施例，於編程動作時，每一個記憶元件S1~Sn皆可任意地被設定或者被重置。

基本上，於編程動作的過程，若控制端x未動作(inactivate)，則記憶群200中的開關電晶體m1~mm皆被關閉。此時，記憶群200中的所有記憶元件S1~Sn皆無法接收到編程電壓或者重置電壓，因此所有記憶元件S1~Sn皆不會被設定或者被重置。

同理，於讀取動作的過程，若控制端x未動作，則記憶群200中的開關電晶體m1~mm皆被關閉。此時，記憶群200中的所有記憶元件S1~Sn皆無法接收到讀取電壓，因此記憶群200不會輸出任何讀取電流。

再者，於編程動作的過程，若控制端x動作，則記憶群200中所有的開關電晶體m1~mm被開啟。此時，根據n個記憶元件S1~Sn二端的電壓，則n個記憶元件S1~Sn可被設定或者被重置。基本上，被設定的記憶元件具有較低的電阻值，被重置的記憶元件具有較高的電阻值。

舉例來說，當所有的開關電晶體m1~mm開啟時，如果控制端z1與y之間提供設定電壓(set voltage)時，則記憶元件S1會被設定(set)。如果控制端z2與y之間提供重置電壓(reset voltage)時，則記憶元件S2會被重置(reset)。並依此類推。

另外，於讀取動作(read action)的過程，若控制端x動作，則記憶群200中所有的開關電晶體m1~mm被開啟。當所有的開關電晶體m1~mm開啟後，根據n個記憶元件S1~Sn二端的電壓，即可確認n個記憶元件S1~Sn其中之一為選定記憶元件(selected storage element)，並且選定記憶元件產生一讀取電流。亦即，於讀取動作時，每次僅有一個記憶元件為選定記憶元件，並產生讀取電流。

舉例來說，當控制端z1與y之間提供讀取電壓時，記憶元件S1會成為選定記憶元件，而其他記憶元件S2~Sn的兩端並未提供讀取電壓而成為非選定記憶元件(unselected storage element)。因此，控制端z1與y之間產生一讀取電流。當記憶元件S1被設定後，於讀取動作時會產生較大的讀取電流；當記憶元件S1被重置後，於讀取動作時會產生較小的讀取電流。而根據讀取電流的大小，即可確定記憶元件S1是被設定或者被重置。例如，電阻性元件S1被設定時可視為電阻性元件S1儲存資料“1”，而電阻性元件S1被重置時可視為電阻性元件S1儲存資料“0”。

同理，當控制端z2與y之間提供讀取電壓時，記憶元件S2會成為選定記憶元件，而其他記憶元件的兩端並未提供讀 取電壓而成為非選定記憶元件。因此，控制端z2與y之間產生一讀取電流，用以判斷記憶元件S2是被設定或者被重置。並依此類推。

根據本發明的實施例，當記憶群200中的開關電晶體數目為1(亦即m=1)時。需要進一步地設計此記憶群200中開關電晶體的佈局尺寸(layout size)相同於n個記憶元件的佈局尺寸(layout size)。舉例來說，一個開關電晶體之佈局尺寸中X方向節距(pitch)與Y方向節距會相同於n個記憶元件的佈局尺寸中X方向節距(pitch)與Y方向節距。如此，一個開關電晶體之佈局區域(layout area)可以跟n個記憶元件的佈局區域互相對齊(align)。

請參照第3A圖，其所繪示為本發明第一實施例的電阻式非揮發記憶體架構。電阻式非揮發記憶體架構305包括：一記憶群陣列(memory group array)310、字元線解碼器(word line decoder)320、位元線解碼器(bit line decoder)330與源極線解碼器(source line decoder)340。

字元線解碼器320與記憶群陣列310之間連接複數條字元線WL1、WL2...。位元線解碼器330與記憶群陣列310之間連接複數個位元線組，每一位元線組有n條位元線(亦即，位元線組BL11~BL1n、位元線組BL21~BL2n...)。源極線解碼器340與記憶群陣列310之間連接複數條源極線SL1、SL2...。再者，本發明並不限定於字元線、位元線組與源極線的數目，在 此領域的技術人員可以根據本發明的第一實施例來增減字元線、位元線組與源極線的數目來完成電阻式非揮發記憶體架構。

再者，經由字元線解碼器320、位元線解碼器330與源極線解碼器340提供適當的偏壓，可以對記憶群陣列310中的任一個記憶元件進行編程動作，以使得該記憶元件被設定或者被重置。當然，也可以對記憶群陣列310中的任一個記憶元件進行讀取動作，以判斷該記憶元件是被設定或者是被重置。

請參照第3B圖，其所繪示為本發明第一實施例電阻式非揮發記憶體架構中的記憶群陣列示意圖。記憶群陣列310中每一列有p個記憶群，每一行有q個記憶群，並可組成p×q個記憶群陣列，p與q為大於等於1的正整數。以下以2×2個記憶群g11~g22為例來說明記憶群陣列310的連接關係。當然，記憶群陣列310並不限定由2×2個記憶群g11~g22所組成。另外，四個記憶群g11~g22皆具有控制端x、控制端y、控制端z1~zn，且每一個記憶群g11~g22的結構皆相同於第2圖的記憶群200，詳細結構不再贅述。

再者，字元線WL1連接於記憶群g11、g12的控制端x。字元線WL2連接於記憶群g21、g22的控制端x。

源極線SL1連接於記憶群g11、g21的控制端y。源極線SL2連接於記憶群g12、g22的控制端y。

第一位元線組的n條位元線BL11~BL1n對應地連接於記憶群g11與g21的n個控制端z1~zn。第二位元線組的n 條位元線BL21~BL2n對應地連接於記憶群g12與g22的n個控制端z1~zn。

請參照第4A圖至第4C圖，其所繪示為本發明第一實施例電阻式非揮發記憶體架構於編程動作與讀取動作的偏壓示意圖。根據本發明的實施例，於編程動作的過程中，每次僅能針對記憶群中的一個記憶元件來設定或者重置。

如第4A圖所示，於編程動作時，欲設定記憶群g11中的記憶元件S1。因此，字元線解碼器320提供字元線WL1一動作電壓(activation voltage，Vgs)，提供字元線WL2一不動作電壓(inactivation voltage，Vwls)。源極線解碼器340提供源極線SL1與SL2一源極線電壓(Vss)。位元線解碼器330提供位元線BL11一位元線電壓(Vds)，其他位元線皆為浮接(floating，F)。再者，位元線電壓(Vds)大於源極線電壓(Vss)，且位元線電壓(Vds)減掉源極線電壓(Vss)等於設定電壓(set voltage)。

由於字元線WL2為不動作電壓(Vwls)，記憶群g21與g22中的開關電晶體m1~mm皆被關閉，所以記憶群g21與g22中的記憶元件S1~Sn皆未被改變，亦即未被設定或者未被重置。再者，由於字元線WL1為動作電壓(Vgs)，記憶群g11與g12中的開關電晶體m1~mm皆開啟。於記憶群g11中，僅有記憶元件S1的二端接收設定電壓，使得憶體群g11的記憶元件S1被設定， 而其他記憶元件皆未被改變。於記憶群g12中，所有記憶元件S1~Sn皆未接收設定電壓所以無法被設定或者被重置。

再者，於第4A圖的編程動作時，浮接(F)的位元線也可以連接至一禁止電壓(inhibition voltage，Vinhs)。舉例來說，禁止電壓(Vinhs)等於源極線電壓(Vss)，或者禁止電壓(Vinhs)所造成的漏電流(leakage current)不會影響到已經被設定或者已經被重置的記憶元件即可。例如，接收到設定電壓的記憶元件產生一第一電流，而接收到禁止電壓的其他(n-1)個記憶元件加總後產生一第二電流。當第二電流小於等於第一電流的3/5倍時，第二電流就不會影響到已經被設定的記憶元件。或者，當禁止電壓(Vinhs)減去源極線電壓(Vss)的絕對值小於0.3V時，亦即|Vinhs-Vss|<0.3V時，即可進行編程動作。

如第4B圖所示，於編程動作時，欲重置記憶群g11中記憶元件S2。因此，於編程動作時，字元線解碼器320提供字元線WL1一動作電壓(Vge)，提供字元線WL2一不動作電壓(Vwle)。源極線解碼器340提供源極線SL1與SL2一源極線電壓(Vse)。位元線解碼器330提供位元線BL12一位元線電壓(Vde)，而將其他位元線浮接(F)。再者，位元線電壓(Vde)小於源極線電壓(Vse)，且位元線電壓(Vde)減掉源極線電壓(Vse)等於重置電壓(reset voltage)。

由於字元線WL2為不動作電壓(Vwle)，記憶群g21與g22中的開關電晶體m1~mm皆關閉，所以記憶群g21與g22 中的記憶元件S1~Sn皆未被改變。再者，由於字元線WL1為動作電壓(Vge)，記憶群g11與g12中的開關電晶體m1~mm皆開啟。於記憶群g11中，除了記憶元件S2接收收重置電壓而被重置，其它的記憶元件皆未接收重置電壓所以無法被設定或者被重置。於記憶群g12中，所有記憶元件S1~Sn皆未接收重置電壓所以無法被設定或者被重置。

再者，於第4B圖的編程動作時，浮接(F)的位元線也可以連接至一禁止電壓(Vinhe)。舉例來說，禁止電壓(Vinhe)等於源極線電壓(Vse)，或者禁止電壓(Vinhe)所造成的漏電流不會影響到已經被設定或者已經被重置的記憶元件即可。同理，接收到重置電壓的記憶元件產生一第一電流，而接收到禁止電壓的其他(n-1)個記憶元件加總後產生一第二電流。當第二電流小於等於第一電流的3/5倍時，第二電流就不會影響到已經被重置的記憶元件。或者，當禁止電壓(Vinhe)減去源極線電壓(Vse)的絕對值小於0.3V時，亦即|Vinhe-Vse|<0.3V時，即可進行編程動作。

如第4C圖所示，進行讀取動作欲判斷記憶群g11中的記憶元件S1時，字元線解碼器320提供字元線WL1一動作電壓(Vgr)，提供字元線WL2一不動作電壓(Vwlr)。源極線解碼器340提供源極線SL1與SL2一源極線電壓(Vsr)。位元線解碼器330提供位元線BL11一位元線電壓(Vdr)，並將其他位元線浮接(F)。再者，位元線電壓(Vdr)與源極線電壓(Vsr)的差異即為讀取電壓(read voltage)。

由於字元線WL2為不動作電壓(Vwlr)，記憶群g21與g22中的開關電晶體m1~mm皆關閉，所以記憶群g21與g22中的記憶元件S1~Sn皆不會產生讀取電流。再者，由於字元線WL1為動作電壓(Vgr)，記憶群g11與g12中的開關電晶體m1~mm皆開啟。在記憶群g12中，所有記憶元件S1~Sn皆未接收到讀取電壓，無法產生讀取電流。在記憶群g11中，僅有記憶元件S1接收到讀取電壓，其他記憶元件未接收到讀取電壓。因此，僅有記憶元件S1產生讀取電流Irs1。再者，根據記憶元件S1產生的讀取電流Irs1即可判斷記憶元件S1是被設定或者被重置。

同理，如果欲進行讀取動作並判斷記憶群g11中的記憶元件S2時，位元線解碼器330提供位元線BL12位元線電壓(Vdr)，並浮接(F)其他位元線。如此，記憶元件S2即產生的讀取電流，用以判斷記憶元件S2是被設定或者被重置。同理，記憶群g11中的其他記憶元件也是以類似的方式來判斷。

再者，於第4C圖的讀取動作時，浮接(F)的位元線也可以連接至一禁止電壓(Vinhr)。舉例來說，禁止電壓(Vinhr)等於源極線電壓(Vsr)或者禁止電壓(Vinh)減去源極線電壓(Vsr)的絕對值小於0.1V。同理，接收到讀取電壓的記憶元件產生一讀取電流，而接收到禁止電壓的其他(n-1)個記憶元件加總後產生一漏電流。當漏電流小於等於讀取電流的3/5倍時，漏電流就不會 影響到讀取的記憶元件。或者，當|Vinhr-Vsr|<0.1V時，即可進行讀取動作而漏電流就不會影響到被讀取的記憶元件。

請參照第5A圖，其所繪示為本發明第二實施例的電阻式非揮發記憶體架構。電阻式非揮發記憶體架構355包括：一記憶群陣列350、字元線解碼器360、位元線解碼器370與源極線解碼器380。

字元線解碼器360與記憶群陣列350之間連接複數條字元線WL1、WL2...。位元線解碼器370與記憶群陣列350之間連接複數條位元線BL1、BL2...。源極線解碼器380與記憶群陣列350之間連接複數條源極線組，每一源極線組包括n條源極線(亦即，源極線組SL11~SL1n、源極線組SL21~SL2n...)。再者，本發明並不限定於字元線、位元線與源極線組的數目，在此領域的技術人員可以根據本發明的第二實施例來增減字元線、位元線與源極線組的數目來完成電阻式非揮發記憶體架構。

經由字元線解碼器360、位元線解碼器370與源極線解碼器380提供適當的偏壓，可以對記憶群陣列350中的任一個記憶元件進行編程動作，以使得該記憶元件被設定或者被重置。當然，也可以對記憶群陣列350中的任一個記憶元件進行讀取動作，以判斷該記憶元件是被設定或者是被重置。

請參照第5B圖，其所繪示為本發明第二實施例電阻式非揮發記憶體架構中的記憶群陣列示意圖。記憶群陣列350中每一列有p個記憶群，每一行有q個記憶群，並可組成p×q個記 憶群陣列，p與q為大於等於1的正整數。以下以2×2個記憶群g11~g22為例來說明記憶群陣列350的連接關係。當然，記憶群陣列350並不限定由2×2個記憶群g11~g22所組成。另外，四個記憶群g11~g22皆具有控制端x、控制端y、控制端z1~zn，且每一個記憶群g11~g22的結構皆相同於第2圖的記憶群200，詳細結構不再贅述。

再者，字元線WL1連接於記憶群g11、g12的控制端x。字元線WL2連接於記憶群g21、g22的控制端x。

位元線BL1連接於記憶群g11、g21的控制端y。位元線BL2連接於記憶群g12、g22的控制端y。

第一源極線組的n條源極線SL11~SL1n對應地連接於記憶群g11與g21的n個控制端z1~zn。第二源極線組的n條源極線SL21~SL2n對應地連接於記憶群g12與g22的n個控制端z1~zn。

請參照第6A圖至第6C圖，其所繪示為本發明第二實施例電阻式非揮發記憶體架構於編程動作與讀取動作的偏壓示意圖。根據本發明的實施例，於編程動作的過程中，每次僅能針對記憶群中的一個記憶元件來設定或者重置。

如第6A圖所示，於編程動作時，欲設定記憶群g22中的記憶元件S1。因此，於編程動作時，字元線解碼器360提供字元線WL2一動作電壓(Vgs)，字元線WL1一不動作電壓(Vwls)。位元線解碼器370提供位元線BL1與BL2一位元線電 壓(Vbs)。源極線解碼器380提供源極線SL21一源極線電壓(Vds)，其他源極線皆為浮接(F)。再者，源極線電壓(Vds)大於位元線電壓(Vbs)，且源極線電壓(Vds)減掉位元線電壓(Vbs)等於設定電壓(set voltage)。

由於字元線WL1為不動作電壓(Vwls)，記憶群g11與g12中的開關電晶體m1~mm皆關閉，所以記憶群g11與g12中的記憶元件S1~Sn皆未被改變。再者，由於字元線WL2為動作電壓(Vgs)，記憶群g21與g22中的開關電晶體m1~mm皆開啟。於記憶群g22中，僅有記憶元件S1的二端接收設定電壓，使得憶體群g22的記憶元件S1被設定，而其他記憶元件皆未被改變。於記憶群g21中，所有記憶元件S1~Sn皆未接收設定電壓所以無法被設定或者被重置。

再者，於第6A圖的編程動作時，浮接(F)的源極線也可以連接至一禁止電壓(inhibition voltage，Vinhs)。舉例來說，禁止電壓(Vinhs)等於位元線電壓(Vbs)，或者禁止電壓(Vinhs)所造成的漏電流不會影響到已經被設定或者已經被重置的記憶元件即可。例如，接收到設定電壓的記憶元件產生一第一電流，而接收到禁止電壓的其他(n-1)個記憶元件加總後產生一第二電流。當第二電流小於等於第一電流的3/5倍時，第二電流就不會影響到已經被設定的記憶元件。或者，當禁止電壓(Vinhs)減去位元線電壓(Vbs)的絕對值小於0.3V時，亦即|Vinhs-Vbs|<0.3V時，也可以進行編程動作。

如第6B圖所示，於編程動作時，欲重置記憶群g22中的記憶元件S2。因此，於編程動作時，字元線解碼器360提供字元線WL2一動作電壓(Vge)，字元線WL1一不動作電壓(Vwle)。位元線解碼器370提供位元線BL1與BL2一位元線電壓(Vbe)。源極線解碼器380提供源極線SL22一源極線電壓(Vde)，而將其他源極線浮接(F)。再者，源極線電壓(Vde)小於位元線電壓(Vbe)，且源極線電壓(Vde)減掉位元線電壓(Vde)等於重置電壓(reset voltage)。

由於字元線WL1為不動作電壓(Vwle)，記憶群g11與g12中的開關電晶體m1~mm皆關閉，所以記憶群g11與g12中的記憶元件S1~Sn皆未被改變。再者，由於字元線WL2為動作電壓(Vge)，記憶群g21與g22中的開關電晶體m1~mm皆開啟。於記憶群g22中，除了記憶元件S2接收收重置電壓而被重置，其他的記憶元件皆未接收重置電壓所以無法被設定或者被重置。於記憶群g21中，所有記憶元件S1~Sn皆未接收重置電壓所以無法被設定或者被重置。

再者，於第6B圖的編程動作時，浮接(F)的源極線也可以連接至一禁止電壓(Vinhe)。舉例來說，禁止電壓(Vinhe)等於位元線電壓(Vbe)，或者禁止電壓(Vinhe)所造成的漏電流不會影響到已經被設定或者已經被重置的記憶元件即可。同理，接收到重置電壓的記憶元件產生一第一電流，而接收到禁止電壓的其他(n-1)個記憶元件加總後產生一第二電流。當第二電流小於等 於第一電流的3/5倍時，第二電流就不會影響到已經被重置的記憶元件。或者，當禁止電壓(Vinhe)減去位元線電壓(Vbe)的絕對值小於0.3V時，亦即|Vinhe-Vbe|<0.3V時，也可以進行編程動作。

如第6C圖所示，進行讀取動作欲判斷記憶群g22中的記憶元件S1時，字元線解碼器360提供字元線WL2一動作電壓(Vgr)，字元線WL1一不動作電壓(Vwlr)。位元線解碼器370提供位元線BL1與BL2一位元線電壓(Vbr)。源極線解碼器380提供源極線SL21一源極線電壓(Vdr)，並將其他源極線浮接(F)。再者，位元線電壓(Vbr)與源極線電壓(Vdr)的差異即為讀取電壓(read voltage)。

由於字元線WL1為不動作電壓(Vwlr)，記憶群g11與g12中的開關電晶體m1~mm皆關閉，所以記憶群g11與g12中的記憶元件S1~Sn皆不會產生讀取電流。再者，由於字元線WL2為動作電壓(Vgr)，記憶群g21與g22中的開關電晶體m1~mm皆開啟。在記憶群g21中，所有記憶元件S1~Sn皆未接收到讀取電壓，無法產生讀取電流。在記憶群g22中，僅有記憶元件S1接收到讀取電壓，其他記憶元件未接收到讀取電壓。因此，僅有記憶元件S1產生讀取電流Irs1。再者，根據記憶元件S1產生的讀取電流Irs1即可判斷記憶元件S1是被設定或者被重置。

同理，如果欲進行讀取動作欲判斷記憶群g22中的記憶元件S2時，源極線解碼器380提供源極線SL22源極線電壓 (Vdr)，並浮接(F)其他源極線。如此，記憶元件S2即產生的讀取電流，用以判斷記憶元件S2是被設定或者被重置。記憶群g22中的其他記憶元件也是以類似的方式來判斷。

再者，於第6C圖的讀取動作時，浮接(F)的源極線也可以連接至一禁止電壓(Vinhr)。舉例來說，禁止電壓(Vinhr)等於位元線電壓(Vbr)或者禁止電壓(Vinh)減去位元線電壓(Vbr)的絕對值小於0.1V。同理，接收到讀取電壓的記憶元件產生一讀取電流，而接收到禁止電壓的其他(n-1)個記憶元件加總後產生一漏電流。當漏電流小於等於讀取電流的3/5倍時，漏電流就不會影響到讀取的記憶元件。或者，當|Vinhr-Vbr|<0.1V時，即可進行讀取動作而漏電流就不會影響到被讀取的記憶元件。

由以上的說明可知，本發明的優點在於提出一種電阻式非揮發記憶體架構。在記憶群中，當m個開關二極體m1~mm開啟之後，由於m個開關電晶體m1~mm的通道電阻相互並聯，因此可以使得等效的通道電阻值大幅的減小。換言之，將使得記憶元件的電阻值與通道電阻值之間的差異變大。如此，電阻式非揮發記憶體架構可以降低功耗，加快儲存元件的判斷速度，並可以更有效率地運作。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (19)

1. 一種電阻式非揮發記憶群，包括：m個開關電晶體，該m個開關電晶體的閘極相互連接，該m個開關電晶體的第一源/汲極相互連接，該m個開關電晶體的第二源/汲極相互連接；以及n個記憶元件，該n個記憶元件的第一端相互連接，並連接至該m個開關電晶體的第二源/汲極；其中，n為大於等於2的正整數，m為大於等於1的正整數；其中，當m等於1時，該m個開關電晶體之佈局尺寸相同於該n個記憶元件之佈局尺寸。
2. 如申請專利範圍第1項所述之電阻式非揮發記憶群，其中該n個記憶元件為電阻性元件、磁阻性元件、相變元件或者奈米碳管記憶元件。
3. 如申請專利範圍第1項所述之電阻式非揮發記憶群，其中當m等於1時，該開關電晶體之佈局尺寸中一第一方向節距與一第二方向節距會相同於該n個記憶元件之佈局尺寸中該第一方向節距與該第二方向節距。
4. 申請專利範圍第1項所述之電阻式非揮發記憶群，其中當m等於1時，該開關電晶體之佈局區域與該n個記憶元件之佈局區域互相對齊。
5. 一種電阻式非揮發記憶體架構，包括：一字元線解碼器，具有p條字元線；一位元線解碼器，具有q個位元線組；一源極線解碼器，具有q條源極線；以及一記憶群陣列，連接至該字元線解碼器、該位元線解碼器與該源極線解碼器，其中該記憶群陣列具有p個列，且每個列有q記憶群，以形成p×q個記憶群陣列；其中，p條字元線對應地連接至記憶群陣列的p個列；q個位元線組對應地連接至記憶群陣列的q個行；以及q條源極線應地連接至記憶群陣列的q個行；其中，該記憶群陣列中的一第一記憶群包括：m個開關電晶體，該m個開關電晶體的閘極互相連接，且連接至該p條字元線中的一第一字元線，該m個開關電晶體的第一源/汲極相互連接，且連接至該q條源極線中的一第一源極線，該m個開關電晶體的第二源/汲極相互連接；以及n個記憶元件，該n個記憶元件的第一端相互連接，並連接至該第一記憶群內該m個開關電晶體的第二源/汲極，且該n個記憶元件 的第二端各別對應地連接至該q個位元線組中一第一位元線組的n條位元線；其中，n為大於等於2的正整數，m、p、q為大於等於1的正整數；其中，當m等於1時，該m個開關電晶體之佈局尺寸相同於該n個記憶元件之佈局尺寸。
6. 一種電阻式非揮發記憶體架構，包括：一字元線解碼器，具有p條字元線；一位元線解碼器，具有q條位元線；一源極線解碼器，具有q個源極線組；以及一記憶群陣列，連接至該字元線解碼器、該位元線解碼器與該源極線解碼器，其中該記憶群陣列具有p個列，且每個列有q記憶群，以形成p×q個記憶群陣列；其中，p條字元線對應地連接至記憶群陣列的p個列；q條位元線對應地連接至記憶群陣列的q個行；以及q個源極線組應地連接至記憶群陣列的q個行；其中，該記憶群陣列中的一第一記憶群包括：m個開關電晶體，該m個開關電晶體的閘極互相連接，且連接至該p條字元線中的一第一字元線，該m個開關電晶體的第一源/汲極相互連接，且連接至該q條位元線中的一第一位元線，該m個開關電晶體的第二源/汲極相互連接；以及 n個記憶元件，該n個記憶元件的第一端相互連接，並連接至該第一記憶群內該m個開關電晶體的第二源/汲極，且該n個記憶元件的第二端各別對應地連接至該q個源極線組中的一第一位元線組的n條源極線；其中，n為大於等於2的正整數，m、p、q為大於等於1的正整數；其中，當m等於1時，該m個開關電晶體之佈局尺寸相同於該n個記憶元件之佈局尺寸。
7. 一種電阻式非揮發記憶體的操作方法，該操作方法包括下列步驟：提供一電阻式非揮發記憶體，其具有複數個記憶群，且每一該記憶群有：m個開關電晶體，該m個開關電晶體的閘極互相連接，該m個開關電晶體的第一源/汲極相互連接，該m個開關電晶體的第二源/汲極相互連接；以及n個記憶元件，該n個記憶元件的第一端相互連接，並連接至該m個開關電晶體的第二源/汲極；其中，n為大於等於2的正整數，m、p、q為大於等於1的正整數，且當m等於1時，該m個開關電晶體之佈局尺寸相同於該n個記憶元件之佈局尺寸；由該些記憶群中選擇一第一記憶群，以開啟該第一記憶群中的m個開關電晶體；以及 提供一電壓到該第一記憶群內該n記憶元件中的一第一記憶元件。
8. 如申請專利範圍第7項所述之操作方法，其中當該m個開關電晶體開啟且該n個記憶元件中的該第一記憶元件二端接收一設定電壓時，該第一記憶元件被設定。
9. 如申請專利範圍第8項所述之操作方法，其中當該m個開關電晶體開啟且該n個記憶元件中的其他(n-1)個記憶元件的一端為浮接時，該其他(n-1)個記憶元件未被改變。
10. 如申請專利範圍第8項所述之操作方法，其中當該m個開關電晶體開啟且該n個記憶元件中的其他(n-1)個記憶元件的二端所接收的電壓之絕對值小於等於0.3V時，該其他(n-1)個記憶元件未被改變。
11. 如申請專利範圍第8項所述之操作方法，其中當該m個開關電晶體開啟且該n個記憶元件中的該第一記憶元件產生一第一電流，而接收一禁止電壓的其他(n-1)個記憶元件加總後產生一第二電流，當該第二電流小於等於該第一電流的3/5倍時，該第二電流不會影響到被設定的該第一記憶元件。
12. 如申請專利範圍第7項所述之操作方法，其中當該m個開關電晶體開啟且該n個記憶元件中的該第一記憶元件二端接收一重置電壓，該第一記憶元件被重置。
13. 如申請專利範圍第12項所述之操作方法，其中當該m個開關電晶體開啟且該n個記憶元件中的其他(n-1)個記憶元件的一端接為浮接，該其他(n-1)個記憶元件未被改變。
14. 如申請專利範圍第12項所述之操作方法，其中當該m個開關電晶體開啟且該n個記憶元件中的其他(n-1)個記憶元件的二端所接收的電壓之絕對值小於等於0.3V時，該其他(n-1)個記憶元件未被改變。
15. 如申請專利範圍第12項所述之操作方法，其中當該m個開關電晶體開啟且該n個記憶元件中的該第一記憶元件產生一第一電流，而接收一禁止電壓的其他(n-1)個記憶元件加總後產生一第二電流，當該第二電流小於等於該第一電流的3/5倍時，該第二電流不會影響到被重置的該第一記憶元件。
16. 如申請專利範圍第7項所述之操作方法，其中當該m個開關電晶體開啟且該n個記憶元件中的該第一記憶元件二端接收一讀取電壓，該第一記憶元件產生一讀取電流。
17. 如申請專利範圍第16項所述之操作方法，其中當該m個開關電晶體開啟且該n個記憶元件中的其他(n-1)個記憶元件一端接為浮接，該其他(n-1)個記憶元件未產生該讀取電流。
18. 如申請專利範圍第16項所述之操作方法，其中當該m個開關電晶體開啟且該n個記憶元件中的其他(n-1)個記憶元件二端所接收的電壓之絕對值小於等於0.1V時，該其他(n-1)個記憶元件加總產生的一漏電流不會影響到被讀取的該第一記憶元件。
19. 如申請專利範圍第16項所述之操作方法，其中當該m個開關電晶體開啟且該n個記憶元件中接收一禁止電壓的其他(n-1)個記憶元件加總後產生一漏電流，當該漏電流小於等於該讀取電流的3/5倍時，該漏電流不會影響到被讀取的該第一記憶元件。