CN111446251B - 包括场隔离层的集成电路器件及其制造方法 - Google Patents

包括场隔离层的集成电路器件及其制造方法 Download PDF

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Abstract

本发明公开一种集成电路器件，该集成电路器件包括静态随机存取存储器(SRAM)阵列，该SRAM阵列包括：第一至第四有源鳍，沿第一方向彼此平行地延伸；第一栅极线，与第二至第四有源鳍重叠；第二栅极线，在第一方向上与第一栅极线间隔开并与第一至第三有源鳍重叠；第三栅极线，在第一方向上与第一栅极线间隔开并与第四有源鳍重叠；第四栅极线，在第一方向上与第二栅极线间隔开并与第一有源鳍重叠；第一场隔离层，接触第二有源鳍的一端；以及第二场隔离层，接触第三有源鳍的一端。第一至第四栅极线沿与第一方向交叉的第二方向延伸。

Description

包括场隔离层的集成电路器件及其制造方法
技术领域
本发明构思涉及一种包括场隔离层的集成电路器件及其制造方法。
背景技术
随着近来对半导体器件的更高集成度的不断增长的需求，实现使用者所要求的晶体管性能变得越来越困难。为了克服这个困难，已经提出各种场效应晶体管(FET)结构。例如，已经提出高k电介质/金属栅极结构来代替分别使用硅氧化物和多晶硅作为栅极绝缘层和栅电极材料的传统FET结构。
随着FET的特征尺寸减小，栅极的长度和形成在栅极下面的沟道的长度也会减小。较短的沟道长度会降低FET的可靠性。因此，为了提高晶体管的操作稳定性和可靠性(其是确定集成电路的性能的重要因素)，已经进行用于改善集成电路器件的制造工艺和结构的各种努力。
发明内容
本发明构思的示范性实施方式提供一种具有增强的集成度和性能的集成电路器件以及制造该集成电路器件的方法。
根据本发明构思的一示范性实施方式的集成电路器件包括静态随机存取存储器(SRAM)阵列，该SRAM阵列包括在基板上的多个SRAM单元，SRAM阵列包括：第一至第四有源鳍，沿第一方向延伸并设置为彼此平行；第一栅极线，沿与第一方向交叉的第二方向延伸并与第二至第四有源鳍重叠；第二栅极线，在第一方向上与第一栅极线间隔开，沿第二方向延伸，并与第一至第三有源鳍重叠；第三栅极线，在第一方向上与第一栅极线间隔开，沿第二方向延伸，并与第四有源鳍重叠；第四栅极线，在第一方向上与第二栅极线间隔开，沿第二方向延伸，并与第一有源鳍重叠；第一场隔离层，与第二有源鳍的一端接触；以及第二场隔离层，与第三有源鳍的一端接触。
根据本发明构思的一示范性实施方式的集成电路器件包括静态随机存取存储器(SRAM)阵列，该SRAM阵列包括在基板上的多个SRAM单元，SRAM阵列包括：有源鳍，在基板上沿第一方向延伸；栅极线，与有源鳍交叉并沿垂直于第一方向的第二方向延伸；反相器，包括形成在有源鳍和栅极线的交叉点处的上拉晶体管和下拉晶体管；传输晶体管，连接到反相器的输出节点；以及场隔离层，在第一方向上与上拉晶体管成直线。栅极线可以包括由上拉晶体管和下拉晶体管共用的第一栅极线以及由传输晶体管共用的第二栅极线。
根据本发明构思的一示范性实施方式的集成电路器件包括：基板，包括NMOS区域和PMOS区域；第一有源鳍，在基板上的PMOS区域中沿第一方向延伸；第二有源鳍，在基板上的PMOS区域中沿第一方向延伸并在第一方向上与第一有源鳍间隔开；器件隔离层，覆盖第一有源鳍和第二有源鳍中的每个的下侧壁并沿第一方向延伸；第一栅极线，在器件隔离层上与第一有源鳍交叉并沿与第一方向交叉的第二方向延伸；第二栅极线，在器件隔离层上与第二有源鳍交叉，并沿第二方向延伸；以及场隔离层，设置在第一有源鳍、第二有源鳍和器件隔离层之间。场隔离层可以在PMOS区域中并可以包括氮化物。
附图说明
通过参照附图详细描述本发明构思的示范性实施方式，本发明构思的以上和其它的目的和特征对于本领域普通技术人员将变得更加明显，附图中：
图1是用于描述根据本发明构思的一示范性实施方式的集成电路器件的电路图；
图2是示意性地示出根据本发明构思的一示范性实施方式的集成电路器件的主要部件的平面图；
图3是根据本发明构思的一示范性实施方式的沿着图2的线I-I'截取的剖视图；
图4A和图4B是根据本发明构思的一示范性实施方式的每个沿着图2的线II-II'截取的剖视图；
图5A和图5B是根据本发明构思的一示范性实施方式的每个沿着图2的线III-III'截取的剖视图；
图6是根据本发明构思的一示范性实施方式的沿着图2的线II-II'截取的剖视图；
图7是根据本发明构思的一示范性实施方式的沿着图2的线I-I'截取的剖视图；
图8是根据本发明构思的一示范性实施方式的沿着图2的线II-II'截取的剖视图；
图9是根据本发明构思的一示范性实施方式的沿着图2的线I-I'截取的剖视图；以及
图10至图24是用于描述根据本发明构思的一示范性实施方式的制造包括SRAM单元的集成电路器件的方法的平面图和剖视图。
由于图1-24中的附图旨在说明目的，所以附图中的元件不一定按比例绘制。例如，为了清楚的目的，可以放大或夸大一些元件。
具体实施方式
在下文，将参照附图详细描述本发明构思的示范性实施方式。
图1是用于描述根据本发明构思的一示范性实施方式的集成电路器件的电路图。
参照图1，集成电路器件100可以包括在电源节点Vcc和地节点Vss之间彼此并联连接的一对反相器INV1和INV2以及分别连接到反相器INV1和INV2的输出节点的第一传输晶体管PG1(或PG-1)和第二传输晶体管PG2(PG-2)。第一传输晶体管PG1和第二传输晶体管PG2可以分别连接到位线BL和互补位线/BL。第一传输晶体管PG1的栅极和第二传输晶体管PG2的栅极可以连接到字线WL。
第一反相器INV1可以包括彼此串联连接的第一上拉晶体管PU1(或PU-1)和第一下拉晶体管PD1(或PD-1)，第二反相器INV2可以包括彼此串联连接的第二上拉晶体管PU2(或PU-2)和第二下拉晶体管PD2(或PD-2)。第一上拉晶体管PU1和第二上拉晶体管PU2可以由p型金属氧化物半导体(PMOS)晶体管构成，第一下拉晶体管PD1和第二下拉晶体管PD2可以由n型MOS(NMOS)晶体管构成。
为了使第一反相器INV1和第二反相器INV2构成一个锁存电路，第一反相器INV1的输入节点可以连接到第二反相器INV2的输出节点，并且第二反相器INV2的输入节点可以连接到第一反相器INV1的输出节点。由第一反相器INV1和第二反相器INV2构成的锁存电路可以用于存储数据，并且通过位线BL、互补位线/BL和字线WL，数据可以被存储到由第一反相器INV1和第二反相器INV2构成的锁存电路或从该锁存电路读取。
图2是示意性地示出根据本发明构思的一示范性实施方式的集成电路器件的主要部件的平面图。
参照图2，集成电路器件100A可以包括静态随机存取存储器(SRAM)阵列，其包括在基板上布置成矩阵的多个SRAM单元C1、C2、C3和C4。构成SRAM阵列的SRAM单元C1、C2、C3和C4可以每个存储单元包括六个鳍型场效应晶体管(finFET)。SRAM单元C1、C2、C3和C4中的每个可以具有图1中示出的电路配置。SRAM单元C1、C2、C3和C4可以每个包括第一上拉晶体管PU1、第一下拉晶体管PD1、第一传输晶体管PG1、第二上拉晶体管PU2、第二下拉晶体管PD2和第二传输晶体管PG2。
在本发明构思的一示范性实施方式中，第一上拉晶体管PU1和第二上拉晶体管PU2可以每个由PMOS晶体管构成，第一下拉晶体管PD1、第二下拉晶体管PD2、第一传输晶体管PG1和第二传输晶体管PG2可以每个由NMOS晶体管构成。如以上图1所示，第一上拉晶体管PU1和第二上拉晶体管PU2(PMOS晶体管)可以连接到电源节点Vcc，第一下拉晶体管PD1和第二下拉晶体管PD2(NMOS晶体管)可以连接到地节点Vss。
SRAM单元C1、C2、C3和C4可以包括有源鳍F1、F2、F3、F4、F5和F、栅极线GL、栅极隔离层IG1、IG2、IG3和IG以及场隔离层DB1、DB2、DB3和DB。这里，第一至第三场隔离层DB1、DB2和DB3也可以每个由DB表示。换句话说，DB可以表示场隔离层DB1、DB2、DB3以及其它场隔离层中的任一个，而不限于仅表示特定的一个场隔离层。与以上描述的相同内容也可以应用于F、GL和IG。场隔离层DB1、DB2、DB3和DB也可以被称为扩散中断物。在下文，将主要描述图2所示的四个SRAM单元当中的第一SRAM单元C1和第二SRAM单元C2。第三SRAM单元C3和第四SRAM单元C4可以具有与第一SRAM单元C1和第二SRAM单元C2对称的结构。
在第一SRAM单元C1和第二SRAM单元C2中，有源鳍F1、F2、F3、F4、F5和F可以包括第一至第五有源鳍F1、F2、F3、F4和F5。有源鳍F1、F2、F3、F4、F5和F可以设置为在第一方向上延伸得长并在与第一方向交叉的第二方向上彼此间隔开且彼此平行。在本发明构思的一示范性实施方式中，第一方向可以垂直于第二方向。有源鳍F1、F2、F3、F4、F5和F可以分为具有相对长的长度的第一类鳍和具有相对短的长度的第二类鳍。例如，在第一SRAM单元C1和第二SRAM单元C2中，第一类鳍可以包括第一有源鳍F1和第四有源鳍F4，第二类鳍可以包括第二有源鳍F2、第三有源鳍F3和第五有源鳍F5。
第二有源鳍F2和第五有源鳍F5可以成直线设置为在第一方向上彼此间隔开。第三有源鳍F3可以设置为在第二方向上与第二有源鳍F2和第五有源鳍F5未对准。例如，第三有源鳍F3可以沿第一方向延伸以与第二有源鳍F2和第五有源鳍F5平行，并可以在第二方向上与第二有源鳍F2和第五有源鳍F5间隔开。
在第一SRAM单元C1和第二SRAM单元C2中，栅极线GL可以包括第一至第八栅极线GL1、GL2、GL3、GL4、GL5、GL6、GL7和GL8。在SRAM阵列的SRAM单元C1、C2、C3和C4中，栅极线GL可以沿与有源鳍F1、F2、F3、F4、F5和F交叉的第二方向延伸以彼此平行，有源鳍F1、F2、F3、F4、F5和F沿第一方向延伸。晶体管可以形成在栅极线GL与有源鳍F1、F2、F3、F4、F5和F的每个交叉点处。例如，在第一SRAM单元C1中，在栅极线GL与有源鳍F1、F2、F3和F4的六个交叉点的每个处形成晶体管，因此六个晶体管可以形成在第一SRAM单元C1中。类似地，六个晶体管可以形成在SRAM阵列的SRAM单元C2、C3和C4的每个中。
第一至第四栅极线GL1、GL2、GL3和GL4可以设置在第一SRAM单元C1中。第一栅极线GL1可以与第三有源鳍F3和第四有源鳍F4重叠，并且还可以与第二有源鳍F2重叠。第一上拉晶体管PU1可以形成在第一栅极线GL1和第三有源鳍F3的交叉点处。因此，第二场隔离层DB2可以在第一方向上与第一上拉晶体管PU1成直线。第一下拉晶体管PD1可以形成在第一栅极线GL1与第四有源鳍F4的交叉点处。第二栅极线GL2可以与第一有源鳍F1和第二有源鳍F2重叠，并可以在第一方向上与第一栅极线GL1间隔开且平行于第一栅极线GL1。第二栅极线GL2也可以与第三有源鳍F3重叠。第二上拉晶体管PU2可以形成在第二栅极线GL2与第二有源鳍F2的交叉点处。因此，第一场隔离层DB1可以在第一方向上与第二上拉晶体管PU2成直线。第二下拉晶体管PD2可以形成在第二栅极线GL2与第一有源鳍F1的交叉点处。第三栅极线GL3可以与第四有源鳍F4重叠，并可以在第二方向上与第二栅极线GL2间隔开地设置成直线。此外，第三栅极线GL3可以在第一方向上与第一栅极线GL1间隔开并平行于第一栅极线GL1。第一传输晶体管PG1可以形成在第三栅极线GL3与第四有源鳍F4的交叉点处。第四栅极线GL4可以与第一有源鳍F1重叠，并可以在第二方向上与第一栅极线GL1间隔开地设置成直线。此外，第四栅极线GL4可以在第一方向上与第二栅极线GL2间隔开并平行于第二栅极线GL2。第二传输晶体管PG2可以形成在第四栅极线GL4与第一有源鳍F1的交叉点处。
第五至第八栅极线GL5、GL6、GL7和GL8可以设置在第二SRAM单元C2中。第五栅极线GL5可以与第三有源鳍F3和第四有源鳍F4重叠，并可以在第一方向上与第一栅极线GL1间隔开且平行于第一栅极线GL1。第五栅极线GL5也可以与第五有源鳍F5重叠。第一上拉晶体管PU1可以形成在第五栅极线GL5与第三有源鳍F3的交叉点处。因此，第三场隔离层DB3可以在第一方向上与第一上拉晶体管PU1成直线。第六栅极线GL6可以与第一有源鳍F1和第五有源鳍F5重叠。第六栅极线GL6也可以与第三有源鳍F3重叠。第七栅极线GL7可以与第四有源鳍F4重叠，并可以在第二方向上与第六栅极线GL6间隔开地设置成直线。此外，第七栅极线GL7可以在第一方向上与第五栅极线GL5间隔开并平行于第五栅极线GL5。第八栅极线GL8可以与第一有源鳍F1重叠，并可以在第二方向上与第五栅极线GL5间隔开地设置成直线。此外，第八栅极线GL8可以在第一方向上与第六栅极线GL6间隔开并平行于第六栅极线GL6。六个晶体管也可以以与第一SRAM单元C1中的所描述的方式相同的方式形成在第二SRAM单元C2中。例如，可包括第一栅极线GL1、第二栅极线GL2、第五栅极线GL5和第六栅极线GL6的第一类栅极线可以被上拉晶体管PU1和PU2和下拉晶体管PD1和PD2共用，可包括第三栅极线GL3、第四栅极线GL4、第七栅极线GL7和第八栅极线GL8的第二类栅极线可以被传输晶体管PG1和PG2共用。例如，第一类栅极线可以被从NMOS晶体管和PMOS晶体管中选择的具有不同导电类型的沟道的晶体管共用。第二类栅极线可以被从NMOS晶体管和PMOS晶体管中选择的具有相同导电类型的沟道的晶体管共用。
在第一SRAM单元C1和第二SRAM单元C2中，栅极隔离层IG1、IG2、IG3和IG可以包括第一至第三栅极隔离层IG1、IG2和IG3。栅极隔离层IG1、IG2、IG3和IG可以设置在沿第二方向彼此间隔开的栅极线GL之间。第一栅极隔离层IG1可以设置在第一SRAM单元C1中的第一栅极线GL1和第四栅极线GL4之间。通过在第一方向上延伸得长，第一栅极隔离层IG1也可以设置在第二SRAM单元C2中的第五栅极线GL5和第八栅极线GL8之间。或者，第一栅极隔离层IG1可以被分成两个，其中一个设置在第一栅极线GL1和第四栅极线GL4之间，另一个设置在第五栅极线GL5和第八栅极线GL8之间。第二栅极隔离层IG2可以设置在第二栅极线GL2和第三栅极线GL3之间。第三栅极隔离层IG3可以设置在第六栅极线GL6和第七栅极线GL7之间。
在第一SRAM单元C1和第二SRAM单元C2中，场隔离层DB1、DB2、DB3和DB可以包括第一至第三场隔离层DB1、DB2和DB3。场隔离层DB可以与有源鳍F2、F3和F5设置成直线。例如，第一场隔离层DB1可以与第二有源鳍F2和第五有源鳍F5设置成直线，第二场隔离层DB2和第三场隔离层DB3可以与第三有源鳍F3设置成直线。第一场隔离层DB1可以在第一方向上设置在第二有源鳍F2和第五有源鳍F5之间。第一场隔离层DB1也可以设置在第一栅极线GL1和第五栅极线GL5之间。在本发明构思的一示范性实施方式中，第一场隔离层DB1可以与第一栅极线GL1的侧壁(即，侧表面)和第五栅极线GL5的侧壁(即，侧表面)接触。然而，本发明构思不限于此，第一场隔离层DB1可以在第一方向上与第一栅极线GL1和第五栅极线GL5间隔开。在本发明构思的一示范性实施方式中，第一场隔离层DB1可以与第二有源鳍F2的一端和第五有源鳍F5的一端接触。
第二场隔离层DB2和第三场隔离层DB3可以与第三有源鳍F3设置成直线。在本发明构思的一示范性实施方式中，第二场隔离层DB2可以与第二栅极线GL2的侧壁(即，侧表面)接触，第三场隔离层DB3可以与第六栅极线GL6的侧壁(即，侧表面)接触。然而，本发明构思不限于此，并且如在第一场隔离层DB1(其可以与第一栅极线GL1和第五栅极线GL5间隔开)中一样，第二场隔离层DB2可以在第一方向上与第二栅极线GL2间隔开，第三场隔离层DB3可以在第一方向上与第六栅极线GL6间隔开。在本发明构思的一示范性实施方式中，第二场隔离层DB2可以与第三有源鳍F3的一端接触，第三场隔离层DB3可以与第三有源鳍F3的另一端接触。
图3是根据本发明构思的一示范性实施方式的沿着图2的线I-I'截取的剖视图。图4A和图4B是根据本发明构思的一示范性实施方式的每个沿着图2的线II-II'截取的剖视图。图5A和图5B是根据本发明构思的示范性实施方式的每个沿着图2的线III-III'截取的剖视图。在图1至图5B中，相同的标记表示相同的元件。在下文，为了简洁起见，将省略与参照图1和图2描述的内容基本上相同的内容。参照图2至图5B，SRAM单元C1、C2、C3和C4可以包括基板101、有源鳍F1、F2、F3、F4、F5和F、器件隔离层27、栅极线GL1、GL2、GL3、GL4、GL5、GL6、GL7、GL8和GL、栅极隔离层IG1、IG2、IG3和IG、场隔离层DB1、DB2、DB3和DB、源极/漏极区41和43以及层间绝缘层51。
基板101可以包括第一区域和第二区域。例如，第一区域可以是PMOS区域，第二区域可以是NMOS区域。第一区域和第二区域可以在第二方向上交替地设置。PMOS晶体管可以形成在PMOS区域中，NMOS晶体管可以形成在NMOS区域中。基板101可以包括半导体材料，诸如例如硅(Si)和/或锗(Ge)。例如，基板101可以由从例如Si、Ge、硅锗(SiGe)、磷化镓(GaP)、砷化镓(GaAs)、碳化硅(SiC)、硅锗碳化物(SiGeC)、砷化铟(InAs)、磷化铟(InP)、锑化镓(GaSb)、锑化铟(InSb)和铟镓砷化物(InGaAs)中选择的至少一种材料形成。然而，根据本发明构思的基板101不限于上述示例。在本发明构思的一示范性实施方式中，基板101可以是绝缘体上硅(SOI)基板。
有源鳍F1、F2、F3、F4、F5和F可以每个在基板101上在第三方向上从基板101的主表面突出。第三方向可以垂直于第一方向和第二方向。有源鳍F1、F2、F3、F4、F5和F的每个可以包括在第一方向上延伸得长的长轴侧壁和在第二方向上延伸得短的短轴侧壁。有源鳍F1、F2、F3、F4、F5和F可以设置为在第一方向上彼此间隔开，使得其短轴侧壁可以彼此面对。例如，第二有源鳍F2和第五有源鳍F5可以设置为在第一方向上彼此间隔开，使它们的短轴侧壁彼此面对。有源鳍F1、F2、F3、F4、F5和F可以设置为在第二方向上彼此间隔开，使得其长轴侧壁中的至少一些可以彼此面对。
栅极线GL1、GL2、GL5和GL6可以在与第一方向交叉的第二方向上延伸以彼此平行。栅极线GL1、GL2、GL5和GL6可以延伸以覆盖有源鳍F1、F2、F3、F4、F5和F的上表面和两个长轴侧壁中的至少一些。
场隔离层DB1或DB可以设置在沿第一方向彼此间隔开的栅极线GL之间。如图3所示，第一场隔离层DB1可以与第一栅极线GL1的侧壁和第五栅极线GL5的侧壁接触。然而，本发明构思不限于此，第一场隔离层DB1可以在第一方向上与第一栅极线GL1和/或第五栅极线GL5间隔开。
参照图2、图3、图4A、图5A和图5B，第二有源鳍F2可以在基板101上的PMOS区域中沿第一方向延伸，第五有源鳍F5可以在基板101上的PMOS区域中沿第一方向延伸并在第一方向上与第二有源鳍F2间隔开。器件隔离层27可以覆盖第二有源鳍F2和第五有源鳍F5中的每个的下侧壁并沿第一方向延伸。第一栅极线GL1可以在器件隔离层27上与第二有源鳍F2交叉，并沿与第一方向交叉的第二方向延伸。第五栅极线GL5可以在器件隔离层27上与第五有源鳍F5交叉并沿第二方向延伸。第一场隔离层DB1可以设置在第二有源鳍F2、第五有源鳍F5和器件隔离层27之间。因此，第一场隔离层DB1可以在PMOS区域中并可以包括氮化物。第一场隔离层DB1的上端的水平可以对应于第一栅极线GL1的上端的水平。
参照图3、图4A和图4B，场隔离层DB1或DB的下端可以向下延伸得长直到有源鳍F1、F3和F4的下端的水平，并可以位于其中。在第一方向上的截面中，场隔离层DB1或DB可以具有随着其在第三方向上向下行进而宽度减小的锥形形状。场隔离层DB1或DB可以在第二方向上具有比源极/漏极区41和43在第二方向上的最大宽度宽并且比有源鳍F1、F2、F3、F4、F5和F之间在第二方向上的分隔距离窄的宽度。
如图2和图4A所示，场隔离层DB1或DB可以设置为在第二方向上与第一栅极隔离层IG1间隔开。例如，第一场隔离层DB1可以设置为在第二方向上与第一栅极隔离层IG1间隔开，第二场隔离层DB2可以设置为在第二方向上与第二栅极隔离层IG2间隔开。或者，在本发明构思的一示范性实施方式中，如图4B所示，场隔离层DB1或DB的一个侧表面可以与第一栅极隔离层IG1的一个侧表面接触。例如，当场隔离层DB1或DB形成得晚于第一栅极隔离层IG1时，场隔离层DB1或DB的一个侧表面可以与第一栅极隔离层IG1的一个侧表面自对准。或者，当第一栅极隔离层IG1形成得晚于场隔离层DB1或DB时，第一栅极隔离层IG1的一个侧表面可以与场隔离层DB1或DB的一个侧表面自对准。自对准方法可以简化在形成第一栅极隔离层IG1和/或场隔离层DB1或DB中的蚀刻和沉积工艺。因此，第一场隔离层DB1的一个侧表面可以与第一栅极隔离层IG1的一个侧表面接触，第二场隔离层DB2的一个侧表面可以与第二栅极隔离层IG2的一个侧表面接触。
在本发明构思的一示范性实施方式中，场隔离层DB1或DB可以包括能够向有源鳍F2和F5施加压应力的压应力材料。例如，场隔离层DB1或DB是基于氮化物的材料(即，包括氮化物的材料)，并可以包括诸如例如硅氮化物(Si3N4)和硅氧碳氮化物(SiOCN)的材料。或者，场隔离层DB1或DB可以包括与有源鳍F1、F2、F3、F4、F5和F相同的材料，但是该材料可以是能够通过被热处理而向周围的有源鳍施加压应力的材料。压应力材料可以将沟道应力施加到PMOS晶体管的沟道区域并提高载流子的迁移率。例如，在PMOS区域中，第一场隔离层DB1可以包括向第二有源鳍F2和第五有源鳍F5施加压应力的材料，第二场隔离层DB2可以包括向第三有源鳍F3施加压应力的材料，第三场隔离层DB3可以包括向第三有源鳍F3施加压应力的材料。
每条栅极线GL可以包括栅极绝缘层61、栅电极63和65、栅极覆盖层67和栅极间隔物37。栅极绝缘层61可以沿着从器件隔离层27向上突出的有源鳍F1、F2、F3和F4的轮廓在第二方向上延伸，并可以设置在栅电极63和65与有源鳍F1、F2、F3和F4之间。此外，栅极绝缘层61可以设置在栅电极63和65与器件隔离层27之间。
如图3所示，栅极绝缘层61可以形成为沿着栅极间隔物37的侧表面在第三方向上延伸的形状。如图5A所示，栅极绝缘层61可以沿着栅极隔离层IG1的侧壁沿第三方向延伸。
栅极绝缘层61可以包括具有比硅氧化物(SiO2)膜的介电常数高的介电常数的高k电介质材料。例如，栅极绝缘层61可以包括铪氧化物(HfO2)、锆氧化物(ZrO2)、镧氧化物(La2O3)、钛氧化物(TiO2)、钇氧化物(Y2O3)、铝氧化物(Al2O3)、钽氧化物(Ta2O5)等。
栅电极63和65可以包括堆叠的至少两个层。在本发明构思的一示范性实施方式中，栅电极63和65可以包括第一栅电极63和第二栅电极65。
第一栅电极63可以控制功函数，第二栅电极65可以用于填充由第一栅电极63形成的空间。第一栅电极63可以包括例如钛氮化物(TiN)、钨氮化物(WN)、钛铝(TiAl)、钛铝氮化物(TiAlN)、钽氮化物(TaN)、钛碳化物(TiC)、钽碳化物(TaC)、钽碳氮化物(TaCN)、钽硅氮化物(TaSiN)及其组合中的至少一种。此外，第二栅电极65可以包括例如钨(W)、铝(Al)、钴(Co)、钛(Ti)、钽(Ta)、铜(Cu)、钼(Mo)、多晶硅(poly-Si)、硅锗(SiGe)和金属合金中的至少一种。
在本发明构思的一示范性实施方式中，如图5A所示，第一栅电极63可以与栅极绝缘层61一起沿着第一栅极隔离层IG1的侧壁在第三方向上延伸。第二栅电极65可以与栅极隔离层IG1间隔开。
在本发明构思的一示范性实施方式中，如图5B所示，栅极绝缘层61和第一栅电极63可以与第一栅极隔离层IG1的侧壁的一些接触，但是可以不覆盖第一栅极隔离层IG1的整个侧壁。第一栅极隔离层IG1的侧壁可以与第二栅电极65的侧壁接触。图5A和图5B是用于比较根据工艺顺序的差异而改变的栅极线GL的截面的视图。当在形成第一栅极隔离层IG1之后执行栅极置换工艺时，栅极线GL可以具有如图5A所示的结构，并且当在执行栅极置换工艺之后形成第一栅极隔离层IG1时，栅极线GL可以具有如图5B所示的结构。
栅极覆盖层67可以设置在栅电极63和65以及栅极绝缘层61上，并可以在第二方向上沿着栅电极63和65延伸。例如，栅极覆盖层67可以包括例如硅氮化物(Si3N4)膜、硅碳氮化物(SiCN)膜、硅碳氧氮化物(SiCON)膜和硅氧氮化物(SiON)膜中的至少一种。此外，在本发明构思的一示范性实施方式中，可以根据需要省略栅极覆盖层67。
栅极间隔物37可以设置在栅极线GL的两侧并沿着栅极线GL在第二方向上延伸，并且可以与栅极绝缘层61的两个侧表面和栅极覆盖层67的两个侧表面接触。栅极间隔物37可以包括氮化物膜。例如，栅极间隔物37可以包括例如硅氮化物(Si3N4)、硅氧氮化物(SiON)、硅碳氮化物(SiCN)、硅氧化物(SiO2)、硅氧碳氮化物(SiOCN)及其组合中的至少一种。
源极/漏极区41和43可以设置在栅极间隔物37的两侧，并可以设置在有源鳍F1、F2、F3、F4、F5和F上。也就是，源极/漏极区41和43可以在有源鳍F1、F2、F3、F4、F5和F中的一些被蚀刻掉的区域中形成。尽管在图4A和图4B中源极/漏极区41和43被示为彼此间隔开，但是源极/漏极区41和43可以通过在第二方向上彼此接触而合并。
栅极隔离层IG可以设置在器件隔离层27上在沿第二方向彼此间隔开的栅极线GL之间。栅极隔离层IG的下端的水平可以对应于器件隔离层27的上端的水平。或者，栅极隔离层IG的下端的水平可以略低于器件隔离层27的上端的水平。因此，一条栅极线GL可以被栅极隔离层IG分为两条。在本发明构思的一示范性实施方式中，如图5A所示，栅极隔离层IG1或IG可以与栅极绝缘层61和栅极覆盖层67接触，并且可以不与栅电极63和65接触。或者，如图5B所示，栅极隔离层IG1或IG可以与栅极绝缘层61、栅电极63和65以及栅极覆盖层67接触。通过在第一方向上延伸得长，第一栅极隔离层IG1可以设置为在第一SRAM单元C1中分隔第一栅极线GL1和第四栅极线GL4，并在第二SRAM单元C2中分隔第五栅极线GL5和第八栅极线GL8。第二栅极隔离层IG2可以设置为分隔第二栅极线GL2和第三栅极线GL3。第三栅极隔离层IG3可以设置为分隔第六栅极线GL6和第七栅极线GL7。
层间绝缘层51可以设置在源极/漏极区41和43以及器件隔离层27上。此外，层间绝缘层51可以形成为与栅极间隔物37的外侧壁接触。层间绝缘层51可以包括例如硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氧氮化物(SiON)和低k电介质材料中的至少一种。作为一示例，低k电介质材料可以包括碳掺杂的硅氧化物，诸如SiCOH。
图6是根据本发明构思的一示范性实施方式的沿着图2的线II-II'截取的剖视图。在图1至图6中，相同的标记表示相同的元件。在下文，为了简洁起见，将省略与参照图1和图5B描述的内容基本上相同的内容。
参照图6，场隔离层DB1或DB的宽度可以大于有源鳍F1、F2、F3、F4、F5或F在第二方向上的宽度，并且比源极/漏极区41或43在第二方向上的宽度窄。然而，本发明构思不限于此。例如，与这种情况不同，如图4A所示，场隔离层DB1或DB的宽度可以大于源极/漏极区41或43在第二方向上的最大宽度。在这种情况下，源极/漏极区43的一部分可以保留在场隔离层DB1或DB的两个侧壁上，并可以与场隔离层DB1或DB接触。源极/漏极区43的一部分可以保留在场隔离层DB1或DB与栅极隔离层IG1之间。或者，即使当彼此相邻的源极/漏极区41和43彼此合并时，源极/漏极区43的一部分也可以保留在场隔离层DB1或DB的一个侧壁或两个侧壁上。例如，源极/漏极区41或43可以设置在第一至第五有源鳍F1、F2、F3、F4和F5中的每个上，其中第一场隔离层DB1、第二场隔离层DB2和第三场隔离层DB3中的每个的两个侧表面中的至少一个可以与源极/漏极区41或43接触。
图7是根据本发明构思的一示范性实施方式的沿着图2的线I-I'截取的剖视图。图8是根据本发明构思的一示范性实施方式的沿着图2的线II-II'截取的剖视图。在图1至图8中，相同的标记表示相同的元件。在下文，为了简洁起见，将省略与参照图1至图6描述的内容基本上相同的内容。
参照图7和图8，场隔离层DB1或DB的上端的水平LV_D可以对应于有源鳍F2和F5的上端的水平。例如，第一至第三场隔离层DB1、DB2和DB3的上端的水平可以对应于第一至第五有源鳍F1、F2、F3、F4和F5的上端的水平。场隔离层DB的上端的水平LV_D可以对应于栅极线GL的下端的水平。例如，场隔离层DB1或DB的上端的水平LV_D可以低于源极/漏极区41和43的上端的水平LV2并高于源极/漏极区41和43的下端的水平LV1。然而，本发明构思不限于此，并且场隔离层DB1或DB的上端的水平LV_D可以高于有源鳍F2和F5的上端的水平且低于栅极线GL的上端的水平。例如，参照图2和图7，第一场隔离层DB1可以包括能够向PMOS区域中的有源鳍F2和F5施加压应力的压应力材料。例如，第一场隔离层DB1可以包括氮化物。因此，压应力材料可以将沟道应力施加到PMOS晶体管(例如第一上拉晶体管PU1)的沟道区域并提高载流子的迁移率。
图9是根据本发明构思的一示范性实施方式的沿着图2的线I-I'截取的剖视图。在图1至图9中，相同的标记表示相同的元件。在下文，为了简洁起见，将省略与参照图1至图8描述的内容基本上相同的内容。
参照图9，场隔离层DB1或DB的上端的宽度可以比栅极线GL1和GL5在第一方向上的分隔距离宽。当从上方观看时，场隔离层DB1或DB的一部分可以与第一栅极线GL1和第五栅极线GL5重叠。例如，场隔离层DB1或DB可以在第三方向上与第一栅极线GL1的一部分和第五栅极线GL5的一部分重叠。场隔离层DB1或DB的上表面的一部分可以与栅极线GL1和GL5的下表面接触。参照图2和图9，第一场隔离层DB1可以包括能够向PMOS区域中的有源鳍F2和F5施加压应力的压应力材料，诸如氮化物。
图10至图24是用于描述根据本发明构思的一示范性实施方式的制造包括SRAM单元的集成电路器件的方法的视图。图10、图12、图15、图20和图23是平面图，图11是沿图10中的线V-V'、VI-VI'和VII-VII'截取的截面图，图13和图14分别是沿图12中的线V-V'、VI-VI'和VII-VII'截取的截面图，图16、图17、图18和图19分别是沿图15中的线V-V'、VI-VI'和VII-VII'截取的截面图，图21和图22分别是沿图19中的线V-V'、VI-VI'和VII-VII'截取的截面图，图24是沿图23中的线V-V'、VI-VI'和VII-VII'截取的截面图。在图1至图24中，相同的标记可以指代相同的元件。在下文，为了简洁起见，将省略与参照图1至图9描述的内容基本上相同的内容。
参照图10和图11，可以在基板101上形成第一掩模图案25。第一掩模图案25可以包括在基板上的第一缓冲层23和在第一缓冲层23上的第一掩模层24，并可以用作蚀刻掩模使得基板101的上部可以被部分地蚀刻。通过使用第一掩模图案25作为蚀刻掩模部分地蚀刻基板101的上部，可以在基板101中形成限定有源鳍的多个第一沟槽T1。有源鳍可以包括第一至第十五有源鳍1、2、3、4、5、6、7、8、9、10、11、12、13、14和15。
基板101可以包括P阱P和N阱N。P阱P和N阱N可以交替地和重复地布置在基板中。第一至第三有源鳍1、2和3、第七至第九有源鳍7、8和9以及第十三至第十五有源鳍13、14和15可以设置在N阱N中。第四至第六有源鳍4、5和6以及第十至第十二有源鳍10、11和12可以设置在P阱P中。
基板101可以是具有P型杂质的单晶硅(Si)晶片。P阱P可以通过将P型杂质注入到基板101中形成，N阱N可以通过将N型杂质注入到基板101中形成。例如，P型杂质可以包括硼(B)，N型杂质可以包括磷(P)、砷(As)或其组合。
第一缓冲层23可以包括氧化物诸如硅氧化物(SiO2)。第一掩模层24可以包括相对于基板具有蚀刻选择性的材料。第一掩模层24可以包括氮化物诸如硅氮化物(Si3N4)。第一沟槽T1可以每个具有比其水平宽度大的垂直高度。每个第一沟槽T1可以具有基本上相同的水平宽度。
有源鳍1、2、3、4、5、6、7、8、9、10、11、12、13、14和15可以每个具有比其水平宽度大的垂直高度。有源鳍1、2、3、4、5、6、7、8、9、10、11、12、13、14和15中的每个可以具有基本上相同的水平宽度。有源鳍1、2、3、4、5、6、7、8、9、10、11、12、13、14和15中的任何两个相邻的有源鳍之间的分隔距离可以基本上相同。有源鳍1、2、3、4、5、6、7、8、9、10、11、12、13、14和15可以具有基本上相同的节距。该节距可以被定义为有源鳍1、2、3、4、5、6、7、8、9、10、11、12、13、14和15中的两个相邻的有源鳍的中心之间的距离。有源鳍1、2、3、4、5、6、7、8、9、10、11、12、13、14和15的上表面可以形成在基本上相同的水平处。在本发明构思的一示范性实施方式中，P阱P和N阱N可以在已经执行限定有源鳍1、2、3、4、5、6、7、8、9、10、11、12、13、14和15的工艺之后形成。
可以在第一沟槽T1中形成器件隔离层27。器件隔离层27可以包括绝缘层，诸如例如硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氧氮化物(SiON)或其组合。在本发明构思的一示范性实施方式中，器件隔离层27可以包括硅氧化物(SiO2)。
第二掩模图案28可以形成在器件隔离层27和第一掩模图案25上，并可以包括相对于基板101具有蚀刻选择性的材料。第二掩模图案28可以用作蚀刻掩模，使得第一掩模图案25可以被选择性地去除。因此，有源鳍1、2、3、4、5、6、7、8、9、10、11、12、13、14和15中的在第一掩模图案25的被选择性去除的部分下面的那些有源鳍也可以被去除。可以去除第一有源鳍1、第三有源鳍3、第六有源鳍6、第八有源鳍8、第十有源鳍10、第十三有源鳍13和第十五有源鳍15，并且可以形成第二沟槽T2(见图12和图13)。
参照图12和图13，可以在有源鳍2、4、5、7、9、11、12和14之间形成具有比第一沟槽T1的宽度大的宽度的第二沟槽T2。在形成第二沟槽T2之后，第一沟槽T1可以保留在有源鳍4和5之间以及有源鳍11和12之间。可以在第二沟槽T2中形成器件隔离层27。有源鳍可以在P阱P中彼此相对靠近地设置，并在N阱N中彼此相对远地设置。例如，由第一沟槽T1分隔的有源鳍4和5可以设置在P阱P中。类似地，有源鳍11和12也可以设置在P阱P中。由第二沟槽T2分隔的有源鳍2、7、9和14可以设置在N阱N中。
参照图12和图14，可以去除第一掩模图案25并可以使器件隔离层27凹陷，使得有源鳍2、4、5、7、9、11、12和14的上表面和侧表面可以暴露。器件隔离层27的上表面可以形成在比有源鳍2、4、5、7、9、11、12和14的上端的水平低的水平处。
当去除第一掩模图案25并使器件隔离层27凹陷时，有源鳍2、4、5、7、9、11、12和14可以被部分地蚀刻。有源鳍2、4、5、7、9、11、12和14的每个可以突出到比与其相邻的器件隔离层27的上表面高的水平。在有源鳍2、4、5、7、9、11、12和14的每个中，可以减小突出到比与其相邻的器件隔离层27的上表面高的水平的部分的水平宽度。例如，有源鳍2、4、5、7、9、11、12和14中的每个的突出到器件隔离层27之上的部分的水平宽度可以小于有源鳍2、4、5、7、9、11、12和14中的每个的保留在器件隔离层27的上表面之下的部分的水平宽度。有源鳍2、4、5、7、9、11、12和14的每个可以具有形成为圆化形状的上端。
参照图15和图16，可以形成与有源鳍2、4、5、7、9、11、12和14交叉的多条虚设栅极线DG1、DG2、DG3和DG4。虚设栅极线DG1、DG2、DG3和DG4中的每条可以包括顺序堆叠的第二缓冲层31、临时电极33和第三掩模图案35。虚设栅极线DG1、DG2、DG3和DG4的形成可以包括多个薄膜形成和图案化工艺。薄膜形成工艺可以包括例如化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、物理气相沉积(PVD)工艺等。图案化工艺可以包括光刻工艺和各向异性蚀刻工艺。
第二缓冲层31可以包括绝缘层诸如硅氧化物(SiO2)。临时电极33可以包括半导体层，诸如多晶硅。第三掩模图案35可以包括绝缘层诸如硅氧化物(SiO2)。虚设栅极线DG1、DG2、DG3和DG4可以覆盖有源鳍2、4、5、7、9、11、12和14的上表面和侧表面。
参照图15和图17，可以形成覆盖有源鳍2、4、5、7、9、11、12和14的表面以及虚设栅极线DG1、DG2、DG3和DG4的表面的间隔物层47。间隔物层47可以覆盖虚设栅极线DG1、DG2、DG3和DG4的侧表面。间隔物层47可以包括相对于器件隔离层27具有蚀刻选择性的材料。例如，间隔物层47可以包括硅氮化物(Si3N4)。在本发明构思的一示范性实施方式中，间隔物层47可以包括多个绝缘层。例如，间隔物层47可以具有包括SiCN、SiCON和Si3N4层中的至少两层的多层结构。
参照图18，可以部分地去除间隔物层47以暴露设置在N阱N中的有源鳍2、7、9和14的上表面和器件隔离层27的上表面。有源鳍2、7、9和14的暴露的上端可以被部分地去除，使得凹陷区域可以形成在有源鳍2、7、9和14中。凹陷区域可以使用例如各向异性蚀刻工艺、各向同性蚀刻工艺、定向蚀刻工艺或其组合来形成。凹陷区域的底部可以形成在比与其相邻的器件隔离层27的上表面的水平高的水平处。然而，本发明构思不限于此，凹陷区域的底部可以形成在与器件隔离层27的上表面的水平相对应或比器件隔离层27的上表面的水平低的水平处。
多个第一源极/漏极区41可以形成在有源鳍2、7、9和14的凹陷区域中。第一源极/漏极区41可以通过选择性外延生长(SEG)工艺形成。在本发明构思的一示范性实施方式中，第一源极/漏极区41可以包括含有P型杂质的硅锗(SiGe)层。
第一源极/漏极区41的上端可以位于比第四、第五、第十一和第十二有源鳍4、5、11和12的上端的水平高的水平处。第一源极/漏极区41可以具有五边形形状，但是本发明构思不限于此。
参照图19，可以去除间隔物层47的保留在P阱P中的部分，使得第四、第五、第十一和第十二有源鳍4、5、11和12的上表面可以暴露并且可以形成栅极间隔物37。可以使用与参照图17和图18描述的方法类似的方法在第四、第五、第十一和第十二有源鳍4、5、11和12中形成凹陷区域。可以使用SEG工艺在该凹陷区域中形成第二源极/漏极区43。在本发明构思的一示范性实施方式中，第二源极/漏极区43可以包括含有N型杂质的硅碳化物(SiC)层或含有N型杂质的硅(Si)层。第二源极/漏极区43可以具有六边形形状，但是本发明构思不限于此。
参照图20和图21，层间绝缘层51可以设置在器件隔离层27上，并且可以覆盖源极/漏极区41和43。第四掩模图案53可以形成在层间绝缘层51上，并可以部分地暴露层间绝缘层51的上表面。层间绝缘层51的由第四掩模图案53暴露的部分可以被蚀刻以形成第三沟槽T3。栅极隔离层IG可以形成在第三沟槽T3中。
参照图22，可以去除第四掩模图案53，并且可以暴露层间绝缘层51的上表面以及虚设栅极线DG1、DG2、DG3和DG4的上表面。虚设栅极线DG1、DG2、DG3和DG4中的每条的第二缓冲层31、临时电极33和第三掩模图案35可以通过栅极置换工艺被去除。栅极绝缘层61、栅电极63和65以及栅极覆盖层67可以形成在栅极间隔物37之间。尽管如图21和22所示栅极隔离层IG在栅极置换工艺之前形成。然而，本发明构思不限于此。例如，栅极隔离层IG也可以在栅极置换工艺之后形成。当如图21和图22所示栅极隔离层IG在栅极置换工艺之前形成时，所形成的栅极线GL1、GL2、GL3和GL4可以均具有如图5A所示的结构，并且当栅极隔离层IG在栅极置换工艺之后形成时，所形成的栅极线GL1、GL2、GL3和GL4可以均具有如图5B所示的结构，如上所述。
参照图23和图24，可以形成覆盖层间绝缘层51、栅极隔离层IG和栅极线GL1、GL2、GL3和GL4的第五掩模图案55。这里，与图22不同，在图24中，作为在栅极置换工艺之后形成栅极隔离层IG的示例，栅极线GL1、GL2、GL3和GL4均具有与图5B中示出的结构类似的结构。第五掩模图案55可以暴露层间绝缘层51的上表面的一部分。层间绝缘层51的暴露部分可以使用第五掩模图案55作为蚀刻掩模被蚀刻以形成第四沟槽T4。如图3至图4B所示，场隔离层DB可以形成在第四沟槽T4中。场隔离层DB可以包括能够向相邻的有源鳍施加压应力的压应力材料，诸如氮化物。
根据本发明构思的示范性实施方式，在包括SRAM单元的集成电路器件中，载流子的迁移率可以通过在PMOS晶体管的沟道区域中提供压应力来提高。
虽然已经参照附图描述了本发明构思的示范性实施方式，但是本领域技术人员应当理解，可以在其中进行各种修改，而没有脱离如由权利要求书限定的本发明构思的精神和范围。上述示范性实施方式应当被认为仅是描述性的，而不是为了限制的目的。
本申请要求于2019年1月16日在韩国知识产权局(KIPO)提交的韩国专利申请第10-2019-0005646号的优先权和权益，其公开内容通过引用整体地结合于此。

Claims (20)

1.一种集成电路器件，包括静态随机存取存储器阵列，该静态随机存取存储器阵列包括在基板上的多个静态随机存取存储器单元，
其中所述静态随机存取存储器阵列包括：
第一至第四有源鳍，沿第一方向延伸并设置为彼此平行；
第一栅极线，沿与所述第一方向交叉的第二方向延伸，并与所述第二至第四有源鳍重叠；
第二栅极线，在所述第一方向上与所述第一栅极线间隔开，沿所述第二方向延伸，并与所述第一至第三有源鳍重叠；
第三栅极线，在所述第一方向上与所述第一栅极线间隔开，沿所述第二方向延伸，并与所述第四有源鳍重叠；
第四栅极线，在所述第一方向上与所述第二栅极线间隔开，沿所述第二方向延伸，并与所述第一有源鳍重叠；
器件隔离层，覆盖所述第一至第四有源鳍中的每个的下侧壁；
第一场隔离层，与所述第二有源鳍的一端接触；以及
第二场隔离层，与所述第三有源鳍的一端接触，
其中所述第一场隔离层接触所述器件隔离层的侧壁，并且突出超过所述器件隔离层的上表面，并且在所述第一方向上与所述第二有源鳍对准。
2.根据权利要求1所述的集成电路器件，其中所述第一场隔离层和所述第二场隔离层每个包括分别向所述第二有源鳍和所述第三有源鳍施加压应力的材料。
3.根据权利要求1所述的集成电路器件，其中所述第一场隔离层和所述第二场隔离层均包括氮化物。
4.根据权利要求1所述的集成电路器件，其中第一上拉晶体管形成在所述第三有源鳍和所述第一栅极线的交叉点处，第二上拉晶体管形成在所述第二有源鳍和所述第二栅极线的交叉点处。
5.根据权利要求4所述的集成电路器件，其中所述第一上拉晶体管和所述第二上拉晶体管是P型金属氧化物半导体晶体管。
6.根据权利要求1所述的集成电路器件，其中所述第一场隔离层与所述第一栅极线的一个侧表面接触，所述第二场隔离层与所述第二栅极线的一个侧表面接触。
7.根据权利要求1所述的集成电路器件，还包括：
第一栅极隔离层，设置在所述第一栅极线和所述第四栅极线之间；和
第二栅极隔离层，设置在所述第二栅极线和所述第三栅极线之间。
8.根据权利要求7所述的集成电路器件，其中所述第一场隔离层设置为在所述第二方向上与所述第一栅极隔离层间隔开，所述第二场隔离层设置为在所述第二方向上与所述第二栅极隔离层间隔开。
9.根据权利要求7所述的集成电路器件，其中所述第一场隔离层的一个侧表面与所述第一栅极隔离层的一个侧表面接触，所述第二场隔离层的一个侧表面与所述第二栅极隔离层的一个侧表面接触。
10.根据权利要求7所述的集成电路器件，还包括设置在所述第一至第四有源鳍中的每个上的源极和漏极区，
其中所述第一场隔离层和所述第二场隔离层中的每个的两个侧表面中的至少一个与所述源极和漏极区接触。
11.根据权利要求7所述的集成电路器件，其中所述第一场隔离层和所述第二场隔离层的上端的水平对应于所述第一至第四有源鳍的上端的水平。
12.一种集成电路器件，包括静态随机存取存储器阵列，该静态随机存取存储器阵列包括在基板上的多个静态随机存取存储器单元，
其中所述静态随机存取存储器阵列包括：
有源鳍，在所述基板上沿第一方向延伸；
栅极线，与所述有源鳍交叉并沿垂直于所述第一方向的第二方向延伸；
反相器，包括形成在所述有源鳍和所述栅极线的交叉点处的上拉晶体管和下拉晶体管；
器件隔离层，覆盖每个所述有源鳍的下侧壁；
传输晶体管，连接到所述反相器的输出节点；以及
场隔离层，在所述第一方向上与所述上拉晶体管成直线，
其中所述栅极线包括由所述上拉晶体管和所述下拉晶体管共用的第一栅极线以及由所述传输晶体管共用的第二栅极线，以及
所述场隔离层接触所述器件隔离层的侧壁，并且突出超过所述器件隔离层的上表面，并且在所述第一方向上与所述第二有源鳍中的第二有源鳍对准。
13.根据权利要求12所述的集成电路器件，其中所述场隔离层包括氮化物。
14.根据权利要求12所述的集成电路器件，其中所述静态随机存取存储器阵列包括N型金属氧化物半导体晶体管和P型金属氧化物半导体晶体管，并且所述第一栅极线由从所述N型金属氧化物半导体晶体管和所述P型金属氧化物半导体晶体管中选择的具有不同导电类型的沟道的晶体管共用。
15.根据权利要求14所述的集成电路器件，其中所述上拉晶体管是所述P型金属氧化物半导体晶体管，所述下拉晶体管是所述N型金属氧化物半导体晶体管。
16.根据权利要求12所述的集成电路器件，其中所述静态随机存取存储器阵列包括N型金属氧化物半导体晶体管和P型金属氧化物半导体晶体管，所述第二栅极线由从所述N型金属氧化物半导体晶体管和所述P型金属氧化物半导体晶体管选择的具有相同导电类型的沟道的晶体管共用。
17.一种集成电路器件，包括：
基板，包括N型金属氧化物半导体区域和P型金属氧化物半导体区域；
第一有源鳍，在所述基板上的所述P型金属氧化物半导体区域中沿第一方向延伸；
第二有源鳍，在所述基板上的所述P型金属氧化物半导体区域中沿所述第一方向延伸，并在所述第一方向上与所述第一有源鳍间隔开；
器件隔离层，覆盖所述第一有源鳍和所述第二有源鳍中的每个的下侧壁并沿所述第一方向延伸；
第一栅极线，在所述器件隔离层上与所述第一有源鳍交叉，并沿与所述第一方向交叉的第二方向延伸；
第二栅极线，在所述器件隔离层上与所述第二有源鳍交叉并沿所述第二方向延伸；以及
场隔离层，设置在所述第一有源鳍、所述第二有源鳍和所述器件隔离层之间，
其中所述场隔离层在所述P型金属氧化物半导体区域中并包括氮化物，以及
所述场隔离层的下端向下延伸到与所述第一有源鳍的下端的水平相同的水平。
18.根据权利要求17所述的集成电路器件，其中所述场隔离层的上端的水平对应于所述第一栅极线的上端的水平。
19.根据权利要求17所述的集成电路器件，还包括设置在所述第一有源鳍上的源极和漏极区，
其中所述场隔离层的上端的水平高于所述源极/漏极区的下端的水平，并低于所述源极和漏极区的上端的水平。
20.根据权利要求17所述的集成电路器件，还包括设置在所述第一有源鳍上的源极和漏极区，
其中所述场隔离层在所述第二方向上的宽度比所述源极和漏极区在所述第二方向上的宽度窄。
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