TW202349247A - 解耦合電容器單元、積體電路及其製造方法 - Google Patents

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Abstract

揭示了用於製造積體電路(IC)的方法及設備。根據一些實施例，一種方法包括形成一或多個解耦合電容器(DCAP)單元，包含基於一或多個光阻層開口形成的一或多個聚矽(PO)層開口，形成此等光阻層開口以解決一或多個設計規則檢查(DRC)違規。一或多個DCAP單元亦提供了IC的解耦合電容器。

Description

使用流程友好單元架構的積體電路設計方法
無
積體電路設計係經由其設計、模擬、及儲存電路的電氣部件使得積體電路可以在半導體基板上形成的流程。特殊應用積體電路（「ASIC」）通常使用標準單元（或「單元」）方法來設計，其中開發具有特定長度及寬度的標準單元。在單元方法下，每個單元可以具有不同配置，使得單元執行某一功能，例如，緩衝器、鎖存器、或邏輯功能（例如，AND、OR等）。此等單元根據某些設計規則經放置以形成佈局，此等設計規則包括闡述用於輸入/輸出（「I/O」）及電力的相鄰單元及/或針腳之間的具體間隔需求的製造約束。
在積體電路的設計期間，執行放置及路由階段以實施所有期望設計連接，同時遵循製造流程的規則及限制。在放置及路由階段期間，FILL單元用於跨不含有單元的區域連接電力及接地軌。FILL單元亦用於解決積體電路佈局中的設計規則違規。然而，此等FILL單元不具有任何功能，並且此等FILL單元的實施方式可以導致寶貴的晶片面積的浪費。由此，使用此等FILL單元的先前技術解決方案不完全令人滿意。
無
以下揭示內容提供許多不同的實施例或實例，用於實施所提供標的的不同特徵。下文描述部件及佈置的具體實例以簡化本揭示。當然，此等僅為實例且並不意欲為限制性。例如，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括在第一特徵與第二特徵之間形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。此外，本揭示可在各個實例中重複元件符號及/或字母。此重複係出於簡便性及清晰的目的且本身並不指示所論述的各個實施例及/或構造之間的關係。
另外，為了便於描述，本文可使用空間相對性術語（諸如「下方」、「之下」、「下部」、「之上」、「上部」及類似者）來描述諸圖中所示出的一個元件或特徵與另一元件或特徵的關係。除了諸圖所描繪的定向外，空間相對性術語意欲涵蓋使用或操作中裝置的不同定向。設備可經其他方式定向（旋轉90度或處於其他定向）且由此可同樣地解讀本文所使用的空間相對性描述詞。
現參考附圖，描述了本揭示若干示例性態樣。詞語「示例性」在本文中用於意味著「用作示例、實例、或說明」。本文描述為「示例性」的任何態樣不一定被解釋為相比於其他態樣更佳或有利。
本文揭示的態樣包括使用流程友好單元架構的積體電路(IC)設計方法。特定而言，示例性態樣提供了用於解決IC的佈局的一或多個設計規則檢查(DRC)違規的一或多個解耦合電容器(DCAP)單元。在示例實施例中，一或多個DCAP單元包含藉由M0金屬層及M1金屬層形成的至少一個電容器。在另一實施例中，至少一個電容器藉由一或多個DCAP單元中的至少一個p通道金屬氧化物半導體(PMOS)電晶體形成。
在解決本揭示的示例性態樣之前，提供數個定義以有助於可能在本揭示中出現的縮寫字。
線程中端(Middle-end-of-line, MEOL)亦可有時稱為MOL。MEOL或MOL大體與本端互連及較低位準的金屬形成相關聯。
線程前端(Front-end-of-line,FEOL)與電晶體形成相關聯並且首先在製造流程中發生（因此為前端）。
線程後端(Back-end-of-line,BEOL)大體與處理金屬層及通孔相關聯。
金屬層存在以允許主動元件之間的互連。儘管金屬層的精確數量可變化，但通常存在多於四個，並且可能多於十五個金屬層。將此等稱為M0-Mx，其中x係比金屬層的數量小一的整數。因此，若存在八個金屬層，則此等將指定為M0-M7。M0指最低金屬層，亦即，最靠近其上有主動元件的層，並且M7將係最高金屬層（大體為電路中建立的最後金屬層）。一些行業參與者將最低金屬層稱為M1而非M0。然而，本文不使用此種命名法。即使在此替代命名途徑中，數字越高，金屬層越高（亦即，從基板移除越多）。
聚矽層（有時縮寫為聚矽或PO）一般用於形成電晶體的閘極並且在一些流程中實際上係金屬，但仍稱為聚矽。
氧化物擴散層（有時縮寫為OD）一般用於形成電晶體的主動區域，亦即，其中定位在電晶體的閘極下方的源極、汲極及通道的區域。
MD-「金屬層」到「擴散層」的層。層係在金屬層M0與擴散層之間。
MP-金屬到聚矽層。
CMD-切割MD層。
CPO-切割聚矽層。
VD-在擴散層或MD與M0之間的通孔。
VG-在聚矽或MP層與M0之間的通孔。
VIA0-在M0與M1之間的通孔。
第1圖示出了DCAP單元100的實施例。根據一些實施例，DCAP單元100可係直線形的並且在x軸上橫向寬四個聚矽節距。在一些實施例中，多個DCAP單元100可在x軸或y軸維度上耦合以允許實現更複雜功能。DCAP單元100的耦合可需要金屬層（例如，M1或M2）中的額外連接。DCAP單元100可包括在x軸方向上在M0遮罩層上延伸的M0軌道101-108。M0軌道101及102可連接到藉由外部電路系統（未圖示）提供的電力線(VDD)，並且M0軌道107及108可連接到藉由外部電路系統（未圖示）提供的接地線(VSS)。
在一些實施例中，DCAP單元100包括在y軸方向上與M0形狀正交地延伸的聚矽(PO)形狀110-113、在y軸上在M1遮罩層上延伸的M1軌道120-122、在y軸上在MD遮罩層上延伸的MD形狀130-139、在y軸上在OD遮罩層上延伸的OD形狀140-143。VD通孔161提供用於將MD層連接到M0層的構件，並且VIA0通孔162提供用於將M0層連接到M1層的構件。
在一些實施例中，DCAP單元100包括在x軸上在CPO層上延伸的切割聚矽(CPO)形狀150-155。斷開在相同水平面處的CPO形狀以提供CPO形狀的隔離。例如，CPO形狀對150與151、152與153、154與155分別利用在兩個形狀之間空的空間與彼此斷開。
在一個實例中，DCAP單元100放置在積體電路(IC)的第一電路佈局上的一或多個位置處以解決一或多個設計規則檢查(DRC)違規。可將DRC違規稱為對IC佈局施加的一或多個幾何約束的違規。一或多個幾何約束可用於適當地、可靠地確保IC設計功能，並且可以可接受的良率生產。一或多個幾何約束的實例包括規定設計中的任何形狀的最小或最大寬度/長度的寬度規則、規定在兩個相鄰物件之間的最小距離的間隔規則、規定任何形狀的最小或最大面積的最小或最大面積規則、規定必須在兩個層之間存在的關係的兩層規則、及/或任何其他幾何約束。在一些實例中，特定技術節點的DRC規則的集合可儲存在設計規則資料集中用於進一步處理。
在一些實施例中，DRC規則的集合包含在IC的佈局上的CPO接線的最大允許長度，並且DRC違規包含長度大於第一預定值的CPO接線。例如，參見第2圖，三個CPO接線202、204、及206的每一者具有大於CPO接線的第一預定值的長度，因此導致DRC違規。DRC規則的集合可隨後包括對佈局執行的動作以解決DRC違規。仍參見第2圖，為了解決DRC違規，若CPO接線的長度大於第一預定值，則DRC規則可規定一動作以使CPO接線的兩個邊緣為浮動節點。使CPO接線的兩個邊緣為浮動節點可被稱為用於從佈局的其他部分斷開兩個邊緣的動作。DCAP單元100可分別放置在CPO接線202、204、及206的左邊緣202L、204L及206L處，使得DCAP單元100中的CPO形狀151、153、及155分別連接到CPO接線202、204、及206的左邊緣。以相同方式，另一DCAP單元100（未圖示）可分別放置在CPO接線202、204、及206的右邊緣202R、204R及206R處。以此方式，由於在DCAP單元100中的相同水平面處的兩個CPO形狀與電路佈局的其他部分斷開，因此藉由從佈局的其他部分斷開CPO接線202、204、及206的兩個邊緣來解決DRC違規。在一些實例中，可橫向或垂直地放置多個DCAP單元100以解決DRC違規。
返回參見第1圖，除了解決DRC違規之外，DCAP單元100的一個具體預期的功能係解耦合電容器。解耦合電容器可稱為用於從另一部分解耦合IC的一個部分的電容器，用於減少雜訊並且繞過電源供應器或其他高阻抗部件。在IC中的解耦合電容器的實例包括金屬-絕緣體-金屬(MIM)電容器、金屬-氧化物-金屬(MOM)電容器、金屬-氧化物-半導體(MOS)電容器、金屬條紋電容器、溝槽電容器、接面電容器、及/或任何其他類型的解耦合電容器。
在一些實例中，M1軌道121及M0軌道103形成解耦合電容器的兩個端子。在此等實例中，M1軌道121連接到IC的電源供應器的正極性VDD，並且M0軌道103連接到電源供應器的負極性VSS。以此方式，在VDD與VSS之間建立解耦合電容器，其中M1軌道121及M0軌道103作為電容器的兩個端子。由於M1軌道121經由VIA0通孔電氣連接到M0軌道104，亦在M0軌道103與M0軌道104之間建立解耦合電容器。以相同方式，可使用M1軌道121及M0軌道105、M1軌道120及M0軌道104、M1軌道122及M0軌道104、及/或任何其他對金屬層軌道建立在VDD與VSS之間的解耦合電容器。
在一些實例中，藉由DCAP單元100建立的解耦合電容器的兩個端子連接到VDD及VSS以減少電源供應器中的雜訊及干擾。在一個實例中，VDD的電壓位準歸因於系統干擾而降低，並且解耦合電容器將足夠電力提供到IC以維持VDD的電壓位準。在另一實例中，VDD的電壓位準歸因於系統干擾而增加，並且解耦合電容器藉由保持VDD的電壓位準穩定來防止過量電流穿過IC流動。
第3圖示出了藉由DCAP單元100建立的解耦合電容器的示例性情況示意圖。可以看到，電源供應器302的正極性於節點306連接到解耦合電容器304的一個端子，並且電源供應器302的負極性於節點310連接到解耦合電容器304的另一端子。當電源供應器302受雜訊及系統干擾影響時，在電源供應器302的正極性處的電壓於節點306變成雜訊。解耦合電容器304用於藉由為雜訊提供從節點306到節點310的低阻抗路徑並且阻擋從節點306到節點310的DC信號來消除節點306處的雜訊。以此方式，於節點308提供無雜訊乾淨DC信號。
第4圖示出了根據本揭示的DCAP單元400的另一實施例。在此實施例中，DCAP單元400係直線形的並且在x軸上橫向寬六個聚矽節距。在一些實施例中，多個DCAP單元100可在x軸或y軸維度上耦合以允許實現更複雜功能。DCAP單元400的耦合可需要金屬層（例如，M1或M2）中的額外連接。DCAP單元400可包括在x軸方向上在M0遮罩層上延伸的M0軌道401-408。M0軌道401及402可經配置為具有共享電力線(VDD)，並且M0軌道407及408可經配置為具有共享接地(VSS)。
在此實施例中，DCAP單元400包括在y軸方向上與M0形狀正交地延伸的PO形狀410-415、在y軸上在M1遮罩層上延伸的M1軌道420-424、在y軸上在MD遮罩層上延伸的MD形狀430-443、在y軸上在OD遮罩層上延伸的OD形狀450-453。VD通孔471提供用於將MD層連接到M0層的構件，並且VIA0通孔472提供用於將M0層連接到M1層的構件。在一些實例中，DCAP單元400包括在x軸上在CPO層上延伸的CPO形狀460-465。斷開在相同水平面處的CPO形狀以提供CPO形狀的隔離。例如，CPO形狀對460與461、462與463、464與465分別利用在兩個形狀之間空的空間與彼此斷開。
在一些實施例中，M1軌道420及M0軌道404形成解耦合電容器的兩個端子。M1軌道420可連接到IC的電源供應器的正極性VDD，並且M0軌道404可連接到電源供應器的負極性VSS。以此方式，解耦合電容器在VDD與VSS之間建立，其中M1軌道420及M0軌道404作為解耦合電容器的兩個端子。由於M1軌道420經由如圖所示的VIA0通孔電氣連接到M0軌道405，亦在M0軌道404與M0軌道405之間建立解耦合電容器。以相同方式，可使用以下對金屬軌道建立在VDD與VSS之間的解耦合電容器：M1軌道420及M1軌道421、M1軌道421及M0軌道403、M1軌道421及M0軌道405、M1軌道421及M1軌道422、M1軌道422及M0軌道404、M1軌道422及M1軌道423、M1軌道423及M0軌道403、M1軌道423及M0軌道405、M1軌道423及M1軌道424、M1軌道424及M0軌道404、M0軌道403及M0軌道404、M0軌道404及M0軌道405。
藉由DCAP單元400建立的解耦合電容器的兩個端子可連接到VDD及VGG以減少電源供應器中的雜訊及干擾。在一個實例中，VDD的電壓位準歸因於系統干擾而降低，並且解耦合電容器將足夠電力提供到IC以維持VDD的電壓位準。在另一實例中，VDD的電壓位準歸因於系統干擾而增加，並且解耦合電容器藉由保持VDD的電壓位準穩定來防止過量電流穿過IC流動。
第5圖示出了用於解決DRC違規的DCAP單元400的另一示例性情況。在此示例性情況中，六個CPO接線502、504、506、508、510及512的每一者具有大於CPO接線的第一預定值的長度，因此導致DRC違規。在此實例中，在CPO接線502的右邊緣502R與CPO接線508的左邊緣508L之間的距離小於六個聚矽節距且大於四個聚矽節距，並且CPO接線502及508係在y軸上的相同水平面處。在CPO接線504的右邊緣504R與CPO接線510的左邊緣510L之間的距離小於六個聚矽節距且大於四個聚矽節距，並且CPO接線504及510係在y軸上的相同水平面處。在CPO接線506的右邊緣506R與CPO接線512的左邊緣512L之間的距離小於六個聚矽節距且大於四個聚矽節距，並且CPO接線506及512係在y軸上的相同水平面處。在另一實施例中，寬度m的DCAP單元400可以用於解決在y軸上的相同水平面處的兩個CPO接線的DRC違規，其中在左CPO接線的右邊緣與右CPO接線的左邊緣之間的距離小於m並且大於n(m＞n)。CPO接線502、504及506係平行且水平地佈置的。在CPO接線502與504之間的垂直距離等於在DCAP單元400中在CPO接線460與462之間的垂直距離，並且在CPO接線504與506之間的垂直距離等於在DCAP單元100中在CPO接線462與464之間的垂直距離。
在一些實施例中，DRC規則可規定用於使CPO接線的兩個邊緣為浮動節點以解決DRC違規的動作。DCAP單元400可隨後藉由將CPO接線460的左邊緣連接到CPO接線502的右邊緣502R、將CPO接線462的左邊緣連接到CPO接線504的右邊緣504R、將CPO接線464的左邊緣連接到CPO接線506的右邊緣506R、將CPO接線461的右邊緣連接到CPO接線508的左邊緣508L、將CPO接線463的右邊緣連接到CPO接線510的左邊緣510L、以及將CPO接線465的右邊緣連接到CPO接線512的左邊緣512L來放置。以此方式，由於CPO接線460、462及464的右邊緣從CPO接線461、463及465的左邊緣斷開，CPO接線502、504及506的右邊緣502R、504R及506R變成浮動節點，並且由於CPO接線461、463及465的左邊緣從CPO接線460、462及464的右邊緣斷開，CPO接線508、510、及512的左邊緣508L、510L及512L變成浮動節點。以相同方式，第二DCAP單元400（未圖示）可放置在CPO接線502、504及506的左邊緣502L、504L及506L處，並且第三DCAP單元400（未圖示）可放置在CPO接線508、510及512的右邊緣508R、510R及512R處以解決DRC違規。在一些實例中，多個DCAP單元400可沿著x軸或y軸放置以解決DRC違規。
第6圖示出了根據本揭示的DCAP單元600的又一實施例。在此實施例中，DCAP單元600係直線形的並且在x軸上橫向寬八個聚矽節距。在一些實施例中，多個DCAP單元600可在x軸或y軸維度上耦合以允許實現更複雜功能。DCAP單元600的耦合可需要金屬層（例如，M1或M2）中的額外連接。DCAP單元600可包括在x軸方向上在M0遮罩層上延伸的M0軌道601-608。M0軌道601及602可經配置為具有共享電力線(VDD)，並且M0軌道607及608可經配置為具有共享接地(VSS)。
在此實施例中，DCAP單元600包括在y軸方向上與M0形狀正交地延伸的PO形狀610-617、在y軸上在MD遮罩層上延伸的MD形狀620-628及630-638、在y軸上在OD遮罩層上延伸的OD形狀641-644、及在y軸上在M1遮罩層上延伸的M1軌道650。VD通孔671提供用於將MD層連接到M0層的構件，VIA0通孔672提供用於將M0層連接到M1層的構件，並且VG通孔673提供用於將PO層連接到M0層的構件。在一些實例中，DCAP單元600包括在x軸上在CPO層上延伸的CPO形狀660-665。在相同y軸位準處的CPO形狀斷開以使CPO形狀為浮動節點。例如，CPO形狀對660與661、662與663、664與665利用在兩個形狀之間空的空間與彼此斷開。
在一些實施例中，藉由用作主動區域（諸如源極、汲極及主體）的OD形狀641及用作閘電極的PO形狀611形成PMOS電晶體。在一個實例中，PMOS電晶體的源極、汲極及主體連接並且用作解耦合電容器的第一端子，並且PMOS電晶體的閘極用作解耦合電容器的第二端子。藉由OD形狀641、PO形狀611、及/或其他部件建立的PMOS電晶體的橫截面在第7圖中示出。可以看到，PO形狀611用作PMOS電晶體的閘電極，並且PMOS電晶體的主動區域藉由OD形狀641形成。在一個實例中，PO形狀611經由VG通孔673電氣連接到M0軌道603，並且M0軌道603經由VIA0通孔672電氣連接到M1軌道650。以此方式，電壓值可以應用於M1軌道650以控制PMOS電晶體的閘極的電壓。在另一實例中，M1軌道650連接到IC的電源供應器的正極性VDD，並且OD軌道641連接到電源供應器的負極性VSS。以此方式，解耦合電容器在VDD與VSS之間建立，其中M1軌道650及OD形狀641作為解耦合電容器的兩個端子。
返回參見第6圖，M1軌道650經由VIA0通孔電氣連接到M0軌道603，並且M0軌道603電氣連接到如圖所示的PO形狀616。以此方式，亦在PO形狀616與OD形狀642之間建立解耦合電容器，其中PO形狀616用作PMOS電晶體的閘電極，並且OD形狀642用作PMOS電晶體的主動區域。以相同方式，可使用以下對形狀建立在VDD與VSS之間的解耦合電容器：PO形狀610及OD形狀641、PO形狀617及OD形狀642、PO形狀610及OD形狀643、PO形狀611及OD形狀643、PO形狀616及OD形狀644、PO形狀617及OD形狀644。
藉由DCAP單元600建立的解耦合電容器的兩個端子可連接到VDD及VSS以減少電源供應器中的雜訊及干擾。在一個實例中，VDD的電壓位準歸因於系統干擾而降低，並且解耦合電容器將足夠電力提供到IC以維持VDD的電壓位準。在另一實例中，VDD的電壓位準歸因於系統干擾而增加，並且解耦合電容器藉由保持VDD的電壓位準穩定來防止過量電流穿過IC流動。使用在第6圖中藉由PMOS電晶體建立的解耦合電容器的示例性優點係使用PMOS材料建立解耦合電容器不需要來自M0及M1層的任何材料。因此，可以節省寶貴的M0及M1層資源用於放置及路由基於PMOS的解耦合電容器。
第8圖示出了用於解決DRC違規的DCAP單元600的又一示例性情況。在此示例性情況中，六個CPO接線802、804、806、808、810及812的每一者具有大於CPO接線的第一預定值的長度，因此導致DRC違規。在此實例中，在CPO接線802的右邊緣802R與CPO接線808的左邊緣808L之間的距離小於八個聚矽節距且大於六個聚矽節距，並且CPO接線802及808係在y軸上的相同水平面處。在CPO接線804的右邊緣804R與CPO接線810的左邊緣810L之間的距離小於八個聚矽節距且大於六個聚矽節距，並且CPO接線804及810係在y軸上的相同水平面處。在CPO接線806的右邊緣806R與CPO接線812的左邊緣812L之間的距離小於八個聚矽節距且大於六個聚矽節距，並且CPO接線806及812係在y軸上的相同水平面處。在另一實施例中，寬度m的DCAP單元600可以用於解決在y軸上的相同水平面處的兩個CPO接線的DRC違規，其中在左CPO接線的右邊緣與右CPO接線的左邊緣之間的距離小於m並且大於n(m＞n)。CPO接線802、804及806係平行且水平地佈置的。在CPO接線802與804之間的垂直距離等於在DCAP單元600中在CPO接線660與662之間的垂直距離，並且在CPO接線804與806之間的垂直距離等於在DCAP單元600中在CPO接線662與664之間的垂直距離。
在一些實施例中，DRC規則可規定用於使CPO接線的兩個邊緣為浮動節點以解決DRC違規的動作。DCAP單元600可隨後藉由將CPO接線660的左邊緣連接到CPO接線802的右邊緣802R、將CPO接線662的左邊緣連接到CPO接線804的右邊緣804R、將CPO接線664的左邊緣連接到CPO接線806的右邊緣806R、將CPO接線661的右邊緣連接到CPO接線808的左邊緣808L、將CPO接線663的右邊緣連接到CPO接線810的左邊緣810L、以及將CPO接線665的右邊緣連接到CPO接線812的左邊緣812L來放置。以此方式，由於CPO接線660、662及664的右邊緣從CPO接線661、663及665的左邊緣斷開，CPO接線802、804及806的右邊緣802R、804R及806R變成浮動節點，並且由於CPO接線661、663及665的左邊緣從CPO接線660、662及664的右邊緣斷開，CPO接線808、810、及812的左邊緣808L、810L及812L變成浮動節點。以相同方式，第二DCAP單元600（未圖示）可放置在CPO接線802、804及806的左邊緣802L、804L及806L處，並且第三DCAP單元600（未圖示）可放置在CPO接線808、810及812的右邊緣808R、810R及812R處以解決DRC違規。在一些實例中，多個DCAP單元600可沿著x軸或y軸放置以解決DRC違規。
第9圖示出了根據本揭示的DCAP單元900的又一實施例。在此實施例中，DCAP單元900係直線形的並且在x軸上橫向寬十二(12)個聚矽節距。在一些實施例中，多個DCAP單元900可在x軸或y軸維度上耦合以允許實現更複雜功能。DCAP單元900的耦合可需要金屬層（例如，M1或M2）中的額外連接。DCAP單元900可包括在x軸方向上在M0遮罩層上延伸的M0軌道901-908。
在一些實施例中，DCAP單元900包括在y軸方向上與M0形狀正交地延伸的PO形狀910-921、在y軸上在MD遮罩層上延伸的MD形狀930-955、在y軸上在OD遮罩層上延伸的OD形狀960-963、及在y軸上在M1遮罩層上延伸的M1軌道970。VD通孔991提供用於將MD層連接到M0層的構件，VIA0通孔992提供用於將M0層連接到M1層的構件，並且VIA0通孔993提供用於將PO層連接到M0層的構件。在一些實例中，DCAP單元900包括在x軸上在CPO層上延伸的CPO形狀980-985。在相同y軸位準處的CPO形狀斷開以使CPO形狀為浮動節點。例如，CPO形狀對981與981、982與983、984與985利用在兩個形狀之間空的空間與彼此斷開。
在一些實施例中，藉由用作主動區域（諸如源極、汲極及主體）的OD形狀960及用作閘電極的PO形狀912形成第一PMOS電晶體。在一個實例中，第一PMOS電晶體的源極、汲極及主體連接並且用作解耦合電容器的第一端子，並且第一PMOS電晶體的閘極用作解耦合電容器的第二端子。
在第10圖中示出藉由OD形狀960、PO形狀912、及/或其他部件建立的第一PMOS電晶體的橫截面。可以看到，PO形狀912用作第一PMOS電晶體的閘電極，並且第一PMOS電晶體的主動區域藉由OD形狀960形成。以此方式，在PO形狀912與OD形狀960之間形成解耦合電容器。在一些實例中，PO形狀911及OD形狀960形成第二PMOS電晶體，並且PO形狀913及OD形狀960形成第三PMOS電晶體。因此，第二及第三解耦合電容器在PO形狀911與OD形狀960之間、並且在PO形狀913與OD形狀960之間形成。可藉由淺溝槽隔離(STI)形狀1002與DCAP單元900的其他部分電氣隔離所形成的PMOS電晶體。
在一個實例中，PO形狀911、912及913經由三個通孔VG 993a-993c電氣連接到M0軌道903，並且M0軌道903經由通孔VIA0 992電氣連接到M1軌道970。以此方式，電壓值可以應用於M1軌道970以控制第一、第二、第三PMOS電晶體的閘極的電壓。在另一實例中，M1軌道970連接到IC的電源供應器的正極性VDD，並且OD軌道960連接到電源供應器的負極性VSS。以此方式，在VDD與VSS之間建立解耦合電容器，其中M1軌道970及OD形狀960作為電容器的兩個端子。
返回參見第9圖，M1軌道970經由通孔VIA0 992電氣連接到M0軌道903，並且M0軌道903電氣連接到如圖所示的PO形狀918。以此方式，亦在PO形狀918與OD形狀961之間建立解耦合電容器，其中PO形狀918用作第四PMOS電晶體的閘電極，並且OD形狀961用作第四PMOS電晶體的主動區域。以相同方式，可使用以下對形狀建立在VDD與VGG之間的解耦合電容器：PO形狀919及OD形狀961、PO形狀920及OD形狀961、PO形狀921及OD形狀961、PO形狀910及OD形狀962、PO形狀911及OD形狀962、PO形狀912及OD形狀962、PO形狀913及OD形狀962、PO形狀918及OD形狀963、PO形狀919及OD形狀963、PO形狀920及OD形狀963、PO形狀921及OD形狀963。
藉由DCAP單元900建立的解耦合電容器的兩個端子可連接到VDD及VGG以減少電源供應器中的雜訊及干擾。在一個實例中，VDD的電壓位準歸因於系統干擾而降低，並且解耦合電容器將足夠電力提供到IC以維持VDD的電壓位準。在另一實例中，VDD的電壓位準歸因於系統干擾而增加，並且解耦合電容器藉由保持VDD的電壓位準穩定來防止過量電流穿過IC流動。
第11圖示出了用於解決DRC違規的DCAP單元900的又一示例性情況。在此示例性情況中，六個CPO接線1102、1104、1106、1108、1110及1112的每一者具有大於CPO接線的第一預定值的長度，因此導致DRC違規。在此實例中，在CPO接線1102的右邊緣1102R與CPO接線1108的左邊緣1108L之間的距離小於十二個聚矽節距且大於八個聚矽節距，並且CPO接線1102及1108係在y軸上的相同水平面處。在CPO接線1104的右邊緣1104R與CPO接線1110的左邊緣1110L之間的距離小於十二個聚矽節距且大於八個聚矽節距，並且CPO接線1104及1110係在y軸上的相同水平面處。在CPO接線1106的右邊緣1106R與CPO接線1112的左邊緣1112L之間的距離小於十二個聚矽節距且大於八個聚矽節距，並且CPO接線1106及1112係在y軸上的相同水平面處。在另一實施例中，寬度m的DCAP單元900可以用於解決在y軸上的相同水平面處的兩個CPO接線的DRC違規，其中在左CPO接線的右邊緣與右CPO接線的左邊緣之間的距離小於m並且大於n(m＞n)。CPO接線1102、1104及1106係平行且水平地佈置的。在CPO接線1102與1104之間的垂直距離等於在DCAP單元900中在CPO接線980與982之間的垂直距離，並且在CPO接線1104與1106之間的垂直距離等於在DCAP單元900中在CPO接線982與984之間的垂直距離。
在一些實施例中，DRC規則可規定用於使CPO接線的兩個邊緣為浮動節點以解決DRC違規的動作。DCAP單元900可隨後藉由將CPO接線980的左邊緣連接到CPO接線1102的右邊緣1102R、將CPO接線982的左邊緣連接到CPO接線1104的右邊緣1104R、將CPO接線984的左邊緣連接到CPO接線1106的右邊緣1106R、將CPO接線981的右邊緣連接到CPO接線1108的左邊緣1108L、將CPO接線983的右邊緣連接到CPO接線1110的左邊緣1110L、以及將CPO接線985的右邊緣連接到CPO接線1112的左邊緣1112L來放置。以此方式，由於CPO接線980、982及984的右邊緣從CPO接線981、983及985的左邊緣斷開，CPO接線1102、1104及1106的右邊緣1102R、1104R及1106R變成浮動節點，並且由於CPO接線981、983及985的左邊緣從CPO接線980、982及984的右邊緣斷開，CPO接線1108、1110、及1112的左邊緣1108L、1110L及1112L變成浮動節點。以相同方式，第二DCAP單元900（未圖示）可放置在CPO接線1102、1104及1106的左邊緣1102L、1104L及1106L處，並且第三DCAP單元900（未圖示）可放置在CPO接線1108、1110及1112的右邊緣1108R、1110R及1112R處以解決DRC違規。在一些實例中，多個DCAP單元900可沿著x軸或y軸放置以解決DRC違規。
第12圖示出了用於解決DRC違規的使用上文論述的DCAP單元的任一者的又一示例性情況。在此示例性情況下，基於IC的佈局1200的設計規則資料集執行DRC以偵測佈局1200上的一或多個位置處的一或多個DRC違規。在一些實施例中，一或多個位置包含一或多個CPO接線1211a至1211n，其長度大於第一預定值，因此導致DRC違規。第一預定值的實例包括1 µm、2 µm、3 µm、及/或任何其他值。
在一個實例中，如圖所示，CPO接線1211a至1211n水平地佈置，並且在CPO接線1211a至1211n中的兩個水平相鄰CPO接線之間的垂直距離等於在一或多個DCAP單元110a至110n中的兩個水平相鄰CPO接線之間的垂直距離。一或多個DCAP單元110a至110n放置在佈局1200上的一或多個位置處，使得藉由一或多個DCAP單元110a至110n解決在一或多個位置處的一或多個DRC違規。
在一些實施例中，空間1220a包含具有DRC違規的複數個位置。在空間1220a的x軸上的寬度小於十二個聚矽節距並且大於八個聚矽節距，並且在空間1220a的y軸上的高度等於兩個DCAP單元100的高度，其中寬度為十二個聚矽節距。寬度為十二個聚矽節距的兩個DCAP單元100a及100b可垂直地堆疊以形成DCAP組1230a，並且DCAP組1230a可人工放置在空間1220a處以解決空間1220a中的複數個位置處的DRC違規。人工放置IC佈局部件可指藉由IC佈局工程師使用佈局設計工具選擇及定位佈局幾何形狀而沒有任何自動流程的人工操作。在一些其他實施例中，空間1220b包含具有DRC違規的複數個位置。在空間1220b的x軸上的寬度小於十二(12)個聚矽節距並且大於八個聚矽節距，並且在空間1220b的y軸上的高度等於兩個DCAP單元100的高度，其中寬度為十二個聚矽節距。寬度為十二個聚矽節距的兩個DCAP單元100m及100n可垂直地堆疊以形成DCAP組1230b，並且DCAP組1230b可放置在空間1220b處以解決空間1220b中的複數個位置處的DRC違規。
第13圖示出了用於解決DRC違規的使用上文論述的DCAP單元的任一者的又一示例性情況。在此示例性情況下，基於IC的佈局1300的設計規則資料集執行DRC以偵測佈局1300上的一或多個位置處的一或多個DRC違規。在一些實施例中，具有DRC違規的垂直或水平相鄰的位置可成組以形成如圖所示的一或多個空間1320a-1320n。在一或多個空間1320a-1320n的x軸上的寬度可係4 µm、6 µm、8 µm、12 µm、及/或任何其他值。
在一些實施例中，一或多個填充單元1330a至1330n可放置在一或多個空間1320a-1320n處以解決一或多個DRC違規。填充單元1330可指用於解決DRC違規並且填充IC佈局中的間隙的佈局單元。在目前的超大型整合(VLSI)晶片設計中，圖案密度及均勻性係關鍵的。因此，IC的任何「空」區域大體利用用於圖案密度的通用填充單元填充。填充（有時亦稱為填充件）單元嘗試匹配與FEOL及一些MEOL相關聯的圖案。除了圖案匹配之外，此等填充單元很少賦予任何具體功能。
為了進一步提供解耦合電容器功能並且節省M0/M1層資源，一或多個填充單元1330a至1330n中的一些可基於以下準則藉由一或多個DCAP單元100替代：若藉由DCAP單元100形成的解耦合電容器不包括來自M0/M1層的材料，則填充單元1330藉由具有相同寬度及高度的DCAP單元100替代。以此方式，藉由一或多個DCAP單元100形成的解耦合電容器不包括來自M0/M1層的任何材料，並且節省M0/M1層資源用於其他佈局活動，諸如放置及路由IC。在一些實施例中，寬度等於或大於八個聚矽節距的DCAP單元100包含藉由PMOS電晶體形成的解耦合電容器，並且寬度小於八個聚矽節距的DCAP單元100包含藉由M0/M1層形成的解耦合電容器。
在一些實例中，基於佈局上的M0/M1層資源的預算，一或多個填充單元1330a至1330n中的一些可藉由一或多個DCAP單元100替代，此等DCAP單元包含藉由M0/M1層形成的解耦合電容器。在一個實例中，在IC的佈局上的M0/M1層的總可用面積係A0/A1，並且保留用於放置、路由、及/或其他佈局活動的M0/M1層的最小面積係B0/B1。因此，可用於藉由DCAP單元100建立解耦合電容器的M0/M1層的總面積計算為A0-B0/A1-B1。在另一實例中，寬度為十二個聚矽節距的一或多個DCAP單元100a至100n垂直地堆疊以形成DCAP組1340a，並且寬度為十二個聚矽節距的一或多個DCAP單元100a’至100n’垂直地堆疊以形成DCAP組1340b。DCAP組1340a及1340b可放置在空間1220b處以解決在空間1320a及1320b中的複數個位置處的DRC違規。
第14圖示出了根據本揭示的示例性實施例的用於解決DRC違規的使用上文論述的DCAP單元的任一者的又一示例性情況。在此示例性情況下，基於IC的佈局1400的設計規則資料集執行DRC以偵測佈局1400上的一或多個位置處的一或多個DRC違規。在一些實施例中，具有DRC違規的垂直或水平相鄰的位置可成組以形成如圖所示的一或多個空間1420a-1420n。在一或多個空間1420a-1420n的x軸上的寬度可係4 µm、6 µm、8 µm、12 µm、及/或任何其他值。
在一些實施例中，一或多個填充單元可放置在一或多個空間1420a-1420n處以解決一或多個DRC違規。基於佈局上的M0/M1層資源的預算，一或多個填充單元中的一些可藉由一或多個DCAP單元100或400替代，此等DCAP單元包含藉由M0及M1層形成的解耦合電容器。在一個實例中，在IC的佈局上的M0及M1層的總可用面積分別係A0及A1，並且保留用於放置、路由、及其他佈局活動的M0及M1層的最小面積分別係B0及B1。因此，可以用於藉由DCAP單元100或400建立解耦合電容器的M0及M1層的總面積分別計算為A0-B0及A1-B1。在另一實例中，在一或多個DCAP單元100或400中建立解耦合電容器所需的M0及M1層的總面積分別係C0及C1，其中C0＜=A0-B0並且C1＜=A1-B1。在此情況下，所有一或多個填充單元藉由一或多個DCAP單元100或400替代。
第15圖示出了根據本揭示的示例性實施例的用於建立解耦合電容器的DCAP單元600或900中的示例性電晶體1500。在一些實施例中，電晶體1500包含基板1501、用作電晶體1500的主動區域（諸如源極、汲極及主體）的OD形狀1502、用作閘電極的PO形狀1504、一或多個通道1503、及/或任何其他部件（例如，絕緣層）。在一個實例中，在電晶體1500的OD形狀1502中的源極、汲極及主體（未圖示）連接且用作解耦合電容器的第一端子，並且PO形狀1504用作解耦合電容器的第二端子。在另一實例中，電晶體1500係鰭式場效電晶體(FinFET)，其中閘極放置在通道1503的至少兩個側面上以形成多閘極結構。
第16A圖至第16F圖示意性描繪了根據本揭示的一實施例的用於形成流程友好DCAP單元的方法的順序步驟。第16A圖示出了根據本揭示的一實施例的用於一或多個流程友好DCAP單元的OD區域1600的橫截面側視圖。在一些實施例中，OD區域1600包含一或多個電晶體的一或多個主動區域。一或多個主動區域的實例包括用於建立不同電晶體部件（諸如源極、汲極及主體）的p型基板、n型阱、n型基板、n型區域、p型區域。在一個實例中，OD區域1600包含用作一或多個PMOS電晶體的源極或汲極的一或多個p型區域1602a-n、以及用作一或多個PMOS電晶體的主體的一或多個n阱區域1604a-n。
第16B圖示出了根據本揭示的一實施例的在OD區域1600上沉積的一或多個絕緣層1610a-n的橫截面側視圖。在一些實施例中，一或多個絕緣層1610a-n包含覆蓋在一或多個PMOS電晶體的源極與汲極之間的區域的OD區域1600的表面上生長的二氧化矽 (SiO 2) 層。
第16C圖示出了根據本揭示的一實施例的在一或多個絕緣層1610a-n上沉積的一或多個PO層1620a-n的橫截面側視圖。在一些實施例中，一或多個PO層1620a-n用作一或多個PMOS電晶體的閘極。在一個實例中，一或多個PMOS電晶體的每一者的源極、汲極及主體經由一或多個金屬層（未圖示）連接到接地VSS並且用作一或多個解耦合電容器1612a-n的第一端子。在另一實例中，一或多個PMOS電晶體的每一者的閘極經由一或多個金屬層（未圖示）連接到VDD並且用作一或多個解耦合電容器1612a-n的第二端子。
第16D圖示出了根據本揭示的一實施例的在一或多個PO層1620a-n上沉積的光阻層1630的橫截面側視圖。在一些實施例中，光阻層1630包含藉由切割遮罩1650形成的一或多個光阻層開口1640a-n。一或多個光阻層開口1640a-n可對應於在第1圖、第4圖、第6圖及第9圖中的各個實施例中圖示的一或多個CPO接線。在一個實例中，形成一或多個光阻層開口1640a-n以解決一或多個DRC違規，如在第2圖、第5圖、第8圖、及第11圖至第14圖中的各個實施例中示出。
第16E圖示出了根據本揭示的一實施例的藉由蝕刻流程形成的一或多個PO層開口1650a-n的橫截面側視圖。在一個實例中，在蝕刻流程中根據一或多個光阻層開口1640a-n選擇性蝕刻一或多個PO層1620a-n以形成一或多個PO層開口1650a-n。在另一實例中，蝕刻垂直地在一或多個光阻層開口1640a-n之下的一或多個PO層1620a-n的區域，從而導致藉由一或多個PO層開口1650a-n分離的不同PO件。在又一實例中，根據積體電路的預定佈局圖案形成一或多個PO層開口1650a-n。
第16F圖示出了根據本揭示的一實施例的從一或多個流程友好DCAP單元移除的光阻層1630的橫截面側視圖。在一些實施例中，移除光阻層1630，使得一或多個PMOS電晶體的每一者的閘極、源極、汲極及主體可以藉由外部電路系統存取。
第17圖示出了用於設計IC的示例方法1700。下文呈現的方法1700的操作意欲為說明性的。在一些實施例中，方法1700可利用未描述的一或多個額外操作及/或不利用所論述的一或多個操作實現。此外，在第17圖中示出並且在下文描述方法1700的操作的次序不意欲為限制性。
於步驟1702，決定IC的第一電路佈局。在一些實施例中，第一電路佈局藉由電子設計自動化(EDA)工具自動生成以表示IC，並且第一佈局包含對應於構成IC的部件的金屬、氧化物、或半導體層的圖案的平面幾何形狀。
於步驟1704，針對第一電路佈局執行設計規則檢查(DRC)。在一些實施例中，DRC驗證第一電路佈局是否滿足用於特定製程技術的對IC佈局施加的一或多個幾何約束。
於步驟1706，在第一電路佈局上的一或多個位置處偵測到一或多個DRC違規。在一個實例中，DRC違規包含特定層的佈局形狀，其中寬度大於用於製程技術的DRC規則允許的最大寬度。在另一實例中，DRC違規包含小於用於製程技術的DRC規則允許的最小空間的兩個相鄰物件之間的空間。
於步驟1708，一或多個解耦合電容器(DCAP)單元放置在一或多個位置處以解決一或多個DRC違規。在一個實例中，一或多個DCAP單元包含藉由M0及M1層形成的一或多個解耦合電容器。在另一實例中，一或多個DCAP單元包含藉由一或多個p通道金屬氧化物半導體(PMOS)電晶體形成的一或多個解耦合電容器。
於步驟1710，在放置一或多個DCAP單元以解決一或多個DRC違規之後生成第二電路佈局。
第18圖示出了可以用於實施本文描述及示出的各個實施例的簡化電腦系統。如第18圖中示出的電腦系統1800可整合到裝置中，諸如可攜式電子裝置、行動電話、或如本文描述的其他裝置。第18圖提供了可以執行藉由各個實施例提供的方法的一些或全部步驟的電腦系統1800的一個實施例的示意性說明。應當注意，第18圖僅意欲提供各個部件的一般化說明，其任一者或全部可適當利用。第18圖由此廣泛地示出獨立系統元件可如何以相對分離或相對更整合的方式實施。
將電腦系統1800圖示為包含硬體元件，此等硬體元件可以經由匯流排1805電氣耦合，或可適當地以其他方式通訊。硬體元件可包括一或多個處理器1810，包括但不限於一或多個通用處理器及/或一或多個專用處理器，諸如數位信號處理晶片、圖形加速處理器、及/或類似者；一或多個輸入裝置1815，其可以包括但不限於滑鼠、鍵盤、相機、及/或類似者；以及一或多個輸出裝置1820，其可以包括但不限於顯示裝置、印表機、及/或類似者。
電腦系統1800可進一步包括一或多個非暫時性儲存裝置1825及/或與之通訊，此非暫時性儲存裝置可以包含但不限於本端及/或網路可存取儲存器，及/或可以包括但不限於硬碟驅動器、驅動陣列、光學儲存裝置、固態儲存裝置，諸如隨機存取記憶體（「RAM」）、及/或唯讀記憶體（「ROM」），其可以係可程式設計的、可快閃更新的、及/或類似者。此種儲存裝置可經配置為實施任何適當的資料儲存，包括但不限於各種檔案系統、資料庫結構、及/或類似者。
電腦系統1800亦可能包括通訊子系統1830，此通訊子系統可以包括但不限於數據機、網路卡（無線或有線）、紅外通訊裝置、無線通訊裝置、及/或晶片集，諸如藍牙 TM裝置、1002.11裝置、WiFi裝置、WiMax裝置、蜂巢通訊設施等、及/或類似者。通訊子系統1830可包括一或多個輸入及/或輸出通訊介面以允許與網路（舉例而言，諸如下文描述的網路）、其他電腦系統、電視、及/或本文描述的任何其他裝置交換資料。取決於期望的功能及/或其他實施方式考慮，可攜式電子裝置或類似裝置可經由通訊子系統1830通訊影像及/或其他資訊。在其他實施例中，可攜式電子裝置（例如，第一電子裝置）可整合到電腦系統1800中，例如，電子裝置作為輸入裝置1815。在一些實施例中，如上文描述，電腦系統1800將進一步包含工作記憶體1835，此工作記憶體可以包括RAM或ROM裝置。
電腦系統1800亦可以包括圖示為當前位於工作記憶體1835內的軟體元件，包括作業系統1860、設備驅動程式、可執行程式庫、及/或其他代碼，此代碼可包含藉由各個實施例提供的電腦程式，及/或可經設計為實施方法、及/或配置藉由其他實施例提供的系統，如本文描述。僅僅藉由實例，關於上文論述的方法描述的一或多個程序（諸如關於第2圖、第5圖、第8圖、第11圖至第14圖及第17圖描述的彼等）可能實施為代碼及/或可由電腦及/或電腦內的處理器執行的指令；在一態樣中，隨後，此種代碼及/或指令可以用於配置及/或調適通用電腦或其他裝置以根據所描述的方法執行一或多個操作。
此等指令及/或代碼的集合可儲存在非暫時性電腦可讀取儲存媒體上，諸如上文描述的儲存裝置1825。在一些情況下，儲存媒體可能整合在電腦系統內，諸如電腦系統1800。在其他實施例中，儲存媒體可能與電腦系統分離，例如，可移除媒體，諸如壓縮光碟，及/或在安裝包中提供，使得儲存媒體可以用於程式設計、配置、及/或調適其上儲存有指令/代碼的通用電腦。此等指令可能採取可執行代碼的形式，此代碼可藉由電腦系統1800執行及/或可能採取源及/或可安裝代碼的形式，在電腦系統1800上編譯及/或安裝之後，例如，使用各種通常可用編譯器、安裝程式、壓縮/解壓設施等的任一者，此代碼隨後採取可執行代碼的形式。
本領域的技術人員將顯而易見，可根據具體需求進行實質變化。例如，亦可能使用定製硬體及/或特定元件可能在硬體、軟體（包括可攜式軟體，諸如小型應用程式等）、或兩者中實施。另外，可採用到其他計算裝置（諸如網路輸入/輸出裝置）的連接。
如上文提及，在一個態樣中，一些實施例可採用電腦系統（諸如電腦系統1800）以根據本技術的各個實施例執行方法。根據實施例的集合，藉由電腦系統1800回應於處理器1810執行一或多個指令的一或多個序列而執行此種方法的一些或全部程序，此等指令可能整合到作業系統1860及/或工作記憶體1835中含有的其他代碼中。此種指令可從另一電腦可讀取媒體（諸如儲存裝置1825的一或多個）讀取到工作記憶體1835中。僅僅藉由實例，執行工作記憶體1835中含有的指令序列可能導致處理器1810執行本文描述的方法的一或多個程序。此外或替代地，可由專用硬體執行本文描述的方法的部分。
如本文使用，術語「機器可讀取媒體」及「電腦可讀取媒體」指參與提供資料的任何媒體，此資料導致機器以具體方式操作。在使用電腦系統1800實施的實施例中，各個電腦可讀取媒體可能涉及將指令/代碼提供到處理器1810用於執行及/或可能用於儲存及/或攜帶此種指令/代碼。在許多實施方式中，電腦可讀取媒體係實體及/或有形儲存媒體。此種媒體可採取非揮發性媒體或揮發性媒體的形式。非揮發性媒體包括例如光碟及/或磁碟，諸如儲存裝置1825。揮發性媒體包括但不限於動態記憶體，諸如工作記憶體1835。
實體及/或有形電腦可讀取媒體的常見形式包括例如軟碟、撓性光碟、硬碟、磁帶、或任何其他磁性媒體、CD-ROM、任何其他光學媒體、打孔卡片、紙帶、具有孔洞圖案的任何其他實體媒體、RAM、PROM、EPROM、FLASH-EPROM、任何其他記憶體晶片或儲存匣、或電腦可以從其讀取指令及/或代碼的任何其他媒體。
各種形式的電腦可讀取媒體可涉及將一或多個指令的一或多個序列帶到處理器1810用於執行。僅僅舉例而言，指令可最初攜帶在遠端電腦的磁碟及/或光碟上。遠端電腦可能將指令載入其動態記憶體並且在傳輸媒體上發送待藉由電腦系統1800接收及/或執行的指令作為信號。
通訊子系統1830及/或其部件大體將接收信號，並且匯流排1805隨後可能將信號及/或藉由信號攜帶的資料、指令等帶到處理器1810從其擷取及執行指令的工作記憶體1835。工作記憶體1835接收的指令可視情況在藉由處理器1810執行之前或之後儲存在非暫時性儲存裝置1825上。
根據一些實施例，一種製造積體電路(IC)的方法包括：形成一或多個解耦合電容器(DCAP)單元，其中一或多個DCAP單元的每一者包括一或多個聚矽(PO)層；在一或多個PO層之上沉積光阻層，其中光阻層包括藉由切割遮罩形成的一或多個光阻層開口，其中形成一或多個光阻層開口以解決一或多個DRC違規；在一或多個PO層中基於一或多個光阻層開口形成一或多個PO層開口；以及移除光阻層。在一些實施例中，藉由蝕刻流程執行形成一或多個PO層開口。在進一步實施例中，根據IC的預定佈局圖案形成一或多個PO層開口。在一些實施例中，一或多個DCAP單元沿著x軸方向寬四個聚矽節距、六個聚矽節距、八個聚矽節距、或十二個聚矽節距。在進一步實施例中，一或多個DCAP單元進一步包括：藉由M0金屬層及M1金屬層形成的至少一個第一電容器，及藉由至少一個p通道金屬氧化物半導體(PMOS)電晶體形成的至少一個第二電容器。在一些實施例中，方法進一步包括：將至少一個第一電容器的第一端子連接到IC的電源供應器的正極性，並且將至少一個第一電容器的第二端子連接到電源供應器的負極性；以及將至少一個第二電容器的第一端子連接到電源供應器的正極性，並且將至少一個第二電容器的第二端子連接到電源供應器的負極性。在一些實施例中，藉由在一或多個DRC違規的一或多個位置處人工放置一或多個DCAP單元形成一或多個光阻層開口以解決一或多個DRC違規。在進一步實施例中，藉由以下操作形成一或多個光阻層開口以解決一或多個DRC違規：在一或多個DRC違規的一或多個位置處放置一或多個填充單元以解決一或多個DRC違規，並且藉由相同大小的一或多個DCAP單元替代一或多個填充單元。在進一步實施例中，藉由以下操作形成一或多個光阻層開口以解決一或多個DRC違規：若沿著一或多個填充單元的x軸方向的寬度大於或等於預定閾值，則藉由相同大小的一或多個DCAP單元替代一或多個填充單元。在一些實施例中，至少一個PMOS電晶體係鰭式場效電晶體(FinFET)。
根據進一步實施例，一種半導體製造系統包括：至少一個設備，經配置為：在積體電路(IC)中形成一或多個解耦合電容器(DCAP)單元，其中一或多個DCAP單元的每一者包括一或多個聚矽(PO)層；在一或多個PO層之上沉積光阻層，其中光阻層包括藉由切割遮罩形成的一或多個光阻層開口，其中形成一或多個光阻層開口以解決一或多個設計規則檢查(DRC)違規；基於一或多個光阻層開口在一或多個PO層中形成一或多個PO層開口；以及移除光阻層。在一些實施例中，一或多個DCAP單元進一步包括藉由M0金屬層及M1金屬層形成的至少一個第一電容器。在進一步實施例中，至少一個設備進一步經配置為：將至少一個第一電容器的第一端子連接到IC的電源供應器的正極性，並且將至少一個第一電容器的第二端子連接到電源供應器的負極性。在一些實施例中，一或多個DCAP單元包括藉由至少一個p通道金屬氧化物半導體(PMOS)電晶體形成的至少一個第二電容器，其中至少一個PMOS電晶體係鰭式場效電晶體(FinFET)。此外，在一些實施例中，至少一個設備進一步經配置為：將至少一個第二電容器的第一端子連接到電源供應器的正極性，並且將至少一個第二電容器的第二端子連接到電源供應器的負極性。
在替代實施例中，一種積體電路(IC)包括：一或多個解耦合電容器(DCAP)單元，其中一或多個DCAP單元的每一者包括一或多個聚矽(PO)層及至少一個電容器以從IC的接地解耦合IC的電源供應器；以及在一或多個PO層中形成的一或多個PO層開口，其中基於一或多個光阻層開口形成一或多個PO層開口，其中藉由切割遮罩在光阻層中形成一或多個光阻層開口，並且形成一或多個光阻層開口以解決一或多個設計規則檢查(DRC)違規。在一些實施例中，藉由IC的金屬層M0及金屬層M1形成至少一個電容器。在進一步實施例中，藉由至少一個p通道金屬氧化物半導體(PMOS)電晶體形成至少一個電容器。在一些實施例中，至少一個PMOS電晶體係鰭式場效電晶體(FinFET)。在進一步實施例中，一或多個DCAP單元沿著x軸方向寬四個聚矽節距、六個聚矽節距、八個聚矽節距、或十二個聚矽節距。
上文概述若干實施例的特徵，使得熟習此項技術者可更好地理解本揭示的態樣。熟習此項技術者應瞭解，可輕易使用本揭示作為設計或修改其他流程及結構的基礎，以便執行本文所介紹的實施例的相同目的及/或實現相同優點。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭示的範疇，且可在不脫離本揭示的範疇的情況下產生本文的各種變化、替代及更改。
100:DCAP單元 101:M0軌道 102:M0軌道 103:M0軌道 104:M0軌道 105:M0軌道 106:M0軌道 107:M0軌道 108:M0軌道 110:聚矽(PO)形狀 110a:DCAP單元 110b:DCAP單元 110c:DCAP單元 110m:DCAP單元 110n:DCAP單元 111:聚矽(PO)形狀 112:聚矽(PO)形狀 113:聚矽(PO)形狀 120:M1軌道 121:M1軌道 122:M1軌道 130:MD形狀 131:MD形狀 132:MD形狀 133:MD形狀 134:MD形狀 135:MD形狀 136:MD形狀 137:MD形狀 138:MD形狀 139:MD形狀 140:OD形狀 141:OD形狀 142:OD形狀 143:OD形狀 150:切割聚矽(CPO)形狀 151:切割聚矽(CPO)形狀 152:切割聚矽(CPO)形狀 153:切割聚矽(CPO)形狀 154:切割聚矽(CPO)形狀 155:切割聚矽(CPO)形狀 161:VD通孔 162:VIA0通孔 202:CPO接線 202L:左邊緣 202R:右邊緣 204:CPO接線 204L:左邊緣 204R:右邊緣 206:CPO接線 206L:左邊緣 206R:右邊緣 302:電源供應器 304:解耦合電容器 306:節點 308:節點 310:節點 400:DCAP單元 401:M0軌道 402:M0軌道 403:M0軌道 404:M0軌道 405:M0軌道 406:M0軌道 407:M0軌道 408:M0軌道 410:PO形狀 411:PO形狀 412:PO形狀 413:PO形狀 414:PO形狀 415:PO形狀 420:M1軌道 421:M1軌道 422:M1軌道 423:M1軌道 424:M1軌道 430:MD形狀 431:MD形狀 432:MD形狀 433:MD形狀 434:MD形狀 435:MD形狀 436:MD形狀 437:MD形狀 438:MD形狀 439:MD形狀 440:MD形狀 441:MD形狀 442:MD形狀 443:MD形狀 450:OD形狀 451:OD形狀 452:OD形狀 453:OD形狀 460:CPO形狀 461:CPO形狀 462:CPO形狀 463:CPO形狀 464:CPO形狀 465:CPO形狀 471:VD通孔 472:VIA0通孔 502:CPO接線 502L:左邊緣 502R:右邊緣 504:CPO接線 504L:左邊緣 504R:右邊緣 506:CPO接線 506L:左邊緣 506R:右邊緣 508:CPO接線 508L:左邊緣 508R:右邊緣 510:CPO接線 510L:左邊緣 510R:右邊緣 512:CPO接線 512L:左邊緣 512R:右邊緣 600:DCAP單元 601:M0軌道 602:M0軌道 603:M0軌道 604:M0軌道 605:M0軌道 606:M0軌道 607:M0軌道 608:M0軌道 610:PO形狀 611:PO形狀 612:PO形狀 613:PO形狀 614:PO形狀 615:PO形狀 616:PO形狀 617:PO形狀 620:MD形狀 621:MD形狀 622:MD形狀 623:MD形狀 624:MD形狀 625:MD形狀 626:MD形狀 627:MD形狀 628:MD形狀 630:MD形狀 631:MD形狀 632:MD形狀 633:MD形狀 634:MD形狀 635:MD形狀 636:MD形狀 637:MD形狀 638:MD形狀 641:OD形狀 642:OD形狀 643:OD形狀 644:OD形狀 650:M1軌道 660:CPO形狀 661:CPO形狀 662:CPO形狀 663:CPO形狀 664:CPO形狀 665:CPO形狀 671:VD通孔 672:VIA0通孔 673:VIA0通孔 802:CPO接線 802L:左邊緣 802R:右邊緣 804:CPO接線 804L:左邊緣 804R:右邊緣 806:CPO接線 806L:左邊緣 806R:右邊緣 808:CPO接線 808L:左邊緣 808R:右邊緣 810:CPO接線 810L:左邊緣 810R:右邊緣 812:CPO接線 812L:左邊緣 812R:右邊緣 900:DCAP單元 901:M0軌道 902:M0軌道 903:M0軌道 904:M0軌道 905:M0軌道 906:M0軌道 907:M0軌道 908:M0軌道 910:PO形狀 911:PO形狀 912:PO形狀 913:PO形狀 914:PO形狀 915:PO形狀 916:PO形狀 917:PO形狀 918:PO形狀 919:PO形狀 920:PO形狀 921:PO形狀 930:MD形狀 931:MD形狀 932:MD形狀 933:MD形狀 934:MD形狀 935:MD形狀 936:MD形狀 937:MD形狀 938:MD形狀 939:MD形狀 940:MD形狀 941:MD形狀 942:MD形狀 943:MD形狀 944:MD形狀 945:MD形狀 946:MD形狀 947:MD形狀 948:MD形狀 949:MD形狀 950:MD形狀 951:MD形狀 952:MD形狀 953:MD形狀 954:MD形狀 955:MD形狀 960:OD形狀 961:OD形狀 962:OD形狀 963:OD形狀 970:M1軌道 980:CPO形狀 981:CPO形狀 982:CPO形狀 983:CPO形狀 984:CPO形狀 985:CPO形狀 991:VD通孔 992:VIA0通孔 993:VIA0通孔 993a:通孔VG 993b:通孔VG 993c:通孔VG 1102:CPO接線 1102L:左邊緣 1102R:右邊緣 1104:CPO接線 1104L:左邊緣 1104R:右邊緣 1106:CPO接線 1106L:左邊緣 1106R:右邊緣 1108:CPO接線 1108L:左邊緣 1108R:右邊緣 1110:CPO接線 1110L:左邊緣 1110R:右邊緣 1112:CPO接線 1112L:左邊緣 1112R:右邊緣 1200:佈局 1211a:CPO接線 1211b:CPO接線 1211c:CPO接線 1211d:CPO接線 1211e:CPO接線 1211j:CPO接線 1211k:CPO接線 1211l:CPO接線 1211m:CPO接線 1211n:CPO接線 1220a:空間 1220b:空間 1230a:DCAP組 1230b:DCAP組 1300:佈局 1320a:空間 1320b:空間 1320c:空間 1320n:空間 1330a:填充單元 1330n:填充單元 1340a:DCAP組 1340b:DCAP組 1420a:空間 1420b:空間 1420c:空間 1420d:空間 1420e:空間 1420f:空間 1420g:空間 1420h:空間 1420i:空間 1420n:空間 1500:電晶體 1501:基板 1502:OD形狀 1503:通道 1504:PO形狀 1600:OD區域 1602a-n:p型區域 1604a-n:n阱區域 1610a-n:絕緣層 1612a-n:解耦合電容器 1620a-n:PO 1630:光阻層 1640a-n:光阻層開口 1650:切割遮罩 1650a-n:PO層開口 1700:方法 1702-1710:步驟 1800:電腦系統 1805:匯流排 1810:處理器 1815:輸入裝置 1820:輸出裝置 1825:儲存裝置 1830:通訊子系統 1835:工作記憶體 1860:作業系統 1865:應用 CPO:切割聚矽層 DCAP:解耦合電容器 M0:金屬層 M1:金屬層 MD:「金屬層」到「擴散層」的層 OD:氧化物擴散層 PO:聚矽層 STI:淺溝槽隔離 VD:通孔 VDD:電力線 VG:通孔 VIA0:通孔 VSS:接地線 x:軸 y:軸
當結合隨附圖式閱讀時，自以下詳細描述將很好地理解本揭示的態樣。注意到，根據工業中的標準實務，各種特徵不必按比例繪製，並且為了論述清晰，各種特徵的尺寸可能任意地增加或減小。 第1圖示出了根據本揭示的解耦合電容器(DCAP)單元的實施例。 第2圖示出了根據本揭示的用於解決設計規則檢查(DRC)違規的DCAP單元的示例性情況。 第3圖示出了根據一些實施例的藉由解耦合電容器單元建立的解耦合電容器的示例性情況示意圖。 第4圖示出了根據本揭示的DCAP單元的另一實施例。 第5圖示出了根據本揭示的用於解決DRC違規的DCAP單元的另一示例性情況。 第6圖示出了根據本揭示的DCAP單元的又一實施例。 第7圖示出了根據本揭示的DCAP單元的橫截面圖。 第8圖示出了根據一些實施例的用於解決DRC違規的DCAP單元的又一示例性情況。 第9圖示出了根據本揭示的DCAP單元的又一實施例。 第10圖示出了根據一些實施例的DCAP單元的另一橫截面圖。 第11圖示出了根據一些實施例的用於解決DRC違規的DCAP單元的又一示例性情況。 第12圖示出了根據一些實施例的用於解決DRC違規的DCAP單元的又一示例性情況。 第13圖示出了根據一些實施例的用於解決DRC違規的DCAP單元的又一示例性情況。 第14圖示出了根據一些實施例的用於解決DRC違規的DCAP單元的又一示例性情況。 第15圖示出了根據本揭示的用於建立解耦合電容器的DCAP單元中的示例性電晶體的各個視圖。 第16A圖至第16F圖示出了根據一些實施例的用於形成流程友好DCAP單元的方法的順序步驟。 第17圖示出了根據一些實施例的用於設計積體電路的示例方法。 第18圖示出了可以用於實施本文描述及示出的各種實施例的簡化電腦系統。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:DCAP單元
101:M0軌道
102:M0軌道
103:M0軌道
104:M0軌道
105:M0軌道
106:M0軌道
107:M0軌道
108:M0軌道
110:聚矽(PO)形狀
111:聚矽(PO)形狀
112:聚矽(PO)形狀
113:聚矽(PO)形狀
120:M1軌道
121:M1軌道
122:M1軌道
130:MD形狀
131:MD形狀
132:MD形狀
133:MD形狀
134:MD形狀
135:MD形狀
136:MD形狀
137:MD形狀
138:MD形狀
139:MD形狀
140:OD形狀
141:OD形狀
142:OD形狀
143:OD形狀
150:切割聚矽(CPO)形狀
151:切割聚矽(CPO)形狀
152:切割聚矽(CPO)形狀
153:切割聚矽(CPO)形狀
154:切割聚矽(CPO)形狀
155:切割聚矽(CPO)形狀
161:VD通孔
162:VIA0通孔
CPO:切割聚矽層
M0:金屬層
M1:金屬層
MD:「金屬層」到「擴散層」的層
OD:氧化物擴散層
PO:聚矽層
VD:通孔
V1A0:通孔
x:軸
y:軸

Claims (20)

  1. 一種用於製造一積體電路(IC)的方法，包含： 形成一或多個解耦合電容器(DCAP)單元，其中該一或多個DCAP單元的每一者包含一或多個聚矽(PO)層； 在該一或多個PO層之上沉積一光阻層，其中該光阻層包含藉由一切割遮罩形成的一或多個光阻層開口； 基於該一或多個光阻層開口在該一或多個PO層中形成一或多個PO層開口；以及 移除該光阻層。
  2. 如請求項1所述的方法，其中藉由一蝕刻流程執行形成該一或多個PO層開口。
  3. 如請求項1所述的方法，其中根據該IC的一預定佈局圖案形成該一或多個PO層開口。
  4. 如請求項1所述的方法，其中該一或多個DCAP單元沿著一x軸方向寬四個聚矽節距、六個聚矽節距、八個聚矽節距、或十二個聚矽節距。
  5. 如請求項1所述的方法，其中該一或多個DCAP單元進一步包含： 至少一個第一電容器，藉由一M0金屬層及一M1金屬層形成；以及 至少一個第二電容器，藉由至少一個p通道金屬氧化物半導體(PMOS)電晶體形成。
  6. 如請求項5所述的方法，進一步包含： 將該至少一個第一電容器的一第一端子連接到該IC的一電源供應器的一正極性，並且將該至少一個第一電容器的一第二端子連接到該電源供應器的一負極性；以及 將該至少一個第二電容器的一第一端子連接到該電源供應器的該正極性，並且將該至少一個第二電容器的一第二端子連接到該電源供應器的該負極性。
  7. 如請求項1所述的方法，其中藉由在該一或多個DRC違規的一或多個位置處人工放置該一或多個DCAP單元形成該一或多個光阻層開口以解決該一或多個DRC違規。
  8. 如請求項1所述的方法，其中藉由以下操作形成該一或多個光阻層開口以解決該一或多個DRC違規： 在該一或多個DRC違規的一或多個位置處放置一或多個填充單元以解決該一或多個DRC違規；以及 藉由相同大小的該一或多個DCAP單元替代該一或多個填充單元。
  9. 如請求項8所述的方法，其中藉由以下操作形成該一或多個光阻層開口以解決該一或多個DRC違規：若該一或多個填充單元沿著一x軸方向的寬度大於或等於一預定閾值，則藉由該些相同大小的該一或多個DCAP單元替代該一或多個填充單元。
  10. 如請求項5所述的方法，其中該至少一個PMOS電晶體係一鰭式場效電晶體(FinFET)。
  11. 一種解耦合電容器(DCAP)單元，包含： 一或多個聚矽(PO)層； 一或多個PO層開口，在該一或多個PO層中形成；以及 至少一個第一電容器。
  12. 如請求項11所述的DCAP單元，其中該至少一個第一電容器藉由一M0金屬層及一M1金屬層形成。
  13. 如請求項11所述的DCAP單元，其中該至少一個第一電容器包含： 一第一端子，連接到一積體電路(IC)的一電源供應器的一正極性；以及 一第二端子，連接到該IC的該電源供應器的一負極性。
  14. 如請求項11所述的DCAP單元，進一步包含藉由至少一個p通道金屬氧化物半導體(PMOS)電晶體形成的至少一個第二電容器，其中該至少一個PMOS電晶體係一鰭式場效電晶體(FinFET)。
  15. 如請求項14所述的DCAP單元，其中該至少一個第二電容器包含： 一第一端子，連接到一積體電路(IC)的一電源供應器的一正極性；以及 一第二端子，連接到該IC的該電源供應器的一負極性。
  16. 一種積體電路(IC)，包含： 一或多個解耦合電容器(DCAP)單元，其中該一或多個DCAP單元的每一者包含一或多個聚矽(PO)層及至少一個電容器以從該IC的一接地解耦合該IC的一電源供應器；以及 一或多個PO層開口，在該一或多個PO層中形成。
  17. 如請求項16所述的IC，其中該至少一個電容器藉由該IC的一金屬層M0及一金屬層M1形成。
  18. 如請求項16所述的IC，其中該至少一個電容器藉由至少一個p通道金屬氧化物半導體(PMOS)電晶體形成。
  19. 如請求項18所述的IC，其中該至少一個PMOS電晶體係一鰭式場效電晶體(FinFET)。
  20. 如請求項16所述的IC，其中該一或多個DCAP單元沿著一x軸方向寬四個聚矽節距、六個聚矽節距、八個聚矽節距、或十二個聚矽節距。
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