TW202147554A - 包含簡單單元互連的積體電路及其設計方法 - Google Patents

包含簡單單元互連的積體電路及其設計方法 Download PDF

Info

Publication number
TW202147554A
TW202147554A TW110105734A TW110105734A TW202147554A TW 202147554 A TW202147554 A TW 202147554A TW 110105734 A TW110105734 A TW 110105734A TW 110105734 A TW110105734 A TW 110105734A TW 202147554 A TW202147554 A TW 202147554A
Authority
TW
Taiwan
Prior art keywords
unit
cell
input
pin
output
Prior art date
Application number
TW110105734A
Other languages
English (en)
Inventor
金容徹
權住姸
朴尙度
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202147554A publication Critical patent/TW202147554A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing
    • G06F30/3953—Routing detailed
    • H01L21/823821—
    • H01L21/823871—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H01L27/0207—
    • H01L27/0924—
    • H01L27/0886—

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Evolutionary Computation (AREA)
  • Architecture (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本發明提供一種積體電路（IC），包含：第一單元，包含在第一方向上延伸的輸入接腳及輸出接腳；第二單元，在第一方向上與第一單元相鄰且包含在第一方向上延伸的輸入接腳及輸出接腳；第一單元隔離層，在與第一方向交叉的第二方向上在第一單元與第二單元之間延伸；以及第一導線，在第一方向上延伸，與第一單元隔離層交疊，且連接至第一單元的輸出接腳及第二單元的輸入接腳，其中第一單元的輸出接腳、第二單元的輸入接腳以及第一導線作為在第一方向上延伸的第一圖案形成於第一導電層中。

Description

包含簡單單元互連的積體電路及其設計方法
與本發明概念的實例實施例一致的裝置及方法是關於一種積體電路（integrated circuit；IC），且更特定言之，是關於一種包含簡單單元互連的IC。
隨著半導體製程的發展，元件的大小減小，且整合於IC中的元件的數目增加。根據包含於IC中的元件的此大小減小及數目增加，用於互連元件的佈線的複雜度可能增加，此可能限制IC的整合程度且增加待經由佈線遞送的訊號的延遲，從而限制IC的效能改良。
本發明概念的實例實施例提供一種根據簡單單元互連的具有降低的佈線複雜度的積體電路（IC）以及一種設計IC的方法。
根據實施例，提供一種IC，包含：第一單元，包含在第一方向上延伸的輸入接腳及輸出接腳；第二單元，在第一方向上與第一單元相鄰且包含在第一方向上延伸的輸入接腳及輸出接腳；第一單元隔離層，在與第一方向交叉的第二方向上在第一單元與第二單元之間延伸；以及第一導線，在第一方向上延伸，與第一單元隔離層交疊，且連接至第一單元的輸出接腳及第二單元的輸入接腳，其中第一單元的輸出接腳、第二單元的輸入接腳以及第一導線作為在第一方向上延伸的第一圖案形成於第一導電層中。
根據實施例，提供一種IC，包含：第一單元及第二單元，各自包含後段製程（back-end-of-line；BEOL）中的輸入接腳及輸出接腳且具有相同規格；第三單元，在第一方向上與第一單元相鄰；以及第四單元，在第一方向上與第二單元相鄰，其中第一單元的輸出接腳及第三單元的輸入接腳或第一單元的輸入接腳及第三單元的輸出接腳作為在第一方向上延伸的第一圖案形成於第一導電層中，第二單元的輸出接腳及第四單元的輸入接腳或第二單元的輸入接腳及第四單元的輸出接腳作為在第一方向上延伸的第二圖案形成於第一導電層中，且第一單元的BEOL在結構上不同於第二單元的BEOL。
根據實施例，提供一種設計IC的方法，方法包含：基於界定IC的輸入資料而置放來自單元庫的第一單元；基於輸入資料將來自單元庫的第二單元置放成在第一方向上與第一單元相鄰；基於輸入資料而添加將第一單元的輸出接腳連接至第二單元的輸入接腳的第一導線；以及產生界定IC的佈局的輸出資料，其中輸出資料界定第一圖案，所述第一圖案在第一導電層中在第一方向上延伸且形成第一單元的輸出接腳、第二單元的輸入接腳以及第一導線。
根據實施例，提供一種產生界定包含於IC中的單元的單元庫的方法，方法包含：獲得輸入單元庫；自包含輸入單元庫中的多個單元的單元群組中擷取多個單元的輸入接腳及輸出接腳的位置；自輸入單元庫中擷取基本單元；藉由基於單元的輸入接腳及輸出接腳的所擷取位置改變基本單元的輸入接腳的位置及/或輸出接腳的位置來產生至少一個變形單元；以及產生界定基本單元及至少一個變形單元的輸出單元庫。
本文中所描述的實施例為所有實例實施例，且因此，本發明概念不限於此且可以各種其他形式實現。以下描述中所提供的實施例中的每一者不排除與本文中亦提供或本文中未提供但與本發明概念一致的另一實例或另一實施例的一或多個特徵相關聯。舉例而言，即使特定實例中所描述的物質未在與其不同的實例中描述，除非在其描述中另外提及，否則所述物質仍可理解為與不同實例相關或與不同實例組合。
應理解，當部件或層稱為「在」另一部件或層「上方」、「在」另一部件或層「之上」、「在」另一部件或層「上」、「在」另一部件或層「下方」、「在」另一部件或層「下」、「連接至」另一部件或層或「耦接至」另一部件或層時，所述部件或層可直接在另一部件或層上方、在另一部件或層之上、在另一部件或層上、在另一部件或層下方、在另一部件或層下、連接至另一部件或層或耦接至另一部件或層，或可存在介入部件或層。相反，當部件稱為「直接在」另一部件或層「上方」、「直接在」另一部件或層「之上」、「直接在」另一部件或層「上」、「直接在」另一部件或層「下方」、「直接在」另一部件或層「下」、「直接連接至」另一部件或層或「直接耦接至」另一部件或層時，不存在介入部件或層。相同標號貫穿全文是指相同部件。
圖1為根據實施例的單元的視圖。特定言之，圖1的上部部分指示緩衝器BUF10的電路圖，而圖1的下部部分示意性地繪示單元（或緩衝器單元）（例如第一單元C11、第二單元C12以及第三單元C13）的佈局，所述單元對應於緩衝器BUF10，處於由X軸及Y軸形成的平面上。本文中，X軸方向及Y軸方向可分別稱為第一方向及第二方向，且Z軸方向可稱為豎直方向。由X軸及Y軸形成的平面可稱為水平面，相對於另一組件在+Z方向上置放的組件可稱為另一組件上方的組件，且相對於另一組件在-Z方向上置放的組件可稱為另一組件下方的組件。另外，組件的面積可指示組件在平行於水平面的平面上所佔據的大小。在本文中的圖式中，為繪圖方便起見可僅繪示一些層，且為了指示佈線層的圖案與下部圖案之間的連接，可繪示通孔，即使所述通孔處於佈線層的圖案下方。
積體電路（IC）可包含多個單元。單元為包含於IC中的佈局的單元（unit）。單元可經設計以執行預定義功能。單元可稱為標準單元。IC可包含可沿著多個列對準的多個各種單元。舉例而言，參考圖1，第一單元C11、第二單元C12以及第三單元C13中的每一者可處於在X軸方向上延伸的列上。在列之間的邊界中，施加了正電源電壓VDD及負電源電壓VSS（或接地電位）的圖案（在本文中可稱為電力線）可在X軸方向上延伸，且形成P型電晶體的主動區以及形成N型電晶體的主動區可在X軸方向上延伸。與第一單元C11、第二單元C12以及第三單元C13相同，置放於單列中的單元可稱為單高度單元，且與圖4的第二單元C42相同，連續置放於兩個或大於兩個相鄰列中的單元可稱為多高度單元。
如圖1中所繪示，主動區中的至少一個主動圖案可在X軸方向上延伸，且主動圖案可藉由與在Y軸方向上延伸的閘極電極相交來形成電晶體。當鰭形主動圖案在X軸方向上延伸時，由主動圖案及閘極電極形成的電晶體可稱為鰭式場效電晶體（fin field-effect transistor；FinFET）。如下文參考圖2A至圖2D所描述，將主要參考包含FinFET的單元來描述實施例，但應理解，所述實施例亦可應用於包含具有與FinFET不同的結構的電晶體的單元。舉例而言，主動圖案可包含在Z軸方向上彼此分離且在X軸方向上延伸的多個奈米片，且單元可包含由多個奈米片及閘極電極形成的多橋式通道FET（multi-bridge channel FET；MBCFET）。另外，單元可包含具有以下結構的ForkFET：其中N型電晶體藉由經由介電壁將P型電晶體的奈米片與N型電晶體的奈米片隔離而相對接近P型電晶體。另外，單元可包含具有以下結構的豎直FET（vertical FET；VFET）：其中源極/汲極區在Z軸方向上由其間的通道區彼此分離，且閘極電極涵蓋通道區。替代地，單元可包含另一類型的FET，諸如互補FET（complementary FET；CFET）、負CFET（negative CFET；NCFET）或奈米碳管（carbon nanotube；CNT）FET，或包含雙極接面電晶體或另一三維電晶體。
參考圖1，緩衝器BUF10可包含兩個串聯連接的反相器。緩衝器BUF10可在內部節點X處產生藉由使經由輸入接腳A接收以及經由輸出接腳Y輸出的訊號反相而獲得的訊號以及藉由使內部節點X的訊號反相而獲得的訊號。第一單元C11、第二單元C12以及第三單元C13可具有相同規格，例如相同的臨限電壓、功能以及驅動強度，且緩衝器BUF10可作為第一單元C11、第二單元C12以及第三單元C13中的一者實施於IC的佈局中。在一些實施例中，緩衝器BUF10可作為四個或大於四個不同單元中的一者實施於IC的佈局中。
第一單元C11、第二單元C12以及第三單元C13中的每一者可包含處於不同位置處的輸入接腳A及/或輸出接腳Y。參考圖1，緩衝器BUF10的輸入接腳A及輸出接腳Y中的每一者可作為第一佈線層M1的圖案形成於在X軸方向上彼此平行延伸的第一軌道T1至第五軌道T5中的一者上。舉例而言，第一單元C11可包含形成於第三軌道T3上的輸入接腳A以及形成於第五軌道T5上的輸出接腳Y，第二單元C12可包含形成於第一軌道T1上的輸入接腳A以及形成於第三軌道T3上的輸出接腳Y，且第三單元C13可包含形成於第五軌道T5上的輸入接腳A以及形成於第一軌道T1上的輸出接腳Y。如下文參考圖2A至圖2D所描述，第一佈線層M1及連接至第一佈線層M1的下部表面的通孔可稱為IC的後段製程（BEOL），且第一單元C11、第二單元C12以及第三單元C13可具有不同BEOL。在一些實施例中，形成於第一佈線層M1中的圖案可包含例如金屬的導電材料，且可稱為第一金屬層。
可基於相鄰單元的輸入接腳及/或輸出接腳的位置來選擇第一單元C11、第二單元C12以及第三單元C13中的一者，且緩衝器BUF10可實施為IC的佈局中的所選單元。舉例而言，當單元的經組態以向緩衝器BUF10的輸入接腳A提供訊號的輸出接腳形成於第一軌道T1上時，可選擇包含形成於第一軌道T1上的輸入接腳A的第二單元C12，且緩衝器BUF10可實施為IC的佈局中的第二單元C12。替代地，當單元的經組態以接收來自緩衝器BUF10的輸出接腳Y的訊號的輸入接腳形成於第一軌道T1上時，可選擇包含形成於第一軌道T1上的輸出接腳Y的第三單元C13，且緩衝器BUF10可實施為IC的佈局中的第三單元C13。同一軌道上的輸入接腳及輸出接腳可經由形成於對應軌道上的導線電連接，且因此，輸入接腳、輸出接腳以及導線可形成為在第一佈線層M1中在X軸方向上延伸的單個圖案。因此，可避免使用較高佈線層（例如，第二佈線層M2）來電連接單元的輸入接腳及輸出接腳，且可降低佈線的複雜度及佈線擁塞。如上文所描述，簡單單元互連可導致用於佈線的空間減小及IC的整合程度增加。另外，可避免經由導線的訊號的延遲以改良IC的效能，且半導體程序的簡化可使得用於製作IC的成本及時間減少以及IC的可靠度增加。
圖2A至圖2D為根據實施例的單元的結構的橫截面圖。特定言之，圖2A的橫截面圖繪示沿著圖1的線X1-X1'截取的第二單元C12的橫截面，圖2B的橫截面圖繪示沿著圖1的線X2-X2'截取的第二單元C12的橫截面，圖2C的橫截面圖繪示沿著圖1的線Y1-Y1'截取的第二單元C12的橫截面，圖2D的橫截面圖繪示沿著圖1的線Y2-Y2'截取的第二單元C12的橫截面。儘管圖2A至圖2D中未繪示，但閘極間隔件可形成於閘極電極的側面上，且閘極介電層可形成於閘極電極與閘極間隔件之間以及閘極電極的下部表面上。另外，障壁層可形成於觸點及/或通孔的表面上。在下文中，將參考圖1來描述圖2A至圖2D，且為簡潔起見，參考圖1所做的描述不在對圖2A至圖2D的描述中重複。
參考圖2A，基底10可包含塊體矽或絕緣層上矽（silicon-on-insulator；SOI），且作為非限制實例，基底10可包含矽鍺（SiGe）、絕緣層上矽鍺（silicon germanium on insulator；SGOI）、銻化銦（InSb）、碲化鉛（PbTe）化合物、砷化銦（InAs）、磷化物、砷化鎵（GaAs）、銻化鎵（GaSb）或類似者。第二鰭F2可在基底10上在X軸方向上延伸，且第一源極/汲極區SD21至第三源極/汲極區SD23可形成於第二鰭F2中。第一層間絕緣層31至第四層間絕緣層34可形成於第二鰭F2上。第一源極/汲極區SD21及第二源極/汲極區SD22可與第一閘極電極G1形成電晶體，亦即P型場效電晶體（p-type field effect transistor；PFET），且第二源極/汲極區SD22及第三源極/汲極區SD23可與第二閘極電極G2形成另一PFET。
第一源極/汲極觸點CA1至第三源極/汲極觸點CA3可藉由穿過第二層間絕緣層32而連接至第一源極/汲極區SD21至第三源極/汲極區SD23。在一些實施例中，第一源極/汲極觸點CA1至第三源極/汲極觸點CA3中的至少一者可形成為穿過第一層間絕緣層31的下部源極/汲極觸點以及穿過第二層間絕緣層32的上部源極/汲極觸點。第一閘極觸點CB1可藉由穿過第二層間絕緣層32而連接至第一閘極電極G1。
第一閘極通孔VB1可藉由穿過第三層間絕緣層33而連接至第一閘極觸點CB1及輸入接腳P21。因此，輸入接腳P21可經由第一閘極通孔VB1及第一閘極觸點CB1電連接至第一閘極電極G1。在一些實施例中，不同於圖2A中所繪示，第一閘極觸點CB1可能不包含於第二單元C12中，且輸入接腳P21可經由穿過第二層間絕緣層32及第三層間絕緣層33的閘極通孔電連接至第一閘極電極G1。形成第一閘極通孔VB1及第三層間絕緣層33的層可稱為第一通孔層，且形成輸入接腳P21及第四層間絕緣層34的層可稱為第一佈線層M1。如圖2A中所繪示，第一通孔層、第一佈線層M1以及其較高層可稱為BEOL。
參考圖2B，元件隔離層ISO可形成於基底10上。如下文參考圖2C及圖2D所描述，元件隔離層ISO可將主動區彼此隔離。第一層間絕緣層31至第四層間絕緣層34可形成於元件隔離層ISO上，且第一源極/汲極觸點CA1及第三源極/汲極觸點CA3可穿過第二層間絕緣層32。第一源極/汲極通孔VA1可藉由穿過第三層間絕緣層33而連接至第三源極/汲極觸點CA3，且連接至形成於第一佈線層M1中的輸出接腳P22。
參考圖2C，場絕緣層20可形成於基底10上。作為非限制實例，場絕緣層20可包含二氧化矽（SiO2 ）、氮化矽（SiN）、氮氧化矽（SON）、碳氮氧化矽（SiOCN）或其兩者或大於兩者的組合。在一些實施例中，如圖2C中所繪示，場絕緣層20可涵蓋主動圖案（亦即，鰭）的側表面中的一些。第一層間絕緣層31至第四層間絕緣層34可形成於場絕緣層20上。第一鰭F1至第六鰭F6可在場絕緣層20中在X軸方向上延伸，且六個源極/汲極區SD11至源極/汲極區SD61可分別形成於第一鰭F1至第六鰭F6上。元件隔離層ISO可在第一鰭F1至第三鰭F3與第四鰭F4至第六鰭F6之間在X軸方向上延伸，且第一主動區RX1及第二主動區RX2可由元件隔離層ISO隔離。
第一源極/汲極觸點CA1可藉由穿過第二層間絕緣層32而連接至六個源極/汲極區SD11至源極/汲極區SD61，且因此，六個源極/汲極區SD11至源極/汲極區SD61可彼此電連接。第二源極/汲極通孔VA2可藉由穿過第三層間絕緣層33而連接至第一源極/汲極觸點CA1，且連接至形成於第一佈線層M1中的內部節點X的圖案P23。在第一佈線層M1中，施加了正電源電壓VDD的圖案P24以及施加了負電源電壓VSS的圖案P25可在X軸方向上延伸，且可形成輸入接腳P21及輸出接腳P22。
參考圖2D，場絕緣層20可形成於基底10上，且穿過場絕緣層20的第一鰭F1至第六鰭F6可與在Y軸方向上延伸的第二閘極電極G2相交。作為非限制實例，第二閘極電極G2可包含鈦（Ti）、鉭（Ta）、鎢（W）、鋁（Al）、鈷(Co)或其兩者或大於兩者的組合，或包含諸如Si或SiGe的非金屬。根據另一實施例，第二閘極電極G2可藉由堆疊兩種或大於兩種導電材料形成，所述導電材料是例如氮化鈦（TiN）、氮化鉭（TaN）、碳化鈦（TiC）、碳化鉭（TaC）、碳化鋁鈦（TialC）或包含其兩者或大於兩者的組合的功函數控制膜，以及包含W、Al或類似者的填充導電層。
第二閘極觸點CB2可藉由穿過第二層間絕緣層32而連接至第二閘極電極G2。第二閘極通孔VB2可藉由穿過第三層間絕緣層33而連接至第二閘極觸點CB2，且連接至形成於第一佈線層M1中的內部節點X的圖案P23。如上文參考圖2A所描述，在一些實施例中，第二閘極觸點CB2可不包含於第二單元C12中，而內部節點X的圖案P23可經由閘極通孔連接至第二閘極觸點CB2。
圖3為根據實施例的IC的方塊圖，且圖4為根據實施例的IC的佈局。特定言之，圖3的方塊圖繪示包含對應於多個單元的電路的IC 30，且圖4的佈局40為IC 30的佈局的實例且僅繪示一些層。
參考圖3，IC 30可包含正反器FF30以及第一緩衝器BUF31及第二緩衝器BUF32。正反器FF30可包含資料輸入接腳D、時脈輸入接腳C以及資料輸出接腳Q。第一緩衝器BUF31可連接至正反器FF30的資料輸入接腳D，且第二緩衝器BUF32可連接至正反器FF30的資料輸出接腳Q。可基於正反器FF30的資料輸入接腳D的位置選擇對應於第一緩衝器BUF31的單元，且可基於正反器FF30的資料輸出接腳Q的位置選擇對應於第二緩衝器BUF32的單元。在一些實施例中，不同於圖3中所繪示，不同於緩衝器的電路（例如，反相器或延遲電路）可連接至正反器FF30的資料輸入接腳D及資料輸出接腳Q。
參考圖4，佈局40可包含分別對應於圖3的第一緩衝器BUF31、正反器FF30以及第二緩衝器BUF32的第一單元C41、第二單元C42以及第三單元C43。第一單元C41可處於第一列R1中，第二單元C42可處於第一列R1及第二列R2中，且第三單元C43可處於第二列R2中。亦即，第一單元C41及第三單元C43可為單高度單元，且第二單元C42可為多高度單元。第一單元C41可包含在X軸方向上延伸的輸入接腳I41及輸出接腳O41，第二單元C42可包含在X軸方向上延伸的資料輸入接腳I42及資料輸出接腳O42，且第三單元C43可包含在X軸方向上延伸的輸入接腳I43及輸出接腳O43。第一單元C41可藉由在Y軸方向上延伸的單元隔離層DB40而與第二單元C42隔離，且第二單元C42亦可藉由在Y軸方向上延伸的單元隔離層DB40而與第三單元C43隔離。
第一單元C41可包含第二單元C42的資料輸入接腳I42及在X軸方向上延伸的輸出接腳O41，且第一單元C41的輸出接腳O41及第二單元C42的資料輸入接腳I42可經由第二導線W2彼此連接。因此，第一單元C41的輸出接腳O41、第二導線W2以及第二單元C42的資料輸入接腳I42可形成為在第一佈線層M1中在X軸方向上延伸的第一圖案P1。同樣地，第三單元C43可包含在X軸方向上與第二單元C42的資料輸出接腳O42對準的輸入接腳I43，且第二單元C42的資料輸出接腳O42及第三單元C43的輸入接腳I43可經由第三導線W3彼此連接。因此，第二單元C42的資料輸出接腳O42、第三導線W3以及第三單元C43的輸入接腳I43可形成為在第一佈線層M1中在X軸方向上延伸的第二圖案P2。因此，僅第一佈線層M1的圖案可用於互連分別對應於圖3的第一緩衝器BUF31、正反器FF30以及第二緩衝器BUF32的第一單元C41、第二單元C42以及第三單元C43。另外，如圖4中所繪示，佈局40可更包含連接至第一單元C41的輸入接腳I41的第一導線W1以及連接至第三單元C43的輸出接腳O43的第四導線W4。
圖5為根據實施例的IC的方塊圖。特定言之，圖5的上部部分指示IC 50的方塊圖，而圖5的下部部分示意性地指示對應於IC 50的組合電路CC50的佈局。
參考圖5，IC 50可包含第一正反器FF51、組合電路CC50以及第二正反器FF52。第一正反器FF51及第二正反器FF52可通常接收時脈訊號CLK，組合電路CC50可藉由處理自第一正反器FF51接收到的輸入訊號IN來產生輸出訊號OUT且向第二正反器FF52提供輸出訊號OUT。
在一些實施例中，對應於經組態以處理第一正反器FF51與第二正反器FF52之間的訊號的組合電路CC50的至少一個單元可經由第一佈線層M1的圖案連接至另一單元。舉例而言，如圖5中所繪示，IC 50的佈局可包含對應於組合電路CC50的第一單元C51及第二單元C52，其中第一單元C51可接收輸入訊號IN，且第二單元C52可輸出輸出訊號OUT。第一正反器FF51的資料輸出接腳Q P51可處於佈局的第一軌道T1上，且因此，第一單元C51可包含第一軌道T1上的輸入接腳。另外，第二正反器FF52的資料輸入接腳D P52可處於佈局的第三軌道T3上，且因此，第二單元C52可包含第三軌道T3上的輸出接腳。如圖5中所繪示，在第一單元C51與第二單元C52之間，可置放包含處於相鄰單元的輸入接腳及/或輸出接腳所在的軌道上的輸出接腳及/或輸入接腳的單元。因此，對應於第一正反器FF51的單元、第一單元C51及第二單元C52以及第二正反器FF52可藉由第一佈線層M1的圖案彼此連接。在一些實施例中，不同於圖5中所繪示，對應於組合電路CC50的單元當中的相鄰單元的至少一個輸入接腳及至少一個輸出接腳可藉由較高佈線層（例如，第二佈線層）的圖案彼此連接。
圖6A及圖6B為根據實施例的IC的視圖。特定言之，圖6A及圖6B中的每一者繪示IC的方塊圖及佈局。
在一些實施例中，用於維持保持時間的單元可經由第一佈線層M1的圖案彼此連接。不管製程變化及類似者如何，可需要最小保持時間以使得後續電路可恰當地處理自正反器輸出的與時脈訊號同步的訊號，且因此用於滿足保持時間要求的電路（亦即，保持電路）可插入於正反器之間。為了確保最小保持時間，IC可包含如下文參考圖6A所描述的串聯連接的相同保持電路或如下文參考圖6B所描述的串聯連接的不同保持電路。
參考圖6A，IC 60a可包含一系列緩衝器（例如，第一緩衝器BUF61至第四緩衝器BUF64）以確保最小保持時間，且第一緩衝器BUF61至第四緩衝器BUF64可稱為緩衝器鏈。在一些實施例中，不同於圖6A中所繪示，IC可包含一系列延遲單元（亦即，延遲鏈）或一系列反相器（亦即，反相器鏈）。
IC 60a的佈局可包含分別對應於第一緩衝器BUF61至第四緩衝器BUF64的第一單元C61至第四單元C64，且第一單元C61至第四單元C64可包含經組態以提供相同規格（例如，相同功能及驅動強度）但具有輸入接腳及輸出接腳的不同位置的緩衝器單元。舉例而言，如圖6A中所繪示，第一單元C61及第三單元C63可具有相同佈局，且包含形成於第一軌道T1上的輸入接腳以及形成於第三軌道T3上的輸出接腳。另外，第二單元C62及第四單元C64可具有相同佈局，且包含形成於第三軌道T3上的輸入接腳以及形成於第一軌道T1上的輸出接腳。IC 60a的緩衝器鏈中的緩衝器數目不限於如圖6A中所繪示的四個，並且相反，根據實施例可為大於或小於四個。
參考圖6B，IC 60b可包含不同電路（例如，第五緩衝器BUF65、第一延遲電路DLY61、第六緩衝器BUF66以及第二延遲電路DLY62）以確保最小保持時間。IC 60b的佈局可包含分別對應於第五緩衝器BUF65、第一延遲電路DLY61、第六緩衝器BUF66以及第二延遲電路DLY62的第五單元C65至第八單元C68。第五單元C65至第八單元C68中的每一者可包含形成於與相鄰單元的輸入接腳及/或輸出接腳相同的軌道上的輸出接腳及/或輸入接腳。舉例而言，如圖6B中所繪示，第五單元C65及第七單元C67可具有相同佈局，且包含形成於第一軌道T1上的輸入接腳以及形成於第五軌道T5上的輸出接腳。另外，作為延遲單元的第六單元C66及第八單元C68可具有相同佈局，且包含形成於第五軌道T5上的輸入接腳以及形成於第一軌道T1上的輸出接腳。此處，IC 60b中的緩衝器數目及延遲電路數目中的每一者不限於如圖6A中所繪示的兩個，並且相反，根據實施例可為大於或小於兩個。
圖7為根據實施例的設計IC的方法的流程圖。特定言之，圖7的流程圖繪示產生界定包含處於不同位置處的輸入接腳及輸出接腳的單元的單元庫的方法。在一些實施例中，可藉由包含經組態以執行一系列電腦指令的至少一個處理器的計算系統（例如，圖14的140）來執行圖7的方法。如圖7中所繪示，產生單元庫的方法可包含多個操作S110、操作S130、操作S150、操作S170以及操作S190。
在操作S110中，可執行獲得輸入單元庫的操作。輸入單元庫可界定可由半導體製程提供且包含於IC中的單元。舉例而言，輸入單元庫可包含關於單元的資訊，例如功能資訊、特性資訊以及佈局資訊。在一些實施例中，輸入單元庫可界定對應於唯一特徵（或規格）（例如，臨限電壓、功能以及驅動強度的特定組合）的一個單元，且對應單元可稱為基本單元。
在操作S130中，可執行擷取多個單元的輸入接腳及輸出接腳的位置的操作。舉例而言，包含多個單元的單元群組可自由操作S110中所獲得的輸入單元庫界定的單元當中選出，且可執行自單元群組擷取輸入接腳的位置及輸出接腳的位置的操作。輸入接腳的所擷取位置及輸出接腳的所擷取位置的實例將參考圖8A及圖8B在下文中描述。
在操作S150中，可執行擷取基本單元的操作。基本單元可指示對應於如上文所描述的臨限電壓、功能、驅動強度以及類似者的特定組合的一個單元。亦即，可自輸入單元庫中擷取作為可與操作S130中所選的多個單元相鄰的單元的基本單元。在一些實施例中，操作S150可比操作S130更早地執行或與操作S130並行地執行。
在操作S170中，可執行產生至少一個變形單元的操作。本文中，變形單元可指示具有與基本單元相同的規格（例如，相同臨限電壓、功能以及驅動強度）但包含在與基本單元的輸入接腳及/或輸出接腳不同的位置處的輸入接腳及/或輸出接腳的單元。舉例而言，當圖1的第一單元C11界定為輸入單元庫中的基本單元時，圖1的第二單元C12及第三單元C13可為第一單元C11的變形單元。可基於操作S130中所擷取的輸入接腳的位置及輸出接腳的位置而藉由改變操作S150中所獲得的基本單元的輸入接腳及/或輸出接腳的位置來產生至少一個變形單元。在一些實施例中，可對可與操作S130中所選的多個單元相鄰的多個基本單元反覆地執行操作S150及操作S170。將在下文參考圖9描述操作S170的實例。
在操作S190中，可執行產生輸出單元庫的操作。舉例而言，可藉由向輸入單元庫添加關於操作S170中所產生的至少一個變形單元的資訊來產生輸出單元庫。因此，輸出單元庫不但可以界定基本單元，而且亦可以界定基本單元的至少一個變形單元，且基本單元及至少一個變形單元可用於設計IC，如下文參考圖10及圖12所描述。因此，IC可包含簡單單元互連。
圖8A及圖8B為根據實施例的指示輸入接腳的所擷取位置及輸出接腳的所擷取位置的表格。在一些實施例中，圖8A的表格80a及圖8B的表格80b可在圖7的操作S130中產生。在下文中，將參考圖7來描述圖8A及圖8B。
參考圖8A，可自輸入單元庫中選出包含對應於正反器的多個單元的單元群組，且可自所選單元群組中擷取輸入接腳的位置及輸出接腳的位置。如圖8A中所繪示，輸入單元庫可界定對應於正反器的具有不同功能及/或驅動強度的多個單元。舉例而言，「FF_D1」可提供比「FF_D2」更低的驅動強度，且「FF_N_D1」可提供比「FF_N_D2」更低的驅動強度。另外，「FF_D1」及「FF_D2」可為經組態以對時脈訊號的上升邊緣作出回應的正邊緣觸發正反器，而「FF_N_D1」及「FF_N_D2」可為經組態以對時脈訊號的下降邊緣作出回應的負邊緣觸發正反器。
如表格80a的右兩行中所繪示，可自對應於正反器的單元中的每一者中擷取資料輸入接腳D所在的軌道的索引以及資料輸出接腳Q所在的軌道的索引。在一些實施例中，正反器可包含用於正常操作的資料輸入接腳以及用於掃描操作的掃描資料輸入接腳，且因此，如圖8A中所繪示，可擷取對應於兩個資料輸入接腳D的兩個軌道的索引。在一些實施例中，變形單元可基於圖8A的指示正反器的輸入接腳及輸出接腳的位置的表格80a而自對應於圖5的組合電路CC50的基本單元產生。
參考圖8B，可自輸入單元庫中選出包含對應於保持電路的多個單元的單元群組，且可自所選單元群組中擷取輸入接腳的位置及輸出接腳的位置。如圖8B中所繪示，輸入單元庫可界定對應於保持電路的具有不同功能及/或驅動強度的多個單元。舉例而言，作為延遲單元的「DLY4_D1」可提供比「DLY2_D1」更長的延遲，且作為延遲單元的「DLY4_D2」可提供比「DLY2_D2」更長的延遲。另外，「DLY4_D1」可提供比「DLY4_D2」更低的驅動強度，且「DLY2_D1」可提供比「DLY2_D2」更低的驅動強度。作為緩衝器單元的「BUF_D1」可提供比「BUF_D2」及「BUF_D4」更低的驅動強度。
如表格80b中的右兩行所繪示，可自對應於保持電路的單元中的每一者中擷取輸入接腳A所在的軌道的索引以及輸出接腳Y所在的軌道的索引。在一些實施例中，變形單元可基於圖8B的指示保持電路的輸入接腳及輸出接腳的位置的表格80b而自對應於圖6A及圖6B的第一緩衝器BUF61至第六緩衝器BUF66以及第一延遲電路DLY61及第二延遲電路DLY62的基本單元產生。
圖9為根據實施例的設計IC的方法的流程圖。特定言之，圖9的流程圖為圖7的操作S170的實例。如上文參考圖7所描述，在圖9的操作S170'中，自基本單元產生至少一個變形單元。如圖9中所繪示，操作S170'可包含操作S172及操作S174，且在下文中，將參考圖7、圖8A以及圖8B來描述圖9。
在操作S172中，可執行藉由改變基本單元的輸出接腳來產生變形單元的操作。舉例而言，可藉由改變基本單元（例如，對應於組合電路的單元）的輸出接腳的位置以便對應於圖8A的表格80a的資料輸入接腳D的位置來產生變形單元。另外，可藉由改變基本單元（例如，對應於保持電路的單元）的輸出接腳的位置以便對應於圖8B的表格80b的輸出接腳Y的位置來產生變形單元。
在操作S174中，可執行藉由改變基本單元的輸入接腳來產生變形單元的操作。舉例而言，可藉由改變基本單元（例如，對應於組合電路的單元）的輸入接腳的位置以便對應於圖8A的表格80a的資料輸出接腳Q的位置來產生變形單元。另外，可藉由改變基本單元（例如，對應於保持電路的單元）的輸入接腳的位置以便對應於圖8B的表格80b的輸入接腳A的位置來產生變形單元。在一些實施例中，可組合操作S172及操作S174，且因此，可藉由改變基本單元的輸入接腳及輸出接腳兩者來產生變形單元。
圖10為根據實施例的設計IC的方法的流程圖。特定言之，圖10的流程圖指示藉由使用由圖7的方法產生的單元庫D10來設計IC的佈局的方法。在一些實施例中，可藉由包含經組態以執行一系列電腦指令的至少一個處理器的計算系統（例如，圖14的140）來執行圖10的方法。如圖10中所繪示，設計IC的方法可包含操作S220、操作S240以及操作S260。
在操作S220中，可執行獲得輸入資料的操作。輸入資料可指示界定IC的資料，且例如，輸入資料可包含下文將參考圖12描述的網路連線表。網路連線表可包含關於包含於IC中的單元及連接的資訊。
在操作S240中，可基於單元庫D10執行置放及佈線（place and routing；P&R）。如圖10中所繪示，操作S240可包含多個操作S242、操作S244以及操作S246，且可反覆地執行多個操作S242、操作S244以及操作S246。首先，在操作S242中，可執行置放第一單元的操作。在一些實施例中，第一單元可以是圖7的操作S130中所選的多個單元中的一者，且例如，第一單元可以是對應於正反器的單元。
在操作S244中，可執行置放第二單元的操作。第二單元可對應於第二電路，所述第二電路經組態以接收自對應於操作S242的第一單元的第一電路輸出的訊號。第二單元可在X軸方向（亦即與單元所置放的列平行的方向或單元長度方向）上與第一單元相鄰。單元庫D10可界定各自具有相同規格但包含位於不同位置處的輸入接腳及/或輸出接腳的多個單元，亦即基本單元以及基本單元的變形單元。當在由單元庫D10界定的多個單元當中在X軸方向上置放成與第一單元相鄰或靠近第一單元時，包含在X軸方向上與第一單元的輸出接腳對準的輸入接腳的單元可選擇為第二單元。下文將參考圖11描述操作S244的實例。
在操作S246中，可執行添加第一導線的操作。第一導線可將第一單元的輸出接腳連接至同一佈線層（例如，第一佈線層M1）中的第二單元的輸入接腳。第一單元的輸出接腳、第一導線以及第二單元的輸入接腳可藉由第一單元的輸出接腳與第二單元的輸入接腳在X軸方向上對準（亦即，形成於同一軌道上）而形成為在第一佈線層M1中在X軸方向上延伸的單個圖案。在一些實施例中，可在藉由反覆地執行操作S242及操作S244來置放多個單元之後執行操作S246。
在一些實施例中，不同於上文所描述，對應於操作S242的第一單元的第一電路可接收來自對應於第二單元的第二電路的訊號。在此情況下，第二單元可包含形成於與第一單元的輸入接腳所在的軌道相同的軌道上的輸出接腳，且第一導線可將第二單元的輸出接腳連接至同一佈線層（例如，第一佈線層M1）中的第一單元的輸入接腳。第二單元的輸出接腳、第一導線以及第一單元的輸入接腳可藉由第二單元的輸出接腳與第一單元的輸入接腳在X軸方向上對準（亦即，形成於同一軌道上）而形成為在第一佈線層M1中在X軸方向上延伸的單個圖案。
在操作S260中，可執行產生輸出資料的操作。輸出資料可指示界定IC的佈局的資料，例如，如下文參考圖12所描述，輸出資料可包含佈局資料D14。輸出資料可界定包含操作S240中所添加的簡單單元互連的IC的佈局。
圖11為根據實施例的設計IC的方法的流程圖。特定言之，圖11的流程圖為圖10的操作S244的實例。如上文參考圖10所描述，在圖11的操作S244'中，可執行將第二單元置放成在X軸方向上與一單元相鄰或靠近第一單元的操作。如圖11中所繪示，操作S244'可包含操作S244_2及操作S244_4。在下文中，將參考圖10描述圖11。
在操作S244_2中，可執行選擇包含多個單元的單元群組的操作。舉例而言，可選擇對應於經組態以接收來自對應於第一單元的第一電路的訊號的第二電路的單元群組。包含於單元群組中的多個單元可通常具有第二電路的特徵但包含分別位於不同位置處的輸入接腳及/或輸出接腳。
在操作S244_4中，可執行自單元群組中選擇第二單元的操作。舉例而言，可選擇具有在包含於操作S244_2的單元群組中的多個單元當中的形成於與形成有第一單元的輸出接腳的軌道相同的軌道上的輸入接腳的第二單元。
圖12為根據實施例的製作IC的方法的流程圖。圖12的製作IC的方法可包含根據實施例的設計IC的方法。
單元庫（或標準單元庫）D12可包含關於單元的資訊，例如功能資訊、特性資訊以及佈局資訊。如圖12中所繪示，單元庫D12可包含分別界定多個單元群組的第一資料D12_1、第二資料D12_2以及類似者。舉例而言，第一資料D12_1可界定包含已在圖7的操作S130中擷取輸入接腳的位置及輸出接腳的位置的多個單元的單元群組，且第二資料D12_2可界定包含圖7的操作S150中所擷取的基本單元以及圖7的操作S170中所產生的至少一個變形單元的單元群組。
在操作S10中，可執行自暫存器轉移層（register transfer level；RTL）資料D11產生網路連線表資料D13的邏輯合成操作。舉例而言，半導體設計工具（例如，邏輯合成工具）可藉由參考單元庫D12對RTL資料D11執行邏輯合成來產生包含位元串流或網路連線表的網路連線表資料D13。RTL資料D11可藉由諸如超高速積體電路（very high-speed integrated circuit；VHSIC）硬體描述語言（very high-speed integrated circuit hardware description language；VHDL）或Verilog的硬體描述語言（hardware description language；HDL）產生。
在操作S20中，可執行自網路連線表資料D13產生佈局資料D14的P&R操作。如圖12中所繪示，P&R操作S20可包含多個操作S21、操作S22以及操作S23。
在操作S21中，可執行置放單元的操作。舉例而言，半導體設計工具（例如，P&R工具）可參考單元庫D12置放來自網路連線表資料D13的多個單元。如上文所描述，單元庫D12可包含關於基本單元及基本單元的具有相同規格的變形單元的資訊，且因此，可置放具有與相鄰單元的輸入接腳及/或輸出接腳對準的輸出接腳及/或輸入接腳的單元。
在操作S22中，可執行產生互連的操作。互連可將單元的輸出接腳電連接至另一單元的輸入接腳，且例如，互連可包含導電圖案。如上文參考圖式所描述，歸因於相鄰單元的輸入接腳與輸出接腳對準，可形成簡單互連，且因此，可易於執行佈線且可解決佈線擁塞。另外，可簡化互連的結構，且可減小互連所造成的訊號延遲。
在操作S23中，可執行產生佈局資料D14的操作。佈局資料D14可具有例如GDSII的格式，且包含關於單元及互連的幾何資訊。
在操作S30中，可執行光學接近修正（optical proximity correction；OPC）。OPC可指示用於藉由修正失真現象（諸如由用於製作IC的半導體製程中所包含的微影中的光特性所引起的折射）來形成所要形狀的圖案的工作，且可藉由將OPC施加至佈局資料D14來判定罩幕上的圖案。在一些實施例中，可在操作S30中限制性地修改IC的佈局，且在操作S30中限制性地修改IC為用於使IC的結構最佳化的後處理且可稱為設計打磨。
在操作S40中，可執行製造罩幕的操作。舉例而言，可藉由將OPC施加至佈局資料D14來界定罩幕上的圖案以在多個層中形成圖案，且可製造用於形成多個層的相應圖案的至少一個罩幕（或光罩）。
在操作S50中，可執行製作IC的操作。舉例而言，可藉由使用操作S40中所製造的至少一個罩幕來圖案化多個層來製作IC。如圖12中所繪示，操作S50可包含操作S51及操作S52。
在操作S51中，可執行前段製程（FEOL）製程。FEOL製程可指示在製作IC的製程中在基底上形成個別元件（例如，電晶體、電容器以及電阻器）的製程。舉例而言，FEOL製程可包含使晶圓平坦化及清潔晶圓、形成溝渠、形成井、形成閘極電極、形成源極及汲極以及類似者。
在操作S52中，可執行BEOL製程。BEOL製程可指示在製作IC的製程中互連基底上的個別元件（例如，電晶體、電容器以及電阻器）的製程。舉例而言，BEOL製程可包含矽化閘極區、源極區以及汲極區；添加介電質；執行平坦化；形成孔；添加金屬層；形成通孔；形成鈍化層；以及類似者。此後，IC可封裝於半導體封裝中且用作各種應用的組件。在一些實施例中，中段製程（middle-of line）製程可在操作S51與操作S52之間執行。MOL製程可包含在個別元件中形成觸點，諸如源極/汲極觸點、閘極觸點等。
圖13為根據實施例的系統晶片（SoC）130的方塊圖。SoC 130為半導體元件且可包含根據實施例的IC。藉由在單個晶片中實施用於執行各種功能的複雜功能區塊（諸如智慧財產（intellectual property；IP）區塊）來獲得SoC 130，且SoC 130可根據實施例藉由設計IC的方法來設計，且因此，可實現用於提供改良的整合程度、效能以及可靠度的SoC 130。參考圖13，SoC 130可包含數據機132、顯示控制器133、記憶體134、外部記憶體控制器135、中央處理單元（CPU）136、異動單元137、功率管理積體電路（power management integrated circuit；PMIC）138以及圖形處理單元（graphics processing unit；GPU）139，且SoC 130的功能區塊可經由系統匯流排131彼此通信。
能夠大體上控制SoC 130的操作的CPU 136可控制其他功能區塊132至功能區塊139的操作。數據機132可解調自SoC 130外部接收到的訊號，或調變在SoC 130內部產生的訊號且將所調變訊號傳輸至外部。外部記憶體控制器135可控制將資料傳輸至連接至SoC 130的外部記憶體元件以及接收來自所述外部記憶體元件的資料的操作。舉例而言，可向由外部記憶體控制器135控制的CPU 136或GPU 139提供儲存於外部記憶體元件中的程式及/或資料。GPU 139可執行與圖形處理相關聯的程式指令。GPU 139可經由外部記憶體控制器135接收圖形資料，且經由外部記憶體控制器135將由GPU 139處理的圖形資料傳輸至SoC 130外部。異動單元137可監測每一功能區塊的資料異動，且PMIC 138可控制待向由異動單元137控制的每一功能區塊提供的功率。顯示控制器133可藉由控制顯示器而將在SoC 130內部產生的資料傳輸至SoC 130外部的顯示器（或顯示元件）。記憶體134可包含非揮發性記憶體，諸如電可抹除可程式化唯讀記憶體（electrically erasable programmable read-only memory；EEPROM）或快閃記憶體；或揮發性記憶體，諸如動態隨機存取記憶體（dynamic random access memory；DRAM）或靜態隨機存取記憶體（static random access memory；SRAM）。
圖14為根據實施例的包含儲存程式的記憶體的計算系統140的方塊圖。在一些實施例中，設計IC的方法（例如，圖7的方法及/或圖10的方法）的至少一些操作可由計算系統（或電腦）140執行。
計算系統140可為諸如桌上型電腦、工作台或伺服器的固定計算系統或諸如膝上型電腦的可攜式計算系統。如圖14中所繪示，計算系統140可包含處理器141、輸入/輸出元件142、網路介面143、隨機存取記憶體（random access memory；RAM）144、唯讀記憶體（read only memory；ROM）145以及儲存器146。處理器141、輸入/輸出元件142、網路介面143、RAM 144、ROM 145以及儲存器146可連接至匯流排147且經由匯流排147彼此通信。
處理器141可稱為處理單元且包含能夠執行任意指令集（例如，英特爾架構-32（Intel Architecture-32；IA-32）、64位元延伸IA-32、x86-64、PowerPC、Sparc、每秒百萬指令（million instructions per second；MIPS）、進階精簡指令集電腦（reduced instruction set computer；RISC）機器（ARM）或IA-64）的至少一個核心，例如微型處理器、應用處理器（application processor；AP）、數位訊號處理器（digital signal processor；DSP）以及GPU。舉例而言，處理器141可經由匯流排147存取記憶體，亦即RAM 144或ROM 145，且執行儲存於RAM 144或ROM 145中的指令。
RAM 144可根據實施例儲存用於設計IC的方法的程式144_1或程式144_1的至少一部分，且程式144_1可允許處理器141執行包含於設計IC的方法（例如，圖7的方法及/或圖10的方法）中的至少一些操作。亦即，程式144_1可包含可由處理器141執行的多個指令，且包含於程式144_1中的多個指令可允許處理器141執行包含於例如上文參考圖10所描述的流程圖中的操作中的至少一些。
即使在切斷供應給計算系統140的電源時儲存器146亦可不丟失所儲存資料。舉例而言，儲存器146可包含非揮發性記憶體元件或儲存媒體，諸如磁帶、光碟或磁碟。另外，儲存器146可自計算系統140拆卸。根據實施例，儲存器146可儲存程式144_1，且在程式144_1由處理器141執行之前，可將程式144_1或程式144_1的至少一部分自儲存器146加載至RAM 144。替代地，儲存器146可儲存藉由程式語言創建的文件，且可將由編譯器或類似者自文件產生的程式144_1或程式144_1的至少一部分加載至RAM 144。另外，如圖14中所繪示，儲存器146可包含資料庫146_1，且資料庫146_1可含有設計IC（例如，圖10的單元庫D10）所需的資訊。
儲存器146可儲存待由處理器141處理的資料或由處理器141處理的資料。亦即，處理器141可藉由處理儲存於儲存器146中的資料來產生資料，且根據程式144_1將所產生的資料儲存於儲存器146中。舉例而言，儲存器146可儲存圖12的RTL資料D12、網路連線表資料D13以及佈局資料D14。
輸入/輸出元件142可包含輸入元件，諸如鍵盤及指向元件；以及輸出元件，諸如顯示元件及列印機。舉例而言，經由輸入/輸出元件142，使用者可觸發由處理器141執行程式144_1，輸入圖12的RTL資料D12及/或網路連線表資料D13，以及檢查圖12的佈局資料D14。
網路介面143可提供對計算系統140外部的網路的存取。舉例而言，網路可包含多個計算系統及通信鏈路，且通信鏈路可包含有線鏈路、光學鏈路、無線電鏈路或其他任意類型的鏈路。
儘管本發明概念已參考其實施例進行具體繪示及描述，但應理解，可在不脫離以下申請專利範圍的精神及範疇的情況下作出形式及細節的各種改變。
10:基底 20:場絕緣層 30、50、60a、60b:IC 31:第一層間絕緣層 32:第二層間絕緣層 33:第三層間絕緣層 34:第四層間絕緣層 40:佈局 80a、80b:表格 130:系統晶片 131:系統匯流排 132:數據機 133:顯示控制器 134:記憶體 135:外部記憶體控制器 136:中央處理單元 137:異動單元 138:功率管理積體電路 139:圖形處理單元 140:計算系統 141:處理器 142:輸入/輸出元件 143:網路介面 144:隨機存取記憶體 144_1:程式 145:唯讀記憶體 146:儲存器 146_1:資料庫 147:匯流排 A:輸入接腳 BEOL:後段製程 BUF10:緩衝器 BUF31:第一緩衝器 BUF32:第二緩衝器 BUF61:第一緩衝器 BUF62:第二緩衝器 BUF63:第三緩衝器 BUF64:第四緩衝器 BUF65:第五緩衝器 BUF66:第六緩衝器 C:時脈輸入接腳 C11、C41、C51、C61:第一單元 C12、C42、C52、C62:第二單元 C13、C43、C63:第三單元 C64:第四單元 C65:第五單元 C66:第六單元 C67:第七單元 C68:第八單元 CA1:第一源極/汲極觸點 CA2:第二源極/汲極觸點 CA3:第三源極/汲極觸點 CB1:第一閘極觸點 CB2:第二閘極觸點 CC50:組合電路 CLK:時脈訊號 D、D P52、P52、I42:資料輸入接腳 D10、D12:單元庫 D11:暫存器轉移層（RTL）資料 D12_1:第一資料 D12_2:第二資料 D13:網路連線表資料 D14:佈局資料 DB40:單元隔離層 DLY61:第一延遲電路 DLY62:第二延遲電路 D、I41、I43、P21:輸入接腳 F1:第一鰭 F2:第二鰭 F3:第三鰭 F4:第四鰭 F5:第五鰭 F6:第六鰭 FF30:正反器 FF51:第一正反器 FF52:第二正反器 G1:第一閘極電極 G2:第二閘極電極 IN:輸入訊號 ISO:元件隔離層 M1:第一佈線層 M2:第二佈線層 O41、O43、P22、Y:輸出接腳 O42、Q、Q P51:資料輸出接腳 OUT:輸出訊號 P1:第一圖案 P2:第二圖案 P23、P24、P25:圖案 R1:第一列 R2:第二列 RX1:第一主動區 RX2:第二主動區 S10、S20、S21、S22、S23、S30、S40、S50、S51、S52、S110、S130、S150、S170、S170'、S172、S174、S190、S220、S240、S242、S244、S244'、S244_2、S244_4、S246、S260:操作 SD11、SD31、SD41、SD51、SD61:源極/汲極區 SD21:第一源極/汲極區 SD22:第二源極/汲極區 SD23:第三源極/汲極區 T1:第一軌道 T2:第二軌道 T3:第三軌道 T4:第四軌道 T5:第五軌道 VA1:第一源極/汲極通孔 VA2:第二源極/汲極通孔 VB1:第一閘極通孔 VB2:第二閘極通孔 VDD:正電源電壓 VSS:負電源電壓 W1:第一導線 W2:第二導線 W3:第三導線 W4:第四導線 X:內部節點 X1-X1'、X2-X2'、Y1-Y1'、Y2-Y2':線
將根據結合隨附圖式進行的以下詳細描述更清楚地理解本發明概念的實例實施例，其中： 圖1為根據實施例的單元的視圖。 圖2A至圖2D為根據實施例的單元的結構的橫截面圖。 圖3為根據實施例的積體電路（IC）的方塊圖。 圖4為根據實施例的IC的佈局。 圖5為根據實施例的IC的方塊圖。 圖6A及圖6B為根據實施例的IC的視圖。 圖7為根據實施例的設計IC的方法的流程圖。 圖8A及圖8B為根據實施例的指示輸入接腳的所擷取位置及輸出接腳的所擷取位置的表格。 圖9為根據實施例的設計IC的方法的流程圖。 圖10為根據實施例的設計IC的方法的流程圖。 圖11為根據實施例的設計IC的方法的流程圖。 圖12為根據實施例的製作IC的方法的流程圖。 圖13為根據實施例的系統晶片（system on chip；SoC）的方塊圖。 圖14為根據實施例的包含儲存程式的記憶體的計算系統的方塊圖。
A:輸入接腳
BUF10:緩衝器
C11:第一單元
C12:第二單元
C13:第三單元
T1:第一軌道
T2:第二軌道
T3:第三軌道
T4:第四軌道
T5:第五軌道
VDD:正電源電壓
VSS:負電源電壓
X:內部節點
X1-X1'、X2-X2'、Y1-Y1'、Y2-Y2':線
Y:輸出接腳

Claims (20)

  1. 一種積體電路（IC），包括： 第一單元，包括在第一方向上延伸的輸入接腳及輸出接腳； 第二單元，在所述第一方向上與所述第一單元相鄰且包括在所述第一方向上延伸的輸入接腳及輸出接腳； 第一單元隔離層，在與所述第一方向交叉的第二方向上在所述第一單元與所述第二單元之間延伸；以及 第一導線，在所述第一方向上延伸，與所述第一單元隔離層交疊，且連接至所述第一單元的所述輸出接腳及所述第二單元的所述輸入接腳， 其中所述第一單元的所述輸出接腳、所述第二單元的所述輸入接腳以及所述第一導線作為在所述第一方向上延伸的第一圖案形成於第一導電層中。
  2. 如請求項1所述的積體電路，更包括： 第三單元，在所述第一方向上與所述第二單元相鄰且包括在所述第一方向上延伸的輸入接腳及輸出接腳； 第二單元隔離層，在所述第二方向上在所述第二單元與所述第三單元之間延伸；以及 第二導線，在所述第一方向上延伸，與所述第二單元隔離層交疊，且連接至所述第二單元的所述輸出接腳及所述第三單元的所述輸入接腳， 其中所述第二單元的所述輸出接腳、所述第三單元的所述輸入接腳以及所述第二導線作為在所述第一方向上延伸的第二圖案形成於所述第一導電層中。
  3. 如請求項2所述的積體電路，其中所述第二單元為正反器， 其中所述第二單元的所述輸入接腳為所述正反器的資料輸入接腳，且 其中所述第二單元的所述輸出接腳為所述正反器的資料輸出接腳。
  4. 如請求項2所述的積體電路，其中所述第一單元隔離層與所述第二單元隔離層在所述第二方向上對準，且 其中所述第一單元與所述第二單元在所述第二方向上彼此相鄰。
  5. 如請求項2所述的積體電路，其中所述第一單元為正反器， 其中所述第一單元的所述輸出接腳為所述正反器的資料輸出接腳，且 其中所述第二單元為緩衝器或延遲單元。
  6. 如請求項2所述的積體電路，更包括： 第四單元，在所述第一方向上與所述第三單元相鄰且包括在所述第一方向上延伸的輸入接腳及輸出接腳； 第三單元隔離層，在所述第三單元與所述第四單元之間在所述第二方向上延伸；以及 第三導線，在所述第一方向上延伸，與所述第三單元隔離層交疊，且連接至所述第三單元的所述輸出接腳及所述第四單元的所述輸入接腳， 其中所述第三單元的所述輸出接腳、所述第四單元的所述輸入接腳以及所述第三導線作為在所述第一方向上延伸的第三圖案形成於所述第一導電層中。
  7. 如請求項6所述的積體電路，其中所述第一單元的所述輸入接腳、所述第二單元的所述輸出接腳、所述第三單元的所述輸入接腳以及所述第四單元的所述輸出接腳在所述第一方向上對準，且 其中所述第一單元的所述輸出接腳、所述第二單元的所述輸入接腳、所述第三單元的所述輸出接腳以及所述第四單元的所述輸入接腳在所述第一方向上對準。
  8. 如請求項7所述的積體電路，其中所述第一單元、所述第二單元、所述第三單元以及所述第四單元具有相同規格。
  9. 如請求項1所述的積體電路，其中所述第一單元包括： 至少一個主動圖案，在所述第一方向上延伸； 至少一個閘極電極，在所述第二方向上延伸且與所述至少一個主動圖案相交； 源極/汲極區，處於所述至少一個閘極電極的一側上；以及 源極/汲極觸點及/或源極/汲極通孔，處於所述源極/汲極區與所述第一圖案之間。
  10. 如請求項1所述的積體電路，其中所述第二單元包括： 至少一個主動圖案，在所述第一方向上延伸； 至少一個閘極電極，在所述第二方向上延伸且與所述至少一個主動圖案相交；以及 閘極通孔，處於所述至少一個閘極電極與所述第一圖案之間。
  11. 如請求項1所述的積體電路，其中所述第一導電層包括： 至少一個第四圖案，連接至閘極通孔且經由所述閘極通孔電連接至閘極電極； 至少一個第五圖案，連接至源極/汲極通孔且經由源極/汲極觸點及所述源極/汲極通孔電連接至源極/汲極區；以及 至少一個第六圖案，經由第一通孔層的通孔連接至第二導電層的圖案。
  12. 一種積體電路（IC），包括： 第一單元及第二單元，所述第一單元及所述第二單元中的每一者包括後段製程（BEOL）中的輸入接腳及輸出接腳且具有彼此相同的規格； 第三單元，在第一方向上與所述第一單元相鄰；以及 第四單元，在所述第一方向上與所述第二單元相鄰， 其中所述第一單元的所述輸出接腳及所述第三單元的輸入接腳或所述第一單元的所述輸入接腳及所述第三單元的輸出接腳作為在所述第一方向上延伸的第一圖案形成於第一導電層中， 其中所述第二單元的所述輸出接腳及所述第四單元的輸入接腳或所述第二單元的所述輸入接腳及所述第四單元的輸出接腳作為在所述第一方向上延伸的第二圖案形成於所述第一導電層中，且 其中所述第一單元的所述後段製程在結構上不同於所述第二單元的所述後段製程。
  13. 如請求項12所述的積體電路，更包括： 第五單元，包括所述後段製程中的輸入接腳及輸出接腳；以及 第六單元，在所述第一方向上與所述第五單元相鄰， 其中所述第五單元的所述輸入接腳及所述第六單元的輸出接腳或所述第五單元的所述輸出接腳及所述第六單元的輸入接腳作為在所述第一方向上延伸的第三圖案形成於所述第一導電層中， 其中所述第五單元具有與所述第一單元相同的規格，且 其中所述第五單元的所述後段製程在結構上不同於所述第一單元的所述後段製程及所述第二單元的所述後段製程。
  14. 如請求項12所述的積體電路，其中所述第三單元及所述第四單元中的每一者為正反器， 其中所述第三單元的所述輸入接腳及所述輸出接腳分別為所述正反器的資料輸入接腳及資料輸出接腳，且 其中所述第四單元的所述輸入接腳及所述輸出接腳分別為所述正反器的資料輸入接腳及資料輸出接腳。
  15. 如請求項14所述的積體電路，其中所述第一單元為緩衝器或延遲單元。
  16. 如請求項12所述的積體電路，其中所述第一單元、所述第二單元、所述第三單元以及所述第四單元中的每一者包括在所述第一導電層中在所述第一方向上彼此平行延伸的電力線， 其中所述第一圖案處於多個軌道當中的第一軌道上，所述多個軌道在所述第一方向上在所述電力線之間彼此平行延伸，且 其中所述第二圖案處於所述多個軌道當中的第二軌道上。
  17. 一種設計積體電路（IC）的方法，所述方法包括： 基於界定所述積體電路的輸入資料而置放來自單元庫的第一單元； 基於所述輸入資料將來自所述單元庫的第二單元置放成在第一方向上與所述第一單元相鄰； 基於所述輸入資料而添加將所述第一單元的輸出接腳連接至所述第二單元的輸入接腳的第一導線；以及 產生界定所述積體電路的佈局的輸出資料， 其中所述輸出資料界定第一圖案，所述第一圖案在第一導電層中在所述第一方向上延伸且形成所述第一單元的所述輸出接腳、所述第二單元的所述輸入接腳以及所述第一導線。
  18. 如請求項17所述的方法，其中置放所述第二單元包括： 基於所述輸入資料而選擇包含具有與所述單元庫相同的規格的多個單元的單元群組；以及 基於所述第一單元的所述輸出接腳的位置及所述多個單元的輸入接腳的位置自所述多個單元當中選擇所述第二單元。
  19. 如請求項18所述的方法，其中所述第一單元的所述輸出接腳與所述第二單元的所述輸入接腳在所述第一方向上對準。
  20. 如請求項17所述的方法，更包括： 基於所述輸入資料將來自所述單元庫的第三單元置放成在所述第一方向上與所述第一單元相鄰；以及 基於所述輸入資料而添加將所述第一單元的輸入接腳連接至所述第三單元的輸出接腳的第二導線， 其中所述輸出資料界定第二圖案，所述第二圖案在所述第一導電層中在所述第一方向上延伸且形成所述第一單元的所述輸入接腳、所述第三單元的所述輸出接腳以及所述第二導線。
TW110105734A 2020-06-09 2021-02-19 包含簡單單元互連的積體電路及其設計方法 TW202147554A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2020-0069831 2020-06-09
KR1020200069831A KR20210152843A (ko) 2020-06-09 2020-06-09 단순한 셀 상호연결을 포함하는 집적 회로 및 이를 설계하는 방법

Publications (1)

Publication Number Publication Date
TW202147554A true TW202147554A (zh) 2021-12-16

Family

ID=78817880

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110105734A TW202147554A (zh) 2020-06-09 2021-02-19 包含簡單單元互連的積體電路及其設計方法

Country Status (4)

Country Link
US (1) US11557584B2 (zh)
KR (1) KR20210152843A (zh)
CN (1) CN113782513A (zh)
TW (1) TW202147554A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI844148B (zh) * 2022-02-01 2024-06-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11646305B2 (en) * 2019-10-02 2023-05-09 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same
CN115117052A (zh) * 2021-03-18 2022-09-27 三星电子株式会社 提供增加的引脚接入点的集成电路及其设计方法
US20230222278A1 (en) * 2022-01-12 2023-07-13 Taiwan Semiconductor Manufacturing Company Ltd. Method for generating routing structure of semiconductor device
CN217904386U (zh) 2022-08-15 2022-11-25 台湾积体电路制造股份有限公司 半导体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3641209B2 (ja) 2001-01-25 2005-04-20 松下電器産業株式会社 自動配置配線装置および自動配置配線方法
JP2003030265A (ja) 2001-07-11 2003-01-31 Mitsubishi Electric Corp 配線装置及び方法
US6873185B2 (en) 2002-06-19 2005-03-29 Viasic, Inc. Logic array devices having complex macro-cell architecture and methods facilitating use of same
KR100555532B1 (ko) 2003-11-27 2006-03-03 삼성전자주식회사 메모리 테스트 회로 및 테스트 시스템
JP4796817B2 (ja) 2005-10-31 2011-10-19 エルピーダメモリ株式会社 基本セル設計方法、レイアウト設計方法、設計装置およびプログラム
JP2008235513A (ja) 2007-03-20 2008-10-02 Seiko Epson Corp 半導体装置、その設計方法及びその製造方法
JP2010287768A (ja) 2009-06-12 2010-12-24 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
KR102233211B1 (ko) * 2013-10-11 2021-03-29 삼성전자주식회사 반도체 소자
US9887210B2 (en) * 2015-08-28 2018-02-06 Samsung Electronics Co., Ltd. Semiconductor device
KR102457130B1 (ko) * 2016-05-17 2022-10-24 삼성전자주식회사 반도체 소자 및 그 제조 방법
US10579771B2 (en) * 2017-06-14 2020-03-03 Samsung Electronics Co., Ltd. Integrated circuit including standard cells overlapping each other and method of generating layout of the integrated circuit
KR102390096B1 (ko) * 2018-02-28 2022-04-26 삼성전자주식회사 반도체 소자

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI844148B (zh) * 2022-02-01 2024-06-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Also Published As

Publication number Publication date
US20210384186A1 (en) 2021-12-09
CN113782513A (zh) 2021-12-10
KR20210152843A (ko) 2021-12-16
US11557584B2 (en) 2023-01-17

Similar Documents

Publication Publication Date Title
US11494544B2 (en) Integrated circuit including cells of different heights and method of designing the integrated circuit
TW202147554A (zh) 包含簡單單元互連的積體電路及其設計方法
US11101267B2 (en) Integrated circuit including multiple-height cell and method of manufacturing the integrated circuit
KR102495912B1 (ko) 표준 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법
US11755809B2 (en) Integrated circuit including asymmetric power line and method of designing the same
US11557585B2 (en) Semiconductor device including a field effect transistor
US11776950B2 (en) Integrated circuit including cells with different heights and method of designing the same
US20220367439A1 (en) Integrated circuit including standard cell and method of designing the same
US20220262785A1 (en) Integrated circuit including signal line and power line and method of designing the same
US11862640B2 (en) Cross field effect transistor (XFET) library architecture power routing
US20220300693A1 (en) Integrated circuit providing increased pin access points and method of designing the same
CN118043966A (zh) 交叉场效应晶体管库单元架构设计
CN118020148A (zh) 交叉场效应晶体管（xfet）架构过程
CN115132722A (zh) 包括标准单元和填充单元的集成电路
US20240250028A1 (en) Integrated circuit including backside wiring and method of designing the same
US20240137012A1 (en) Asymmetric nand gate circuit, clock gating cell and integrated circuit including the same
US20240290692A1 (en) Iintegrated circuit including backside wiring and method of manufacturing the integrated circuit
US20240243117A1 (en) Integrated circuit including standard cells and method of designing the same
CN118555840A (zh) 包括背面配线的集成电路和制造该集成电路的方法
TW202422400A (zh) 積體電路及其設計方法
TW202435430A (zh) 包括背側配線的積體電路
KR20240133501A (ko) 후면 배선을 포함하는 집적 회로 및 이를 설계하는 방법
TW202433711A (zh) 積體電路
KR20240124160A (ko) 후면 배선 패턴을 포함하는 집적 회로
WO2024187130A1 (en) Memory bit cells with three-dimensional cross field effect transistors