CN110164768B - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，其中，方法包括：提供基底，所述基底表面具有栅极结构；在所述栅极结构两侧的基底内分别形成开口；在所述开口内进行表面处理，在至少部分所述开口的内壁表面形成扩散区，所述扩散区内有空隙；在所述扩散区上形成填充所述开口的外延层，所述外延层内具有源漏离子。所述方法形成的半导体器件的性能较好。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件为了达到更高的运算速度、更大的数据存储量、以及更多的功能，半导体器件朝向更高的元件密度、更高的集成度方向发展，因此，晶体管的栅极变得越来越细越长且长度变得比以往更短，使得短沟道效应也更易发生。
所述短沟道效应会引起晶体管的阈值电压漂移、截止电流增强甚至击穿。这些问题严重影响集成电路的电学性能，甚至导致整个电路失效。因此，迫切寻求一种抑制短沟道效应的方法，来提高半导体器件的性能。
发明内容
本发明解决的技术问题是一种半导体结构以及形成方法，以改善半导体器件的性能。
为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底表面具有栅极结构；在所述栅极结构两侧的基底内分别形成开口；在所述开口内进行表面处理，在至少部分所述开口的内壁表面形成扩散区，所述扩散区内有空隙；在所述扩散区上形成填充所述开口的外延层，所述外延层内具有源漏离子。
可选的，所述扩散区的厚度为：5纳米～15纳米。
可选的，所述形成方法还包括：形成种子层，所述种子层内掺杂有所述源漏离子。
可选的，所述种子层在形成扩散区之前形成。
可选的，所述开口和种子层的形成方法包括：在所述栅极结构两侧的基底内分别形成初始开口；在所述初始开口的侧壁和底部表面形成种子层，使所述初始开口形成开口。
可选的，形成扩散区之后，形成外延层之前，在所述开口的侧壁和底部表面形成所述种子层。
可选的，所述扩散区位于所述开口的底部。
可选的，所述扩散区位于所述开口的侧壁和底部。
可选的，当晶体管为PMOS晶体管时，所述外延层的材料包括硅锗，所述源漏离子为P型离子。
可选的，所述扩散区的形成工艺包括：第一离子注入工艺。
可选的，所述第一离子注入工艺的参数包括：注入离子包括硅，注入能量为3千电子伏～15千电子伏，注入剂量为1e13原子数/平方厘米～1e15原子数/平方厘米，注入角度为0度～15度。
可选的，晶体管为NMOS晶体管时，所述外延层的材料包括碳化硅，所述源漏离子为N型离子。
本发明还提供一种半导体结构，包括：基底，所述基底表面具有栅极结构；分别位于所述栅极结构两侧基底内的开口；位于所述开口内壁的扩散区，所述扩散区内有空隙；位于所述扩散区上上填充所述开口的外延层，所述外延层内具有源漏离子。
可选的，所述扩散区的厚度为：5纳米～15纳米。
可选的，所述半导体结构还包括种子层，所述种子层内具有所述源漏离子。
可选的，所述扩散区位于种子层和外延层之间。
可选的，所述扩散区位于种子区底部的基底内。
可选的，当晶体管为PMOS晶体管时，外延层的材料包括硅锗，源漏离子为P型离子。
可选的，当晶体管为NMOS晶体管，外延层的材料包括碳化硅，源漏离子为N型离子。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，所述主体区位于所述扩散区上，且所述扩散区内有空隙，因此，主体区内的源漏离子易向扩散区内的空隙内扩散，有利于改善主体区内源漏离子的浓度梯度分布，减小主体区和基底之间的电场强度，因此，能够有效地抑制反向结漏电流，提高半导体器件的性能。
附图说明
图1是一种PMOS晶体管的结构示意图；
图2至图9是本发明一实施半导体结构形成方法的各步骤的结构示意图；
图10至图13是本发明另一实施例半导体结构形成方法的各步骤的结构示意图。
具体实施方式
正如背景技术所述，所述半导体器件的性能较差。
图1是一种PMOS晶体管的结构示意图。
请参考图1，基底100，所述基底100上具有栅极结构101；位于所述栅极结构101两侧的基底100内的源漏开口(图中未标出)；位于所述源漏开口侧壁和底部的种子层102；位于所述种子层102表面的主体层103，所述主体层103内含有源漏离子。
上述PMOS晶体管中，所述种子层102和主体层103构成源漏掺杂区，所述源漏掺杂区的材料包括硅锗。为了提高源漏掺杂区对沟道区载流子的迁移率，提高主体层103内锗离子的浓度。所述主体层103的形成工艺包括原位掺杂工艺，所述源漏离子包括硼离子。在所述原位掺杂工艺过程中，锗离子的掺杂浓度制约硼离子的掺杂浓度梯度分布，使得源漏掺杂区和基底100之间的电场强度较大，则晶体管易发生反向结漏电流，不利于提高半导体器件的性能。
并且，随着器件尺寸缩小，短沟道效应较为严重，为了抑制短沟道效应，种子层102内不掺杂硼离子。然而，所述种子层102内不掺杂硼离子，而本征态的种子层102进一步限制了主体层103内硼离子的扩散，则主体层103内硼离子的浓度梯度分布更加受限，使得晶体管的反向结漏电流更加严重，晶体管的性能较差。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：在栅极结构两侧的基底内形成扩散区，所述扩散区内有空隙；在部分扩散区上形成主体区，所述主体区内具有掺杂离子。所述扩散区内的空隙有利于源漏离子的扩散，有利于源漏离子的梯度分布，则主体区和基底之间的电场强度较低，有利于抑制反向结漏电流，提高半导体器件的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图9是本发明一实施例的半导体结构的形成方法的各步骤的结构示意图。
请参考图2，提供基底200；在所述基底200表面形成栅极结构201。
在本实施例中，所述基底200的材料为硅。在其他实施例中，所述基底的材料包括：锗、硅锗或者绝缘体上硅。
所述栅极结构201包括：位于部分基底200表面的栅介质层(图中未示出)和位于栅介质层表面的栅极层。
所述栅极结构201的形成步骤包括：在所述基底200表面形成栅介质膜和位于栅介质膜表面的栅极膜，所述栅极膜表面具有第一掩膜层；以所述第一掩膜层为掩膜，刻蚀所述栅极膜和栅介质膜，直至暴露出基底200表面，形成栅介质层和位于栅介质层表面的栅极层。
所述栅介质膜的材料包括氧化硅，相应的，所述栅介质层的材料包括：氧化硅。所述栅介质膜的形成工艺包括：原位水汽生成工艺或者化学氧化工艺。
所述栅极膜的材料包括：硅，相应的，栅极层的材料包括：硅。所述栅极膜的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。
所述第一掩膜层的材料包括：氮化硅或者氮化钛。所述第一掩膜层用于作为栅介质层和栅极层的掩膜。
请参考图3，在所述栅极结构201的侧壁形成第一侧墙202；以所述栅极结构201和第一侧墙202为掩膜，在所述基底200内形成轻掺杂区203。
所述第一侧墙202的形成步骤包括：在所述基底200表面、栅极结构201的侧壁和第一掩膜层的表面形成第一侧墙膜；去除基底200和第一掩膜层表面的第二侧墙膜，在所述栅极结构201的侧壁形成第一侧墙202。
所述第一侧墙膜的材料包括：氮化硅，相应的，所述第一侧墙202的材料包括：氮化硅。
所述第一侧墙膜的形成工艺包括：原子层沉积工艺。
所述第一侧墙202的材料包括：氮化硅。所述第一侧墙202用于定义轻掺杂区203的位置。
所述轻掺杂区203的形成工艺包括：第二离子注入工艺。所述轻掺杂区203内具有轻掺杂离子，所述轻掺杂离子的导电类型与晶体管的类型相关。
在本实施例中，晶体管为PMOS晶体管，因此，所述轻掺杂离子的导电类型为P型离子，如：硼离子或者BF2 +离子。
在其他实施例中，晶体管为NMOS晶体管，因此，所述轻掺杂离子的导电类型为N型离子，如：磷离子或者砷离子。
请参考图4，形成所述轻掺杂区203之后，在所述第一侧墙202的侧壁形成第二侧墙204。
所述第二侧墙204的形成步骤包括：在所述基底200表面、第一侧墙202的侧壁和第一掩膜层的表面形成第二侧墙膜；去除基底200和第一掩膜层表面的第二侧墙膜，在所述第一侧墙202的侧壁形成第二侧墙204。
所述第二侧墙膜的材料包括：氮化硅，相应的，所述第二侧墙204的材料包括：氮化硅。
所述第二侧墙膜的形成工艺包括：原子层沉积工艺。
所述第二侧墙204用于定义后续源漏掺杂区的位置。
请参考图5，以所述栅极结构201、第一侧墙202和第二侧墙204为掩膜，在所述栅极结构201、第一侧墙202和第二侧墙204两侧的基底200内形成初始开口205。
所述初始开口205的形成工艺包括：各向异性干法刻蚀工艺；所述各向异性干法刻蚀工艺的参数包括：刻蚀气体包括HBr和Cl2，O2作为缓冲气体，其中，HBr的流量为400标准毫升/分～500标准毫升/分，Cl2的流量为30标准毫升/分～60标准毫升/分，O2的流量为5标准毫升/分～10标准毫升/分，压强为30毫托～50毫托，功率为300瓦～600瓦，温度为40摄氏度～80摄氏度，偏置电压为50伏～150伏。
所述初始开口205的深度根据半导体工艺的需求设置。本实施例中，所述初始开口205的深度为：600埃～900埃。
所述初始开口205用于后续形成开口。
请参考图6，去除所述初始开口205侧壁和底部部分基底200，形成开口206，所述开口206的侧壁具有顶角，且所述顶角向位于栅极结构201底部的基底200内延伸。
形成所述开口206的工艺包括：湿法刻蚀工艺；所述湿法刻蚀工艺的参数包括：刻蚀剂包括有机碱或者无机碱；所述有机碱包括四甲基氢氧化铵(TMAH)；所述无机碱包括氢氧化钠、氢氧化钾。
所述开口206用于后续容纳源漏掺杂区，所述源漏掺杂区包括种子区和位于种子区表面的主体区。
请参考图7，在所述开口206的侧壁和底部表面形成种子层207，所述种子层207内具有源漏离子，且所述源漏离子具有第一浓度。
所述开口206暴露在空气中，所述开口206的侧壁和底部表面的材料被空气中的氧气形成自然氧化层；所述自然氧化层包括氧化硅。因此，形成所述种子层207之前，所述形成方法包括：去除所述自然氧化层。
去除所述自然氧化层的清洗液包括：氢氟酸溶液，所述氢氟酸溶液的浓度为：0.01％～1％。
去除所述自然氧化层，使得开口206侧壁和底部较清洁，则后续形成的种子层的形貌较好。
所述种子层207的形成步骤包括：在所述开口206内形成种子层；在所述种子层内掺入源漏离子，形成种子层207。
所述种子层的材料包括：硅锗，所述种子层的形成工艺包括：外延生长工艺。
所述源漏离子的导电类型与晶体管的导电类型相关。
在本实施例中，晶体管为PMOS晶体管，因此，所述源漏离子为P型离子，如：硼离子或者BF2 +离子。
在其他实施例中，晶体管为NMOS晶体管，因此，所述源漏离子的导电类型为N型离子，如：磷离子或者砷离子。
所述种子层207内源漏离子的第一浓度较低，使得种子层207源漏离子难以扩散至沟道区，则漏电流减弱，有利于提高半导体器件的性能。
请参考图8，在种子层207的部分顶部内形成扩散区208，所述扩散区208内有空隙。
所述扩散区208的材料包括：硅锗或者硅。
所述扩散区208的形成工艺包括：第一离子注入工艺，所述第一离子注入工艺的参数包括：注入离子包括硅离子。注入剂量为1e13原子数/平方厘米～1e15原子数/平方厘米，注入能量为3千电子伏～15千电子伏，注入角度为0度～15度。
选择所述注入浓度的意义在于：若所述注入浓度小于1e13原子数/平方厘米，使得扩散区208内的空隙仍较少，则后续主体区内的源漏离子向扩散区208内扩散的较少，则改善源漏离子的掺杂浓度梯度分布的能力有限，使得晶体管的反向结漏电流仍较严重；若所述注入浓度大于1e15原子数/平方厘米，使得第一离子注入工艺的难度较大。
所述第一离子注入工艺，使得种子层207顶部产生空隙，使得后续在扩散区208顶部形成的主体区内源漏离子掺杂浓度梯度得到改善，有利于降低源漏掺杂区与基底200之间的电场强度，进而有利于抑制反向结漏电流。并且，锗离子的浓度较大，有利于提高沟道区载流子的迁移率，所述方法形成的半导体器件的性能较好。
所述扩散区208的厚度为5纳米～15纳米，选择所述扩散区208的厚度的意义：若所述扩散区208的厚度小于5纳米，使得扩散区208内空隙仍较少，则后续主体区内的源漏离子向扩散区208内扩散的空间有限，使得改善源漏离子的掺杂浓度梯度的能力不够，则反向结漏电流仍较严重，不利于提高半导体器件的性能；若所述扩散区208的厚度大于15纳米，使得扩散区208的电阻较大，不利于提高半导体器件的性能。
请参考图9，在所述扩散区208表面形成外延层209，所述外延层209内具有源漏离子，所述源漏离子具有第二浓度，且所述第二浓度大于第一浓度。
在本实施例中，所述主体层的材料包括：硅锗，所述源漏离子为硼离子，所述主体层的形成工艺包括：原位掺杂工艺。
为了提高沟道区载流子的迁移率，在所述原位掺杂工艺过程中，提高锗离子的掺杂浓度。同时，由于扩散区208内有空隙，所述空隙为硼离子的扩散提供空间，因此，能够改善硼离子的掺杂浓度的梯度分布，有利于减小源漏掺杂区与基底200之间的电场强度，抑制反向结漏电流，提高半导体器件的性能。
并且，所述外延层209内源漏离子的第二浓度较大，使得外延层209与后续在外延层209顶部形成的插塞之间的接触电阻较小，有利于提高半导体器件的性能。
所述外延层209和种子层207构成源漏掺杂区。
图10至图13是本发明另一实施例半导体结构形成方法的各步骤的结构示意图。
请参考图10，在所述初始开口205底部形成扩散区300，所述扩散区300内有空隙。
需要说明的是，图10是在图5基础上的后续步骤结构示意图。
所述扩散区300的形成工艺与上述实施例中扩散区的形成工艺相似，在此不作赘述。
所述扩散区300在所述初始开口205的底部，后续去除部分初始开口205的侧壁和底部，形成开口，所述开口用于后续容纳源漏掺杂区，因此，所述扩散区300位于所述源漏掺杂区的底部，所述源漏掺杂区内的源漏离子可向扩散区300内的空隙进行扩散，因此，所述扩散区300能够改善源漏离子掺杂浓度的梯度分别，有利于减小源漏掺杂区与基底200之间的电场强度，抑制反向结漏电流。并且，源漏掺杂区内锗离子的掺杂浓度也较高，有利于提高沟道区载流子的迁移率，所述方法形成的半导体器件的性能较好。
请参考图11，去除所述初始开口205侧壁的部分基底200、以及初始开口205底部部分扩散区300，形成开口301，所述开口301的侧壁具有顶角，且所述顶角向位于栅极结构201下方的基底200内延伸。
所述开口301的形成工艺与上述实施例的形成工艺相同，在此不做赘述。
请参考图12，在所述开口301的侧壁和底部形成种子层302，部分所述种子层302被阻挡区300包围。
所述种子层302的材料和形成工艺与上述实施例中种子层的材料和形成工艺相同，在此不做赘述。
所述扩散区300位于部分种子层302底部，且部分所述种子层302被扩散区300包围，而后续在所述种子层302表面形成主体区，因此，所述扩散区300内的空隙为源漏离子提供空间，改善源漏离子的掺杂浓度的梯度分布，有利于降低源漏掺杂区和基底200之间的电场强度，抑制反向结漏电流。并且，锗离子的掺杂浓度较高，有利于提高沟道区载流子的迁移率。所述方法形成的半导体器件的性能较好。
请参考图13，在所述种子层302表面形成外延层303，所述外延层303充满所述开口301(见图12)。
所述外延层303的材料和形成工艺与上述实施例中外延层的材料和形成工艺相同，在此不做赘述。
所述外延层303和种子层302构成源漏掺杂区，所述源漏掺杂区底部被部分扩散区300包围，使得源漏掺杂区内的源漏离子易扩散至扩散区300内的空隙内，能够改善源漏离子的掺杂浓度的梯度分布，有利于减小源漏掺杂区与基底200之间的电场强度，抑制反向结漏电流，提高半导体器件的性能。
相应的，本发明还提供一种半导体结构，请参考图9，包括：
基底200，所述基底200表面具有栅极结构201；
分别位于所述栅极结构201两侧基底内的开口206(见图8)；
位于所述开口206(见图8)内壁的扩散区208，扩散区208内具有空隙；
位于所述扩散区208上填充所述开口206(见图8)的主体区209，所述外延层209内具有源漏离子。
所述扩散区208的厚度为：5纳米～15纳米。
所述半导体结构还包括种子层207，所述种子层207内具有所述源漏离子。
所述扩散区208位于种子层207和外延层209之间；或者，所述扩散区208位于种子层207底部的基底200内。
当晶体管为PMOS晶体管时，外延层209的材料包括：硅锗，源漏离子为P型离子；当晶体管为NMOS晶体管，外延层209的材料包括碳化硅，源漏离子为N型离子。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (10)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底表面具有栅极结构；
在所述栅极结构两侧的基底内分别形成开口；
在所述开口内进行表面处理，在至少部分所述开口的内壁表面形成扩散区，所述扩散区内有空隙；
在所述扩散区上形成填充所述开口的外延层，所述外延层内具有源漏离子；
形成所述扩散区之前形成种子层，所述种子层内掺杂有所述源漏离子。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述扩散区的厚度为：5纳米～15纳米。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述开口和种子层的形成方法包括：在所述栅极结构两侧的基底内分别形成初始开口；在所述初始开口的侧壁和底部表面形成种子层，使所述初始开口形成开口。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，形成扩散区之后，形成外延层之前，在所述开口的侧壁和底部表面形成所述种子层。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述扩散区位于所述开口的底部。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述扩散区位于所述开口的侧壁和底部。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，晶体管为PMOS晶体管时，所述外延层的材料包括硅锗，所述源漏离子为P型离子。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述表面处理工艺包括第一离子注入工艺。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第一离子注入工艺的参数包括：注入离子包括硅，注入能量为3千电子伏～15千电子伏，注入剂量为1e13原子数/平方厘米～1e15原子数/平方厘米，注入角度为0度～15度。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，晶体管为NMOS晶体管时，所述外延层的材料包括碳化硅，所述源漏离子为N型离子。
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| KR20020040298A (ko) * | 2000-11-24 | 2002-05-30 | 박종섭 | 피모스 트랜지스터 제조방법 |
| CN1902736A (zh) * | 2003-12-30 | 2007-01-24 | 英特尔公司 | 用于衬底的各向异性蚀刻的非晶蚀刻停止 |
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