TW200947671A - Capacitor, semiconductor device, and method of manufacturing same - Google Patents
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Description
200947671 六、發明說明： 【發明所屬之技術領域】 [0001] 、本發明係關於電容器、半導體裝置、及此蓉夕制&+、 ，於兼備高電容及低漏電流之電容器、包含此電容C二體g 置，及該等之製作方法。 干导骽瑕 【先前技術】 [0002] '電容器所容許 以：
近年來’伴隨著半導體記憶體元件之微細化 面積愈來愈減少。一般而言，電容器之電容(C)， C〇c ε .s/t.....式⑴ 惟’ ε :介電常數、S :面積、t:介電體層厚 朽_減少與電舞低細。__存取記憶 )之電谷器’從安定動作之觀點’至少需要25毫微微法 (擊度之電容’為了維持此等，有人開發圖认 =之溝*型早兀或圖1B所示之堆疊型單元。藉此，由於鱼基板 =平仃的方向上©積_少以健直於基板面之方向的面積補 此能防止面積s降低甚至是防止電容降低。 二方面，以此方式將電容器立體化時，由於在微細加工技 ^缸有可能無法充分應付今後更為微細化，因此，利用具高介 加1數S之介電體材料形成介電體膜層之嘗試也積極地進行中。 ，相對於至今為止電容器之絕緣膜使用當初介電常數約4之 谈直’最近已使用氧化錯(Zr〇2)等介電體而達成電容增大 t夕：獻1及2)。又，為了確保電容，加速地開發介電常數更 二f ’鈦酸鳃(SrTi〇3 ’以下記為ST0)之鈣鈦礦㈣vskite)型 也有人麵究中(非專利文獻3)。 再者’就組合於此等介電體材料之電極㈣而言，逐漸採用 200947671 金屬取代以往的多結晶矽。原因在於··若STO等拿屬氧化物沉積 ' 在多結晶矽上，則多結晶矽表氧化形成二氧化矽膜，使介電常數 實質降低。若從電容器之構造觀點來談，逐漸從MIS型(金屬-絕 緣體-ε夕，Metal-insulator-Silicon)轉變成MIM型(金屬-絕緣體·金 屬，Metal-Insulator-Metal) 〇 專利文獻1 :日本特開平06-260603號公報 非專利文獻 1 : Kyoung-Ryul Yoon，Ki-Vin Im, Jea-Hyun Yeo, Eun-Ae Chung, Young-Sun Kim, Cha-Young Y〇〇, Sung-Tae Kim, U-InChung and Joo-Tae Moon, Extended Abstracts of the 2005 International Conference on Solid State Devices and Matgerials, Kobe, ® 2005, pp.188-189. 非專利文獻 2 : Deok-Sin Kil, Han-Sang Song，Kee-Jeung Lee， Kwon Hong, Jin-Hyock Kim, Ki-Seon Park, Seung-Jin Yeom, • Jae-SungRoh, Noh-Jung Kwak, Hyun-Chul Sohn, Jin-Woong Kim and Sung-Wook Park, 2006 Symposium on VLSI Technology Digest of Technical Papers, pp.46-47. 非專利文獻 3 :K.C.Chiang，C. C. Huang，A. Chin, W. J. Chen，H. L. Kao, M. Hong and J. Kwo, 2006 Symposium on VLSI Technology Digest of Technical Papers, pp, 126-127. ❿ 非專利文獻 4 : J. Robertson，Journal of Vaeumn Seienee &
Technology, B18, pp.l785-1791(2000). 【發明内容】 (發明欲解決之問題） [0005] 電容斋中，與電容並列重要的性質，有漏電流的性質。單位 面積之漏電流之目標規格，一般而言據稱為：lxl〇-8〜、 1x10 A/cm，但是儲存在電容器之電荷，會經由電容器本體之漏 洩:接合漏茂、閘極漏、;髮、電晶體之斷態漏電流等各魏汽路徑 而損失。又，存在於大氣中之阿法射線(α線)若碰到元件，則於Si 200947671 « 基板t產生電子與賴，_使電荷損失。 中電各器本體之漏、;食，如圖2戶斤示，主要因為葡抵 ;=電=及經由介電體膜中之捕集(雜質==越 二了減低電流11，有人嘗削祕⑼翁㈣等】 為了增大阻障高度Η，也有人考岸 二) 的材料形成介電體膜。㈣，J篁的_間隙的(¾) 傾向於具有小介電常數二此如;= = 大的材料形成介雷龄㈣二Γ 马了增大阻P导南度11而以择 隨漏電流增大，會發生取保電容’若欲確保電容，則伴 [0007] 5B °® 5A^ 電容器時.顯 狀配置 參 之距離62僅45nm。由於必需將二m面，儲存郎點61間 電體膜之厚度為約10mn。又，圖形成在此間隙中，預測介 造之示意®。金雜室溫由於為圖抑之微細構 之結果，會錢極74表面料為夕λ、。曰曰/各結晶粒沉積在各方向 層73亦為多結晶，若與電=之。於其上之介電體氧化物 73生出多數粒界。有時粒二有凹=，貝1在介電體氧 度右為約10nm，則有時會貫穿介‘ ^ nm，，丨電體膜之厚 路徑。因此，若使介電體膜 包-臈產生粒界，成為漏電流之 但是漏電流會作用在增大的方向。、1由式⑴式可知，電容雖增大 再者，由於粒界中容易累 量準位、或因為粒界面由有時％中產生雜質 此，亦成為漏電流之路徑Ί g中形成能量準位，因 又界面有凹凸時，電場容层隹^ 5 200947671 其凸部，也會促進漏電流 [0009] θ 本發明目的在於提供〜 _ =一項予以排除，使漏料儘電流要因中 ，谷器之半導體裝置，及提 大’並提供含此 (解決問題之方式） t心衣作万法。 [0010] Ο _ 本發明第2祕提供—種電容 之方法， 衣彳乍方去’係形成電容器 邊電容純含：2鹏柯； 個電極層之間；非晶質材料層 材料層，位於2 與結晶質介電體材料層之間； ； 电極層其中至少一者 包含以下步驟： 形成2個電極層其中一者； 在其中一電極層上形成非晶質材； ⑽^非晶質材料層上形成結晶質介電^材料層。 本發明第3態樣提供—種半導體|置， ϊϊϊ的主動元件，該電容器包含個電極層.t/日 材料層，位於2個電極層之間.非曰餅电和層，、、、Q曰曰質介電體 =至少-者與結晶質介電體材:層質之T ’中介於2 _極 本發明第4態樣提供一種本墓鄉壯m Αι 半導體裝置，該半導體裝置包含電法’係製作-件，該電容器包含：2個電極屛；纟電容器連接的主動元 個電極層之間；非晶質材料二’中電體材料層，位於2 n ;丨於2個電極層其中至少一者 200947671 與結晶質介電體材料層之間； 、 包含以下步驟： 之-準有主動元件之基板；在基板上形成2個電極層i中 之乂在其中之一電極層上形成非晶質材料層 2二中 上形成結晶質介電體材料層。 曰曰質材料層 [0014] 形成至第4態樣中’非晶質材料層宜包含以導電性材料 形成之第1層、及以介電體材料形成之第 =性材枓 又’第1層宜為具有5電子伏特以上之工作函[或兩者。 形成。再者，结晶質介電體㈣目f函數的導電性材料所 •卿成，則為ΪΞ 材為具触礦構造之金屬氧化 (發明之效果） [0015] 依照本發明，能提供漏電流極小 電容器之半導體裝置，及該等之製作枝 電4 ’含該等 【實施方式】 (實施發明之最佳形態） [0018] © 以下參照圖式說明本發明之較佳實施形，離。 同或==中並==應七記相 識者決定。 疋貫施形態’由該技術領域中具有通常知 <第1實施形態> [0019] 圖8顯示本發明第】實施能 第】實施形態之電容器卵，' 包含^。如，示， 之_2，·形成麵緣體層…下部電極層t 7 200947671 部電極層83上之介電體層84 ;形成在介電體層84上之上部電 層85 ;包覆在上述疊層構造側壁之漏洩防止層％ ;包覆上部電極 層85頂面一部分及漏浅防止層86之絕緣部87 ;及引出電極， 填埋在形成於絕緣部87之接觸電洞87a。 [0020] ，緣層82 ’於本實施形態中，係將絲板81絲以熱氧化 化矽膜，但也可用化學氣相沉積法形成。 ’ ❹ Ο 第1 I如圖示’具第1電極層83a及第2電極層83b。 化姑結日日日質導電性材料形成，本實郷態中，以氡 第1電極層^上之第2電極層83b，以非晶質 材 ’以氮切鈦(画)形成。如Τ卿 電形成之介電體層提供平坦沉積 [0022]
Ti〇N、i電不限於τ麵，取而代之可以例如 屬與非金屬形成之非晶質合^、。^，第2電極層83b，可利用金 及氫混入型之金屬箄非曰#^ '屬一金屬形成之非晶質合金、 之非晶質合金料軸。金屬與非金屬形成 C〇-B ^ C ^ cri S ； Ϊ N ,' ^' 〇〇'?' ^ ^B ^ ^ ^ ' 金屬與金屬形成之非/皙人泰 1 、C〇-S、As系之Pd—As等。又， Cr-W^Mo ^^N"W'C〇-W'Fe-W ' C〇-Re 等。又，氫昆入型，、Ci*-M〇 ’ 或 Co_Ti、Fe心、 料僅為形成第2電極# Cr(_H)、Ni(_H)、Pd(-H)等。 非金屬非晶質合金，也^ 之^才料之例示，也可為3元系金屬- [0023] 為疋糸金屬-金屬非晶質合金。 又’第2電極層83b，具有較第！電極層咖寬為窄之寬。換 200947671 電極層83b 由於與引出_ 88電連接，因此較第2 [0024] 、 電體層隱、及第8 ’包含:第1介電體層撕、第2介 體層84C，由非晶質介電H0 介電體層84a及第3介電 形成，晶質介電體I ^非ί 中，以氮化矽_ b同樣’以氣相沉積法形二2電 ❿
SiN ί為ί ==二及。第3 綠，不限於此，可將 “又’本實施形態中，第1介電體層恤與 成。以相同i料^Vi相同材料形成，但是’也可以相異材料形 亦能發揮相同特^。點’在於2個引出電極88任一者為正極 [0026] 體=介電體層 為電容ί 8〇二=為二從1〇。i 13°之高介電常數，作 ^在具平坦絲之糾介電體^上，=if 84b = 由於錄恥或粒界較漏電流減低。 為非 膜 化，呈現如上述^介電常數。
BaS \2 ίη電體層8牝’不限於此’可將ST〇取代以例如 咖03、BaTi03、PbZr〇3、邮3〇12、娜〇4、γ2〇3、卿、 200947671 =]、Z_2〇3、_趣簡㈣介錢㈣形成。 上部電極層85，若參照圖8，且笔 層85b。第3電極層85a，盘第2雷搞f H 85a及第4電極 性材料形成，本實施形態中，以聰形成。G =日貝1 以氮化鈦_形成。惟，第3電 | g= 極㈣a不同之結晶質導電2材極層，也可用與第1電 第3雪炻厣，〜#It 材枓形成。又，第2電極層83b及 ❹ ❹ ^ 3電極層85a且使用具5電子伏特以上之 電性材料形成。能使在與介電 數的非曰曰貝¥ 因此能減低漏電流。紐層84之_生之轉高度增大， [0030] 其次，一面參照圖9Λ至圖11(：，一 容器80之製作方法。 囬祝3弟1貝鉍形態之電 (絕緣層形成步驟） 膜厚，可謂9A) ° 82之 也可藉由树基板81 限於魏板81之熱氧化， [〇〇31] 低则Α相崎法沉積SiCb形成。 (下部電極膜形成步驟） 82之石夕基板81搬入麵裝置，於 膜· &之氬氣氛圍中進行麟，沉積膜厚約別㈣之™ 、呼又於切不使用濺鍍法而使用熱化學氣相沉積法 積目，例如原料可使用竭脚沉 [0032] 其-人，於ΤιΝ膜830a上，藉由設置有含&約2〇%之丁腦 10 200947671 靶材的濺鍍裝置’沉積TiSiN膜830b。TiSiN膜830b之膜厚可約 ' 5nm。又，於濺鍍裝置之腔室内，供給氬(Ar)氣體與氮^〗)氣體之 混合氣體(Ar:凡=80。/〇: 20%) ’並設定腔室内壓力為約3mT〇rr(〇 4Pa) 為佳。TiSiN膜由於含Si約20%，故如利用例如此X射線繞射法 確認者，為非晶質，其表面平坦性良好。又，藉由調整Si含量等 成膜條件’當然可將表面平坦性最適化。 又，TiSiN膜830b也可不用濺鍍法而以熱化學氣相沉積法沉 積。該化學氣相沉積法中，例如原料使用Ticl4、丽3、及SiH4亦 可，沉積溫度約520°C亦可。又，TiSiN膜830b中之Si含量，當 然可藉由調整原料供給量而控制。 田 ® [0033] 利用以上程序，在絕緣層82上，形成成為下部電極層83之
TiN 膜 830a 及 TiSiN 膜 830b(圖 9B)。 [0034] (介電體膜形成步驟）
TiSiN膜830b沉積後’將基板81搬入高頻賤鑛裝置，在TisiN 膜830b上使用SiN靶材，以濺鍍法沉積SiN膜84〇ae該濺鍍裝置 之腔室内，供給Ar氣體與N2氣體之混合氣體(々:凡=7〇%: 3〇%)， 腔室内壓力設定為約3πιΤογγ(0.4Ι^)為宜。沉積之8沉膜84〇a之膜 〇 厚可約2nm。SiN膜840a為非晶質，具良好表面平坦性。 、又，SiN膜840a也可不使用濺鍍法，而以熱化學氣相沉積法 沉積。該化學氣相沉積法中，例如原料可使用SiH2Cl2與，沉 積溫度可約680°C。 [0035] 其次’利用設置有STO靶材之高頻濺鍍裝置，在SiN膜84〇a 上，沉積STO膜840b。若將沉積條件例示，供給氣體為&氣體 與氧(〇2)氣體之混合氣體(Ar . 〇2=6〇% : 4〇%)，腔室壓力約 10mTorr(1.33Pa)。沉積之STO膜840b膜厚可約4廳。 、又，S1O膜隱也可不使用崎法’而以熱化學氣相沉積法 沉積。該化學氣相沉積法中’例如原料以使用Sr(DpM)2與Ti(〇C3H7) 11 200947671 為佳，沉積溫度可約300°C。 [0036] 夕84〇br冗積，御0,為非晶質，因此繼續進行 為使結晶化之回火。回火係於N2氣體與^丁 02=95% : 50/〇或 98% : 2%)之氣體氛圍中，於 4 — 2 . 為550°〇之溫度進行約1〜約30分鐘為宜。'藉此，st〇 結晶化，呈高介電常數(約100至約13〇μ 3 、 b [0037] 士、j ί腿膜8他以同沉積方法，亦即賤鑛浅或熱化學氣 ❷ 相 >儿積法’在STO膜840b上沉積SiN膜840c。 ’、 由以上程序，可得成為上部電極層85之_膜論、st〇 膜 840b、及 SiN 膜 840c (圖 9C)。 [0038] ，又，為了 STO膜840b結晶化之回火，可在後述上部電極膜 形成步驟終了後進行。又’若在_細彡成前進行回火，有時合 3，膜840b結晶化而使ST0膜8顿之表面形態惡化，但曰是 右在電極膜形成後進行回火，則能減低表面形態惡化。又，即使 ST0膜840b之表面形態惡化，也不會改變ST〇膜84〇b與其 層SiN膜840a之界面的平坦性。 _ [0039] (上部電極膜形成步驟） 接著’與TiSiN膜830b以同沉積方法，即減鍵法或熱化學氣 相沉積法，沉積TiSiN膜850a，與TiN膜830a以同沉積方法，沉 積TiN膜850b。利用以上程序，得到成為上部電極層％之丁腿 膜 85〇a 與 TiN 膜 85〇b(圖 i〇A)。 [0040] (元件化步驟） 其"'人’進行為成為電容器構造之微細加工。於TiN膜850b上， 使，正型抗钱劑液形成為約5⑻网^四方之矩形抗钱劑膜。其次， 以該抗兹劑膜為遮罩’使用氯㈣氣體與^氣體之混合氣體 12 200947671 (Cl2: Ar=80% : 20%)進行乾钱刻，將膜 83〇a、83〇b、84〇a、8働、 840c、850a及850b蝕刻。其次，將殘留的抗蝕劑膜以氧電漿灰化 除去’形成圖10B所示之台面部8〇〇。 [0041] 接著，再使用正型抗蝕劑液，在台面部8〇〇上形成約2〇〇μιη 四方之矩形抗蝕劑膜，以與上述同樣乾蝕刻，將膜85〇b、85〇a、 840c、840b、840a及830b蝕刻，並留下膜83〇a。由以上程序，形 成電極層83、介電體層84、及上部電極層85(圖1〇 乂 [0042] 之後
一句) I万止沿者電極層83、介電體層84、及上部電極層 ?端面而生之漏〶，形成漏茂防止層86。具體而言，以化▲ 氣，沉積法，在形成有電極層83及介電體層84及上部電極 ^基板81上職測2膜。該沉雜輯f ^沉魏置進行。躲·鱗氣她絲置子 體’可為正石夕酸乙醋(TEOS)氣體與〇2氣體之混合=的^ ^ 400^ ^ 20〇mToIT(26.7pam± 〇 χ , =2〇nm。接著，制他氣體以 二2 钕刻，形成漏茂防止層86(圖11A)。 〜將及兮仙膜 [0043] 之俊 將务…，鐵硕_止層86後之基板81上，再度使用雷 裝置，將Si〇2膜請沉積約5〇〇再度 =電 IIB) 。其次’在Si02m 870上，徒用if刑以_予度(圖 接觸電洞圖案形成用之抗侧遮罩，利用二影’形成 離子蝕刻，將接觸電洞87a開。 ^㈣之反應性 IIC) 。 由以上耘序形成絕緣部87(圖 [0044] 積約’使__將銘膜沉 8所示之電容器8〇。又，為弓^極88，完成圖 蝕刻等之電漿損傷，完成電容哭 通電水化予乳相沉積法或乾 凡成電谷諸後，於Ν2氣體與氫㈣氣體之 13 200947671 混合氣體(N2 : jj2=97% . q。/、 亦可。 .〇)中，於450°C進行約30分鐘熱處理 [0045] 如以上説明，本發明笛Ί — 晶質導電性材料形成之第f ，設有：以結 ❹
電極層83b上以非晶質介番，弟1 ;丨電體層84a’在第2 於第2介電體層84b，來m斗=，表面平坦性優異。因此， 化，粒界減少。因此，能之 =凸可減低’粒捱微小 料之高介電常數帶來之中，由於結晶質介電體材 之低漏電流。 電备，及由於凹凸減低或粒界減少帶來 [0046] 雷；)¾Μ \實知开〆態之電各器8〇中，下部電極層83具有盘第2 ϋ 迦形成之第1電極層83a，由於該等與引、出電 [0047]連接’因此’能減低與引出電極88之間的接觸電阻。 <第2實施形態> 接著，說明本發明第2實施形態之電容器。 圖12顯示第2實施形態之電容器概略剖面。若與圖8對比可 =’第2實施雜之電容器9G，於不具有與第丨實施形態之電容 之第i介電體層及第3介電體層84c相當之之點，與電 容器80不同，其他點相同。換言之，第2實施形態之電容器 中，介電體層84，僅具有以非晶質介電體材料形成之第電體 屬 84b。 [0048] 具此種構成之電谷益90，可不進行上述「介電體膜形成步驟」 中使用錢鍍裝置之SiN膜840a沉積，而使用高頻濺錢襄置在 膜840a上沉積STO膜840b，之後利用實施上述「上部電極膜形 成步驟」，來製造。 14 200947671 [0049] 形‘％之電谷^ 9G中’亦為由介電體材料ST0構成 之；丨電體層84(84b)，形成在表面平坦性優昱 (TiSiNW,^^» 2 83b ^ , ^ 83 ㈣減低’粒彳_、化，粒界減少。因 %亦為’能實現結晶質介電性材料之 ^電常數而來之南電谷’及凹凸減低或粒界減少而來之低漏電 [0050] ❹ 眷 <第3實施形態> 接者，說明本發明第3實施形態之電容5|。 圖13顯示第3實施形態之電容器概略^面。若 則可知第3實施形態之電容器91，於不具有盘第^離 ㈣之第2電極層83b及第3電極層祝相當 器^)不同’其他點相同。換言之，第3實施形態之f容器9;f 下4電極層83僅具以結晶質導電性材料形 ^ 層85僅具有⑽糾導紐㈣形成l
方法中，可藉容㈣製作 膜850a之沉積而製作。 臈83〇b之沉積及TiSiN
[0052] 第3實施形態之雷玄|ξ 9〗φ，令·泛山人 構成之第2介電體層_，形成在表面材料結晶質STO 材料(SiN)所構成之第1介電體層84a上，因異非晶質介電體 中，來自於與第！介電體層84a之界面的凹 介電體層84b 粒界減少。因此，第3實施形態之電容哭91 : &，粒徑微小化， 介電性材料之高介電常數而來之高電容可達成結晶質 而來之低漏電流。 ^凸減低或粒界減少 <實驗結果〉 15 200947671 [0053] $ 了確認第1至第3實施形態之電容器80、9〇、91中，漏雷 k之減低效果進行實驗。以下說明其結果。 [0054] 用Ϊ電容器8〇、9〇、91 ’依照上述方法製作。惟，從 ’電容器均使介電體層84之厚度相同。亦即，呈第1 ϋ巧層84a、84e(非晶質介電體材料)之第1及第3實Ί ，第2介電體層84b(sT〇)厚度約6邮:同時 ”a王體之厚度約iGnm。另—方面，不具第1及第3介 ❹ Ϊ體f (非晶質介電體材料)之第2實施形態之電容器90 中，第2 ;|電體層84b(STO)厚度約lOnm。 [0055] 又’為進行比較，製作具谓電極層（約5〇nm)/ST〇 (約10nm)/™電極層(約50nm)之構造的電容器，並^ 比，之電J器’於不具非晶質電極層也不具 電以 點，與上述實施形態之電容器80、9〇、91不同。 層之 [0056] 圖14顯示漏電流之施加賴絲性。可知：味 装 [0057] 另-方面，本發明第3實施形態之電容㈣巾，如 線C所不，在測定之電壓顧全财，她於
Si二=可，極;，質導電性材料⑽‘成ί =:το)之間界面平坦，使來自於該界面之凹凸 [0058] 又’第2實施形態之電容器9〇中，如圖14中 擁於電容器91，漏電流減低。漏電流減低之第丨理^ =例 16 200947671 非日日日質謝)對於第2介電體層84b(結晶質 少。又，就漏之3界面之凹凸減低，粒界減 盥電極層83 it ^至^ —。亦即，藉由大的能帶間隙，在 障高度，被認為能減低載子超越阻障產 [0059] 又，第1實施形態之電容器80中，如圖14 Γ漏嫩減低。電容器8〇，具有：質以性
❹ 成之第γϋΐ第2電極層83b，及非晶質介電體材料⑶卿 ，弟1 ”電體層84a這2個非晶質材料層，因此’能對於』2 8_^平㈣沉積面。又’尚具有以SiN f回阻障问度之效果。可認為由於此理由，第i實施形態之 谷斋80中，漏電流變得較低。又，關於結晶質第2介電體層。桃， ^於^由絕緣性之第i介電體層84a及第3介電體層恤施加電 、’因此’即使來自於電極層83之電場未直接施加於第2介電 層84b ’亦有漏電流減低之效果。 €體 [0060] 任一者均能確認本發明實施形態之電容器8〇、9〇、％之 流減低效果。 又，本發明實施形態之電容器80、90、91中，由於漏電流減 低，因此不論有無第1及第3介電體層84a、84c，藉由使介^體 層84之全體厚度為l〇nm以下可使電容增加。 [0061] 又’製作.利用滅鍵法形成非晶質導電性材料(TiSiN)之第2 電極層83b的電容器80，及利用熱化學氣相沉積法形成之電容器 80，並測定漏電流，但是，兩沉積方法間關於漏電流並不認為^ 顯著差異。又，關於將1電極層83a(TiN)利用濺鍍法形成=電容 器80以及利用熱化學氣相沉積法形成之電容器8〇，比較漏電流， 但是兩沉積方法間關於漏電流不認為有顯著差異。 抓’ 17 200947671 [0062] 〈第4實施形態> 本發明第1至第3實施形態之電容器80、9〇、91，可適當利 用在DRAM等記憶體裝置或類比裝置等各種半導體裝置中。以 下，就此種半導體裝置之一例，一面參照圖15A及15B，一面說 明本發明第4實施形態之記憶體元件。圖15A顯示第4實施形態 之記憶體元件之概略剖面、圖15B為第4實施形態之記憶體元件 之等價電路。 [0063] _參照圖15A，記憶體元件150包含：場效電晶體(FET)151(主 〇 動元件）’具閘電極151a、源極區域151b及汲極區域151c ;電容 器801，經由以多晶矽等形成之插塞153而以一端連接於汲極區域 151c ;電極157，經由插塞156而與電容器8〇之另一端連接；及 電極158，經由插塞155而與閘電極i5la連接。 [0064] ，但也 ，容器801，於圖示之例為第丨實施形態之電容器8〇 可為第2或第3實施形態之電容器90、91。 [0065] ❹ 電極157連接於板線，電極158連接於字元線(圖15 域151b藉由未圖示之插塞及電極，連接於位元線。 【U066] |^憶=牛15()可依以下方式製作。首先，如圖16A所示， 積體電路製程在絲板81形成電晶體⑸，並 如二7^化，氣相沉積進行氧化膜沉積’形成氧化層152。复攻波 以：曰访二斤不吐利用光微影及姓刻在氧化層152形成接觸電洞’’ 層後，以化學機觀磨(CMP)法觀積於氧化 明、心，面ί夕曰曰石夕削除’藉此形成插塞153。之後，進行前面如 電極膜形成步驟」、「介電體膜形成步驟」及「上ί 成步驟」，得到用於形成電容器801(80)之多層膜。j 用光微影及軸彳形成具有既定尺寸之電容II 8G1，而以包覆f 18 200947671 器801之方式’在氧化層152上 ‘以下’於該氧化膜形成介層洞而得氧匕予//5目/ =2氧化' =_，形成—藉由以上，完成
本發明第4實施形態之記憶體元袢H 之電容1 80(90、91),因此可得具有^電施形態 記憶體元件。 、有阿電奋及低漏電流等優點的 [0068] ❿ 上述林明’但是本發明不限於 [0069] 例如，可如第！電極層83 咖(刪(非晶質伙第2介電體 、^ =形成之層，於製造步驟中先於第2介電體層二二非曰曰 又’上述實施形態之電容器8〇、9〇、9 ❹ 成相對於基板81而平行形成之平器3 =於該η池可形成例域翻電容器或】茲2 成。例如，於溝渠型電容器80中，第 备时之構 極層83b可以在不在TiN獏83〇a上、、57錯τ.ς.τντ 1 /例如第2電 =]1電極層)上沉積TiSiN膜8勤，藉^成、。830b，而在板電 又，第1實施形態之電容器8〇製造中，雖將 二(層C:成义，實;二限:電 或堆_容器時’於填埋===電學型 19 200947671 [0072] . 又，已說明了第4實施形態之記憶體元件 a 半導體裝置’也可為類比裝置。於此情形， 本發明之 導體裝置之製作方法中，只要不僅是場效電晶^明實施形態之半 極電晶體或其他主動元件之基板即可。 阳驪，準備形成有雙 [0073] 本國際申請案依據2008年1月18日提申 號2008-009546號主張優先權，2〇〇8_〇〇9546之日本專利申請案 用。 观之全部内容在此援 ❹ ❹ 圖式簡單說明】 圖1A顯示溝渠型電容器一例之概略剖面 圖1B顯示堆疊型電容器-例之概略剖面^。 圖2顯示對於電容器施加電壓時之能帶圖。。 圖3顯示各種介電體材料之能帶_對 圖4顯示介電常數與能帶間隙之關係。X能帶之關 圖5Α顯示DRAM當中，電容器配置例 圖5B顯^ DRAM當中，電容器配置另糾圖。 圖6顯示圖5之配置例之剖面圖。 彳之頂面圖。 圖7顯示堆疊型MIM電容器之剖面示意 圖8顯示本發明第丨實施職之電容 。 圖9A顯示圖8所示之電容^製造步驟(略剖面_ 圖9B顯示圖8所示之電容 。 示圖8所示之電容器i造步驟=: 員不圖8所示之電容器製造步驟(4 示圖8所示之電容器製造步驟(4。 11B i不圖8所示之電容器製造步驟(之7。 Ϊ nci相8所示之電容器製造步驟(之δ : ° 、、不圖8所示之電容器製造步驟(之9)。 20 200947671 圖12顯示本發明第2實施形態之電容器 圖13顯示本發明第3實施形態之電容^之无略剖面圖。 圖14顯示本發明實施形態之電容器之電壓面圖。 圖15Α顯示本發明實施形態之記憶體元件= 专特性。 圖15Β顯示圖15Α所示之記憶體元件之等價剖面圖 圖16Α顯示圖15所示之記憶體元件之製造^驟 圖Αβ顯示圖15所示之記憶體元件、皮丰驟(之1)。 〜衣k步騍(之2)。 【主要元件符號說明】
Ο 51 直徑 52 距離 61 儲存節點 62 距離 63 絕緣層 71 金屬層 72 絕緣層 73 介電體氧化物層 74 電極 8〇 電容器 81 矽基板(基板；） 82 絕緣層(氧化石夕膜） 83下部電極層（電極層) 83a第1電極層 83b第2電極層 84 介電體層 84a第1介電體層 84b第2介電體層 84c第3介電體層 85 上部電極層 85a弟3電極層 21 200947671 85b 第4電極層(上部電極層） 86 漏洩防止層 87 絕緣部 87a 接觸電洞 88 引出電極- 90 電容器 91 電容器 150 記憶體元件 151 場效電晶體(FET)(主動元件)(電晶體) 151a閘電極 O 151b源極區域 151c汲極區域 152 氧化層 153插塞 154氧化層 155插塞 156插塞 157 電極 158 電極 φ 800台面部 801 電容器 830a TiN 膜 830b TiSiN 膜 840a SiN 膜 840b STO 膜 840c SiN 膜 850a TiSiN 膜 850b TiN 膜 870 Si02 膜 22
Claims (1)
- 200947671 七 、申請專利範圍： 1. 一種電容器，包含： 2個電極層； 質· 結晶質介電體材料層，位於該2 非晶質材料層，介於該2個電極層中二二之間； 介電體材料層之間。 θ ^其中之一與該結晶 2. 如申請專利範圍第！項之電容器， 含下列中之一者或兩者：以導電性材形非晶質材料層包 體材料形成之第2層。 ^战之第1層、及以介電 ο 3. 如申請專利範圍第丨或2項之電容 體材料層’係以具鈣鈇礦構造之金屬氧°^、中，該結晶質介電 (一種電容H之製作方法，該電容器^域。 該2個電極層之間的結晶質介電體材·.人個電極層；位在 少其中之-與該結晶質介電體材料層之^ ^於該2個電極層至 該電容器之製作方法包含以下步驟K非晶質材料層； 形成該2個電極層其中之一； 在該，中之-電極層上形成該非晶質材. 在該非晶質材料層上形成該結晶質介^ 5·如申請專圍第4項之電容層。 ❹ 質材料層包含下列中之一者或兩者：其中，該非晶 及以介電體材料形成之第2層。命电〖生材枓形成之第丨層、 6. 如申請專利範圍第4或5項之電容哭 結晶質介電體材料層細具衫 & $方法，其中，該 7. -種半導縣置，包含電容化物形成。 件，該電容器包含：2個雷炻厗 ^接於该電容器之主動元 介，體材料層，及介於該2個日電極層至"少^電^^之間之結晶質 電體材料層之間之非晶質材料層。 、之一與該結晶質介 8. 如申睛專利範圍第7項之半導體 層包含下列中之一者或 電g ，讀非晶質 介電mm彡成之第2層。¥紐梅佈叙第〗層、及以— 23 200947671 連接:容器及 2其個中電，，，電體材二 、之、，：、該結晶質介電體材料層之間的非晶質材料層； 該半導體裝置之製作方法包含以下步驟： 準備形成有該主動元件之基板； 在該基板上形成該2個電極層其中之一； Cl 在該其中之-之電極層上形絲非晶龍料層；及 在該非晶質材料層上形成該結晶質介電體材料層。 11.如申請專利範圍第1〇項之半導體裝置之製作方法，复 =非晶質材料層包含下列中之—者或兩者：以導電性材料^ ’ 第1層及以介電體材料形成之第2層。 乂 12·如申請專利範圍第10或11項之半導體裝置之製作方法， ，該結晶質介電體材料層係以具有鈣鈦礦構造之金屬氧化物 八、圖式： 24
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