TWI808332B - 具有減少的熱預算之三維nand記憶體 - Google Patents
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Abstract
本發明描述製造方法及根據該等方法製造之記憶體元件。藉由包括包含MgO之阻隔層，製造具有更低之熱預算及經歷更少之加熱。該製造方法可包括在沈積MgO後退火，及該退火在低於900℃或低於800℃之溫度下發生。該等阻隔層可為由SiO2
製成之第一阻隔層及由MgO製成之第二阻隔層。該等記憶體元件可具有陣列下CMOS(CuA)結構。該等記憶體元件可為三維NAND記憶體裝置之一部分。
Description
本申請案係關於製造方法及包括於NAND快閃記憶體單元中之阻隔層，尤其MgO阻隔層在具有陣列下CMOS設計之三維NAND快閃記憶體單元中之用途。
許多NAND快閃記憶體使用電荷陷阱記憶體元件以提供非易失性儲存。三維NAND (3-D NAND)快閃記憶體裝置係通常電荷陷阱快閃記憶體裝置，其等使用多個堆疊之記憶體元件層以改善密度並控制成本縮減。3-D NAND記憶體需大量空間，專門用於支持諸如字線階梯之電路。
陣列下CMOS(CuA)係用於半導體裝置之結構，其包括積體電路，諸如NAND記憶體單元之外圍電路，在諸如3-D NAND快閃記憶體裝置之記憶體元件之其他層下。CuA結構可降低比特成本、增加晶片效率及改善性能。
本發明係關於製造方法及包括於NAND快閃記憶體單元中之阻隔層，尤其MgO阻隔層在具有陣列下CMOS設計之三維NAND快閃記憶體單元中之用途。
3-D NAND裝置之一種潛在結構係陣列下CMOS(CuA)，其中該裝置中之至少一些積體電路係包括於NAND元件層正下方之層中。由於該等積體電路係位於接近NAND元件層中，因此該等NAND元件層之處理(諸如阻隔層中高電介質常數(高k)氧化物之沈積後退火)可導致該等NAND層下之積體電路層(諸如該3-D NAND裝置之外圍電路)之劣化。
藉由用氧化鎂(MgO)替換3-D NAND裝置阻隔層中之氧化鋁，可將所需沈積後退火溫度降低至不太可能損害CuA電路之程度，同時仍保留在電荷陷阱記憶體中有效充當阻隔層所需之帶隙及電介質性質。此容許在製造期間降低溫度，及因此在製造過程期間亦減少外圍電路之劣化。
用於製造NAND記憶體裝置之方法實施例包括沈積通道層，沈積隧道電介質層，沈積陷阱層，沈積包含SiO2
之第一阻隔層，在該第一阻隔層上沈積包含MgO之第二阻隔層，退火該第二阻隔層，在該第二阻隔層上沈積障壁金屬，及在該障壁金屬上沈積字線材料。
在一實施例中，該通道層係沈積於積體電路上。在一實施例中，該積體電路係NAND記憶體裝置之外圍電路。
在一實施例中，該NAND記憶體裝置係三維NAND記憶體裝置。
在一實施例中，在該方法期間，NAND記憶體裝置之溫度不超過900℃。在一實施例中，在第二阻隔層之退火期間，該NAND記憶體裝置之溫度不超過800℃。
在一實施例中，退火該第二阻隔層包括快速熱退火或爐退火。
在一實施例中，沈積該第二阻隔層包括提供固相Mg前體(諸如雙(環戊二烯基)鎂)或液相Mg前體(諸如雙(乙基環戊二烯基)鎂或二乙基鎂)。
在一實施例中，該第一阻隔層由SiO2
構成及該第二阻隔層由MgO構成。
在一實施例中，沈積該第一阻隔層包括SiO2
之原子層沈積，及沈積該第二阻隔層包括MgO之原子層沈積。
在一實施例中，在退火該第二阻隔層後，MgO具有10或約10之k值及7 eV或約7 eV之帶隙。
在一實施例中，在退火該第二阻隔後，藉由任何合適之濕化學物質將MgO修整至目標厚度。
在一實施例中，三維NAND (3-D NAND)記憶體裝置包括下伏積體電路，及配置於該下伏積體電路上之複數個記憶體元件。該等記憶體元件各包括陷阱層、配置於該陷阱層上之包含SiO2
之第一阻隔層、配置於該第一阻隔層上之包含MgO之第二阻隔層，及配置於該第二阻隔層上之障壁金屬。
在一實施例中，該第二阻隔層不包括二氧化矽。在一實施例中，該第二阻隔層由MgO構成。
在一實施例中，其中該MgO係結晶之MgO。在一實施例中，MgO之結晶度係經由在900℃或更低之溫度下快速熱退火自非晶型或結晶不良相改善。在一實施例中，MgO之結晶度係經由在800℃或更低之溫度下快速熱退火或爐退火自非晶型或結晶不良相改善。
在一實施例中，該MgO具有10或約10之k值及7或約7 eV之帶隙。
在一實施例中，該等記憶體元件中之各者進一步包括通道層及隧道電介質層。
相關申請案之交互參照
本申請案根據35 USC 119主張2019年7月19日申請之美國臨時專利申請案第62/876,120號之權益，該案之揭示內容係以全文引用之方式併入本文中。
此發明係關於製造方法及包括於NAND快閃記憶體單元中之阻隔層，尤其MgO阻隔層在具有陣列下CMOS(CuA)設計之三維NAND (3-D NAND)快閃記憶體單元中之用途。
圖1顯示製造根據一實施例之NAND裝置之方法100之流程圖。方法100可包括形成下伏電路102。方法100可進一步視需要包括形成元件陣列堆疊104、形成字線階梯106及圖案化通道孔108。方法100包括沈積第一阻隔層110。方法110進一步包括在110沈積之第一阻隔層上沈積陷阱層112。方法110進一步包括沈積隧道電介質114及沈積通道層116。視需要，就更高之堆疊而言，順序104至116或104至118可實施兩個或更多次。視需要，方法100包括圖案化字線槽118。方法100亦包括在110沈積之第一阻隔層上沈積含有MgO之第二阻隔層122。方法100進一步包括退火該第二阻隔層124。方法100亦可包括於該第二阻隔層上沈積障壁金屬126，及視需要進一步包括在126沈積之障壁金屬上沈積字線材料128。
視需要，方法100包括形成下伏電路102。在102形成之下伏電路可為積體電路。在一實施例中，該下伏電路包括互補金屬氧化物半導體(CMOS)。然後可將NAND裝置之記憶體元件沈積於該下伏電路上，例如以導致圖3中顯示及下文描述之結構。該下伏電路可包括一或多個溫度敏感元件。在一實施例中，該等一或多個溫度敏感元件包括藉由方法100形成之NAND裝置之外圍電路。該等溫度敏感元件在超過900℃之溫度下可(例如)易於劣化或結塊。
方法100可視需要進一步包括形成元件陣列堆疊104、形成字線階梯106及圖案化通道孔108。在104形成該元件陣列堆疊可包括沈積交替之電介質層，例如SiO2
及SiN層之電介質對以形成彼等交替之電介質層之堆疊。字線階梯可視需要在106形成。在106形成之字線階梯可在3-D NAND記憶體裝置中為多個垂直堆疊之記憶體元件提供對字線之連接。視需要，一或多個通道孔可在108圖案化。該通道孔在108之圖案化可為在104形成之元件陣列堆疊中產生一或多個圓柱形孔。在108圖案化一或多個通道孔可為藉由任何合適之圖案化方法，例如藉由乾蝕刻。在一實施例中，在108圖案化之一或多個通道孔可垂直於在104形成之元件陣列堆疊之層之平面。在104沈積之元件陣列堆疊及在108圖案化為元件陣列堆疊之通道中形成之各記憶體元件之層(包括第一阻隔層、陷阱層、隧道電介質及通道層)可位於在102形成之下伏電路上方之位置。該下伏電路上方之位置可包括該下伏電路垂直上方之任何位置，例如藉由額外材料層與該下伏電路分開之位置。
沈積第一阻隔層110。可將該第一阻隔層沈積於在108經由圖案化形成之一或多個通道孔內。該第一阻隔層可為氧化物。在一實施例中，在110沈積之該第一阻隔層係SiO2
。在一實施例中，該第一阻隔層藉由ALD沈積110。
沈積陷阱層112。在112沈積之陷阱層可為非導電材料。在112沈積之陷阱層可包括電荷捕捉材料，諸如氮化矽。該陷阱層可藉由任何合適之沈積方法例如原子層沈積(ALD)沈積112。可將該陷阱層沈積於在110沈積之第一阻隔層上。
沈積隧道電介質層114。在114沈積之隧道電介質層係非導電的及包括至少一種電介質材料，諸如SiO2
或SiOx
Ny
。在一實施例中，該隧道電介質層係SiOx
Ny
。該隧道電介質層可具有使得其阻止自該陷阱層直接隧穿之厚度。例如，在114沈積之隧道電介質層可具有50埃或約50埃至70埃或約70埃之間的厚度。該隧道電介質層可藉由(例如) ALD沈積106。
沈積通道層116。該通道層可沈積於通道孔中，該通道孔形成於在102形成之下伏電路上方。在116沈積之通道層可為適用於NAND記憶體元件之任何合適之導電材料。在一實施例中，該通道層係導電多晶矽材料。在116沈積之通道層可藉由任何合適之沈積技術(例如低壓化學氣相沈積(LPCVD))沈積。
視需要，方法100包括圖案化字線槽118。圖案化該字線槽118包括在104形成之元件陣列堆疊中圖案化溝槽。在一實施例中，在118圖案化之字線槽係在106形成之字線階梯上形成之溝槽。在118圖案化之字線槽可使用任何合適之圖案化方法(例如藉由乾蝕刻)圖案化。在一實施例中，該字線槽係平行於在108圖案化之一或多個通道孔。
視需要，在圖案化字線槽口118後，可移除在104形成之元件陣列堆疊之犧牲層120。該等犧牲層可藉由任何合適之圖案化方法例如濕蝕刻移除。
沈積第二阻隔層122。可將在122沈積之第二阻隔層沈積於在110沈積之第一阻隔層上。在110沈積之第二阻隔層可包括MgO。在一實施例中，在122沈積之第二阻隔層係完全由MgO製成。在一實施例中，在112沈積之第二阻隔層不包括Al2
O3
。在一實施例中，在122沈積之第二阻隔層不包括SiO2
。該第二阻隔層可藉由ALD沈積122。該第二阻隔層可藉由使用固體Mg前體或液體Mg前體之方法沈積122。在一些實施例中，固相Mg前體可為雙(環戊二烯基)鎂。在一些實施例中，液相Mg前體可為雙(乙基環戊二烯基)鎂或二乙基鎂。
退火第二阻隔層124。在124之退火可為任何合適之退火方法，例如快速熱退火(RTA)或爐退火。該退火可藉由將該第二阻隔層加熱至目標溫度預定時間進行。該目標溫度可為小於900℃。在一實施例中，該目標溫度可為小於800℃。在另一實施例中，該目標溫度可為小於600℃。在124之退火可容許MgO在該第二阻隔層中結晶以達成比非晶型MgO之k值更高之目標k值。在124之退火及所得結晶化亦可達成目標帶隙，其比非晶型MgO之帶隙更寬。在一實施例中，該目標k值(即目標電介質常數)及目標帶隙係類似於Al2
O3
之k值及帶隙。在一實施例中，該目標k值係10或約10。在一實施例中，該目標帶隙係7 eV或約7 eV。視需要，在退火第二阻隔後，若薄膜沈積過厚，則可藉由任何合適之濕化學物質將該MgO修整至目標厚度。
方法100可進一步包括在122沈積之第二阻隔層上沈積障壁金屬126。在一實施例中，在124退火該第二阻隔層後，沈積該障壁金屬126。在126沈積之障壁金屬可包括適用於電路中之柵極之任何合適之一或多種材料，諸如TaN、TiN或類似物。在一實施例中，該障壁金屬係TiN。在一實施例中，該障壁金屬係經由ALD沈積126。
視需要，方法100可進一步包括沈積字線材料128。該字線材料可在118沈積，使得其與在126沈積之障壁金屬接觸。該字線材料可包括鎢、鉬、鈷及釕中之一或多者。在一實施例中，在128處沈積之字線材料係鎢。在一實施例中，該字線材料係藉由ALD沈積128。
圖2顯示根據一實施例之NAND裝置之記憶體元件200之剖面圖。在圖2顯示之實施例中，記憶體元件200係圓柱形的，及層係彼此同心的。在圖2顯示之實施例中，中心係氧化物填充物202。通道層204圍繞該氧化物填充物202。隧道電介質206圍繞該通道層204。陷阱層208圍繞該隧道電介質206。第一氧化物障壁層210圍繞該陷阱層208。第二氧化物障壁層212圍繞該第一氧化物障壁層210。該障壁金屬214圍繞該第二氧化物障壁層212。字線材料216接觸該障壁金屬214。記憶體元件200可位於NAND裝置中形成之通道孔內或通過NAND裝置中形成之通道孔。該通道可垂直於交替之導電及電介質層之堆疊形成。在一實施例中，記憶體元件200可自通道之外部向內形成，使得各層均沈積於其外部之層上。在一實施例中，將連續層沈積於其外部之層內，使得將層沈積於緊鄰其之層之內部。
氧化物填充物202可形成記憶體元件200之中心。氧化物填充物202可在形成該記憶體單元200期間沈積於通道層204上。氧化物填充物202可包括一或多種非導電材料，例如SiO2
。
通道層204圍繞氧化物填充物202。通道層204可為導電材料。在一實施例中，通道層204係導電多晶矽材料。通道層204可經組態以容許電流在隧道電介質206附近傳導。通道層204可在形成記憶體元件200期間沈積於隧道電介質206上。
隧道電介質206圍繞通道層204。隧道電介質係電介質材料。隧道電介質206可為(例如)非導電材料，諸如氧化物。在一實施例中，隧道電介質206可包括一或多種氧化物材料。在一實施例中，隧道電介質206可包括SiO2
。隧道電介質206可具有足以阻止直接隧穿該隧道電介質206之厚度。在一實施例中，隧道電介質之厚度係在50埃或約50埃至70埃或約70埃之間。隧道電介質206可在形成記憶體單元200期間形成於陷阱層208上。
陷阱層208圍繞隧道電介質206。陷阱層208包括電荷捕捉材料，諸如，例如氮化矽。在一實施例中，電荷捕捉材料包括非導電材料。在一實施例中，陷阱層208係由氮化矽製成。在一實施例中，在記憶體元件200上進行寫入操作期間，陷阱層208儲存隧穿隧道電介質206之電子。陷阱層208可在形成該記憶體元件200期間沈積於第一阻隔層210上。
第一阻隔層210圍繞陷阱層208。第一阻隔層210可包括一或多種氧化物。在一實施例中，第一阻隔層210包括SiO2
。在一實施例中，第一阻隔層210完全為SiO2
。第一阻隔層210與第二阻隔層212一起在陷阱層208與由障壁金屬214及字線材料216形成之柵電極之間形成非導電障壁。第一阻隔層210可在形成該記憶體元件200期間形成之通道之內部上形成。
第二阻隔層212圍繞第一阻隔層210。第二阻隔層212包括MgO。在一實施例中，第二阻隔層212完全為MgO。在一實施例中，第二阻隔層212不包括Al2
O3
。在一實施例中，第二阻隔層212不包括SiO2
。在一實施例中，第二阻隔層212係與第一阻隔層210組合之高常數(高k)電介質層，以在陷阱層208與由障壁金屬214及字線材料216形成之柵極電極之間形成用於記憶體單元200之障壁結構。第二阻隔層212可形成於第一阻隔層210上。
第二阻隔層212可具有藉由退火第二阻隔層達成之結晶結構。該結晶結構可產生自該第二阻隔層中MgO之快速熱退火(RTA)。該結晶結構可提供容許該第二阻隔層212適用於作為記憶體元件200之阻隔結構中之高k層發揮作用之特性。在一實施例中，該MgO之結晶結構可產生自在小於900℃之溫度下之RTA或爐退火。在一實施例中，該MgO之結晶結構可產生自在小於800℃之溫度下之RTA。在另一實施例中，該MgO之結晶結構可產生自在小於600℃之溫度下之RTA。該MgO之結晶結構可提供10或約10之電介質常數k值。該MgO之結晶結構可提供7 eV或約7 eV或8 eV或約8 eV之帶隙。
障壁金屬214圍繞第二阻隔層212。該障壁金屬214可包括適用於電路中之柵極之任何合適之一或多種材料，例如TaN、TiN或類似物。在一實施例中，該障壁金屬214包括TiN。在一實施例中，該障壁金屬214係完全由TiN構成。
字線材料216接觸障壁金屬214。該字線材料216可包括(例如)鎢。在一實施例中，該字線材料216係鎢。字線材料216連接至NAND裝置之線，使得記憶體單元200提供資訊之儲存，該資訊可獲取及作為該NAND裝置之儲存能力之一部分讀取。
圖3顯示根據一實施例之3-D NAND裝置300之示意圖。3-D NAND裝置300具有CuA結構。NAND裝置300包括下伏電路302及複數個記憶體元件200。該等記憶體元件200可配置於由交替之電介質層306及導電層308構成之層結構304中。
下伏電路302可包括一或多個積體電路。在一實施例中，該等一或多個積體電路包括CMOS電路。該下伏電路302可包括用於控制或解釋3-D NAND裝置300之記憶體元件200之內容物之一或多個電路。在一實施例中，該下伏電路302包括該3-D NAND裝置之一或多個外圍電路。在一實施例中，下伏電路302可包括一或多個熱敏元件，例如，在高於900℃之溫度下易於結塊之一或多個熱敏元件。在一實施例中，一或多個熱敏元件包括該NAND裝置300之外圍電路。
複數個記憶體元件200係圖2之剖視圖中顯示及上文描述之記憶體元件。該等複數個記憶體元件200中之各者之形狀均為圓柱形的，及遠離下伏電路302延伸。在圖3顯示之實施例中，記憶體元件200垂直於下伏電路302之平面延伸。該等複數個記憶體元件200可為可操作地連接至下伏電路302，使得該等複數個記憶體元件200可由下伏電路302控制或使其等內容物經下伏電路302解釋。
該等複數個記憶體元件200可配置於穿過層結構304之通道中。層結構304由交替之電介質層306及導電層308構成。在一實施例中，電介質層306係SiO2
。在一實施例中，該等導電層308係鎢。在一實施例中，該等導電層308作為3-D NAND裝置300中之記憶體元件200之控制柵極發揮作用。實例
2 nm或4 nm厚度之MgO薄膜係在250℃下沈積於許多矽基板上。然後如圖4之圖表顯示，該等薄膜係藉由在約400℃至約800℃之範圍內變化之溫度下加熱退火。退火後，藉由量測MgO薄膜蝕刻前後之厚度量測MgO薄膜之蝕刻速率。量測蝕刻速率是因為其係MgO薄膜之結晶度之間接量測，較低蝕刻速率一般具有較大結晶度。據信較大結晶度導致較大電介質常數k值及較大帶隙。圖4中顯示之相對蝕刻速率結果指示在約600℃之退火溫度下開始，4 nm MgO薄膜高度結晶，及在約800℃之退火溫度下開始，2 nm MgO薄膜高度結晶。態樣：
應理解態樣1至11中之任何一者可與態樣12至19中之任何一者組合。
態樣1：一種製造NAND記憶體裝置之方法，其包括：
沈積通道層；
沈積隧道電介質層；
沈積陷阱層；
沈積包含SiO2
之第一阻隔層；
在該第一阻隔層上沈積包含MgO之第二阻隔層；
退火該第二阻隔層；
在該第二阻隔層上沈積障壁金屬；及
在該障壁金屬上沈積字線材料。
態樣2：如態樣1之方法，其中將該通道層沈積於積體電路上。
態樣3：如態樣2之方法，其中該積體電路係該NAND記憶體裝置之外圍電路。
態樣4：如態樣1至3中任一項之方法，其中該NAND記憶體裝置係三維NAND記憶體裝置。
態樣5：如態樣1至4中任一項之方法，其中在該方法期間，該NAND記憶體裝置之溫度不超過900℃。
態樣6：如態樣1至5中任一項之方法，其中在退火該第二阻隔層期間，該NAND記憶體裝置之溫度不超過800℃。
態樣7：如態樣1至6中任一項之方法，其中退火該第二阻隔層包括快速熱退火或爐退火中之一者。
態樣8：如態樣1至7中任一項之方法，其中沈積該第二阻隔層包括提供固相Mg前體或液相Mg前體。
態樣9：如態樣1至8中任一項之方法，其中該第一阻隔層由SiO2
構成及該第二阻隔層由MgO構成。
態樣10：如態樣1至9中任一項之方法，其中沈積該第一阻隔層包括SiO2
之原子層沈積及沈積該第二阻隔層包括MgO之原子層沈積。
態樣11：如態樣1至10中任一項之方法，其中在退火該第二阻隔層後，該MgO具有10或約10之k值及7 eV或約7 eV之帶隙。
態樣12：一種三維NAND (3-D NAND)記憶體裝置，其包含：
下伏積體電路；及
配置於該下伏積體電路上之複數個記憶體元件，該等記憶體元件各包含：
陷阱層；
包含SiO2
之第一阻隔層；
包含MgO之第二阻隔層，將其配置於該第一阻隔層上；及
配置於該第二阻隔層上之障壁金屬。
態樣13：如態樣12之3-D NAND記憶體裝置，其中該第二阻隔層不包括二氧化矽。
態樣14：如態樣12至13中任一項之3-D NAND記憶體裝置，其中該第二阻隔層由MgO構成。
態樣15：如態樣12至14中任一項之3D NAND記憶體裝置，其中該MgO係結晶之MgO。
態樣16：如態樣16之3-D NAND記憶體裝置，其中MgO之結晶度係經由在900℃或更低之溫度下退火改善。
態樣17：如態樣15之3-D NAND記憶體裝置，其中MgO之結晶度係經由在800℃或更低之溫度下退火改善。
態樣18：如態樣12至17中任一項之3-D NAND記憶體裝置，其中該MgO具有10或約10之k值及8 eV或約8 eV之帶隙。
態樣19：如態樣12至18中任一項之3-D NAND記憶體裝置，其中該等記憶體元件中之各者進一步包含通道層及隧道電介質層。
本申請案中揭示之實例在所有態樣均應認為係說明性而非限制性的。本發明之範圍由隨附申請專利範圍而非由前述說明書指示；及在申請專利範圍之等同物之含義及範圍內之所有變化均意欲包含在其中。
102:形成下伏電路
104:形成元件陣列堆疊
106:形成字線階梯
108:圖案化通道孔
110:沈積第一阻隔層
112:沈積陷阱層
114:沈積隧道電介質
116:沈積通道層
118:圖案化字線槽
120:移除犧牲層
122:沈積包含MgO之第二阻隔層
124:退火第二阻隔層
126:沈積障壁層
128:沈積字線材料
200:記憶體元件
202:氧化物填充物
204:通道層
206:隧道電介質
208:陷阱層
210:第一氧化物障壁層
212:第二氧化物障壁層
214:障壁金屬
216:字線材料
300:3-D NAND裝置
302:下伏電路
304:層結構
306:電介質層
308:導電層
圖1顯示製造根據一實施例之NAND裝置之方法之流程圖。
圖2顯示根據一實施例之NAND裝置之記憶體元件之剖面圖。
圖3顯示根據一實施例之3-D NAND裝置之示意圖。
圖4顯示濕蝕刻速率，其間接反映在各種溫度下退火之以2 nm及4 nm厚度沈積之MgO之結晶度。
102:形成下伏電路
104:形成元件陣列堆疊
106:形成字線階梯
108:圖案化通道孔
110:沈積第一阻隔層
112:沈積陷阱層
114:沈積隧道電介質
116:沈積通道層
118:圖案化字線槽
120:移除犧牲層
122:沈積包含MgO之第二阻隔層
124:退火第二阻隔層
126:沈積障壁層
128:沈積字線材料
Claims (10)
- 一種製造NAND記憶體裝置之方法，其包括：沈積通道層；沈積隧道電介質層；沈積陷阱層；沈積包含SiO2之第一阻隔層；在該第一阻隔層上沈積包含MgO之第二阻隔層；退火該第二阻隔層；在該第二阻隔層上沈積障壁金屬；及在該障壁金屬上沈積字線材料。
- 如請求項1之方法，其中將該通道層沈積於積體電路上。
- 如請求項1之方法，其中在該方法期間，該NAND記憶體裝置之溫度不超過900℃。
- 如請求項1之方法，其中在該第二阻隔層之退火期間，該NAND記憶體裝置之溫度不超過800℃。
- 如請求項1之方法，其中該第一阻隔層由SiO2構成，及該第二阻隔層由MgO構成。
- 如請求項1至5中任一項之方法，其中在退火該第二阻隔層後，該MgO具有10或約10之k值及7eV或約7eV之帶隙。
- 一種三維NAND(3-D NAND)記憶體裝置，其包含：下伏積體電路；及配置於該下伏積體電路上之複數個記憶體元件，該等記憶體元件各包含：陷阱層；包含SiO2之第一阻隔層；配置於該第一阻隔層上之包含MgO之第二阻隔層；及配置於該第二阻隔層上之障壁金屬。
- 如請求項7之3-D NAND記憶體裝置，其中該第二阻隔層不包括二氧化矽。
- 如請求項7或8之3-D NAND記憶體裝置，其中該MgO具有10或約10之k值及7eV或約7eV之帶隙。
- 如請求項7或8之3D NAND記憶體裝置，其中該等記憶體元件中之各者進一步包含通道層及隧道電介質層。
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