KR20220034881A - 감소된 열 버짓을 갖는 3 차원 nand 메모리 - Google Patents
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Abstract
제조 방법들 및 방법들에 따라 제조된 메모리 셀들이 설명된다. 제조는 더 낮은 열 버짓을 가지고, MgO를 포함하는 차단 층을 포함함으로써 더 적은 가열을 경험한다. 제조 방법은 MgO의 성막 후에 어닐링을 포함할 수 있고, 어닐링은 900℃ 미만 또는 800℃ 미만의 온도들에서 발생한다. 차단 층들은 SiO2로 이루어진 제1 차단 층 및 MgO로 이루어진 제2 차단 층일 수 있다. 메모리 셀들은 CMOS 언더 어레이(CuA) 구조를 가질 수 있다. 메모리 셀들은 3 차원 NAND 메모리 디바이스의 일부일 수 있다.
Description
관련 출원들에 대한 상호-참조
이 출원은 2019년 7월 19일자로 미국 특허 가출원 제62/876,120호의 35 USC 119 하의 이익을 주장하고, 이 미국 특허 가출원의 개시내용은 이로써, 그 전체적으로 본원에 참조로 편입된다.
이 개시내용은 제조 프로세스들 및 NAND 플래시 메모리 유닛들 내에 포함된 차단 층들에 관한 것으로, 특히, CMOS 언더 어레이(Under Array) 설계를 가지는 3 차원 NAND 플래시 메모리 유닛들에서의 MgO 차단 층들의 이용에 관한 것이다.
많은 NAND 플래시 메모리들은 비-휘발성 저장을 제공하기 위하여 전하 포획(charge trap) 메모리 셀들을 이용한다. 3 차원 NAND(three-dimensional NAND)(3-D NAND) 플래시 메모리 디바이스들은 전형적으로, 밀도를 개선시키고 비용의 규모를 제어하기 위하여 메모리 셀들의 다수의 적층된 층들을 이용하는 전하 포획 플래시 메모리 디바이스들이다. 3-D NAND 메모리는 워드라인 계단(wordline staircase)과 같은 지원 회로들에 전용된 상당한 양의 공간을 요구한다.
CMOS 언더 어레이(CMOS Under Array)(CuA)는 3-D NAND 플래시 메모리 디바이스의 메모리 셀들과 같은 다른 층들 아래에, NAND 메모리 유닛의 주변 회로와 같은 집적 회로들을 포함하는 반도체 디바이스들을 위한 구조이다. CuA 구조들은 비트 비용들을 감소시킬 수 있고, 칩 효율을 증가시킬 수 있고, 성능을 개선시킬 수 있다.
이 개시내용은 제조 프로세스들 및 NAND 플래시 메모리 유닛들 내에 포함된 차단 층들에 관한 것으로, 특히, CMOS 언더 어레이 설계를 가지는 3 차원 NAND 플래시 메모리 유닛들에서의 MgO 차단 층들의 이용에 관한 것이다.
3-D NAND 디바이스들을 위한 하나의 잠재적인 구조는 CMOS 언더 어레이(CuA)이고, 여기서, 디바이스의 적어도 일부 집적 회로들은 NAND 셀 층들 바로 아래의 층들 내에 포함된다. 집적 회로들은 NAND 셀 층들에 인접하게 위치되므로, 차단 층에서의 높은 유전 상수(하이-k(high-k)) 옥사이드(oxide)의 성막후 어닐링(post-deposition annealing)과 같은, NAND 셀 층들의 프로세싱은 3-D NAND 디바이스의 주변 회로들과 같은, NAND 층들 아래의 집적 회로 층들의 열화를 초래할 수 있다.
3-D NAND 디바이스 차단 층에서의 알루미나(alumina)를 마그네슘 옥사이드(MgO)와 대체함으로써, 요구된 성막후 어닐링 온도는 전하 포획 메모리에서의 차단 층으로서 효과적으로 기능하기 위하여 필요한 밴드갭(bandgap) 및 유전체 성질들을 여전히 보존하면서 CuA 회로들을 손상시킬 가능성이 적은 레벨들로 감소될 수 있다. 이것은 제조 동안에 더 낮은 온도를 허용하고, 따라서, 제조 프로세스들 동안에 주변 회로 열화를 또한 감소시킨다.
NAND 메모리 디바이스의 제조를 위한 방법 실시예는 채널 층을 성막하는 단계, 터널 유전체 층을 성막하는 단계, 포획 층을 성막하는 단계, SiO2를 포함하는 제1 차단 층을 성막하는 단계, 제1 차단 층 상에 MgO를 포함하는 제2 차단 층을 성막하는 단계, 제2 차단 층을 어닐링하는 단계, 제2 차단 층 상에 장벽 금속을 성막하는 단계, 및 장벽 금속 상에 워드 라인 재료를 성막하는 단계를 포함한다.
실시예에서, 채널 층은 집적 회로 위에 성막된다. 실시예에서, 집적 회로는 NAND 메모리 디바이스의 주변 회로이다.
실시예에서, NAND 메모리 디바이스는 3 차원 NAND 메모리 디바이스이다.
실시예에서, NAND 메모리 디바이스의 온도는 방법 동안에 900℃를 초과하지 않는다. 실시예에서, NAND 메모리 디바이스의 온도는 제2 차단 층의 어닐링 동안에 800℃를 초과하지 않는다.
실시예에서, 제2 차단 층을 어닐링하는 단계는 급속 열 어닐링 또는 퍼니스 어닐링(furnace annealing)을 포함한다.
실시예에서, 제2 차단 층을 성막하는 단계는 비스(사이클로펜타디엔일)마그네슘과 같은 고체 상(solid phase) Mg 전구체 또는 비스(에틸사이클로펜타디엔일)마그네슘 또는 디에틸 마그네슘과 같은 액체 상(liquid phase) Mg 전구체를 제공하는 단계를 포함한다.
실시예에서, 제1 차단 층은 SiO2로 구성되고, 제2 차단 층은 MgO로 구성된다.
실시예에서, 제1 차단 층을 성막하는 단계는 SiO2의 원자 층 성막을 포함하고, 제2 차단 층을 성막하는 단계는 MgO의 원자 층 성막을 포함한다.
실시예에서, 제2 차단 층을 어닐링한 후에, MgO는 10 또는 약 10의 k 값, 및 7 eV 또는 약 7 eV의 밴드갭을 가진다.
실시예에서, 제2 차단을 어닐링한 후에, MgO는 임의의 적당한 습식 화학물질에 의해 타겟 두께로 트리밍된다.
실시예에서, 3 차원 NAND(3-D NAND) 메모리 디바이스는 기저부 집적 회로, 및 기저부 집적 회로 위에 배치된 복수의 메모리 셀들을 포함한다. 메모리 셀들은 각각 포획 층, 포획 층 상에 배치된, SiO2를 포함하는 제1 차단 층, 제1 차단 층 상에 배치된, MgO를 포함하는 제2 차단 층, 및 제2 차단 층 상에 배치된 장벽 금속을 포함한다.
실시예에서, 제2 차단 층은 실리카(silica)를 포함하지 않는다. 실시예에서 제2 차단 층은 MgO로 구성된다.
실시예에서, MgO는 결정화된 MgO이다. 실시예에서, MgO의 결정화도(crystallinity)는 900℃ 이하의 온도에서의 급속 열 어닐링을 통해 비정질 또는 열악하게 결정화된 상으로부터 개선된다. 실시예에서, MgO의 결정화도는 800℃ 이하의 온도에서의 급속 열 어닐링 또는 퍼니스 어닐링을 통해 비정질 또는 열악하게 결정화된 상으로부터 개선된다.
실시예에서, MgO는 10 또는 약 10의 k 값, 및 7 eV 또는 약 7 eV의 밴드갭을 가진다.
실시예에서, 메모리 셀들의 각각은 채널 층 및 터널 유전체 층을 더 포함한다.
도 1은 실시예에 따른 NAND 디바이스를 제조하는 방법의 플로우차트를 도시한다.
도 2는 실시예에 따른 NAND 디바이스의 메모리 셀의 단면도를 도시한다.
도 3은 실시예에 따른 3-D NAND 디바이스의 개략도를 도시한다.
도 4는 다양한 온도들에서 어닐링된 2 nm 및 4 nm 두께로 성막된 MgO의, 결정화도를 간접적으로 반영하는 습식 에치 레이트(wet etch rate)들을 도시한다.
도 2는 실시예에 따른 NAND 디바이스의 메모리 셀의 단면도를 도시한다.
도 3은 실시예에 따른 3-D NAND 디바이스의 개략도를 도시한다.
도 4는 다양한 온도들에서 어닐링된 2 nm 및 4 nm 두께로 성막된 MgO의, 결정화도를 간접적으로 반영하는 습식 에치 레이트(wet etch rate)들을 도시한다.
이 개시내용은 제조 프로세스들 및 NAND 플래시 메모리 유닛들 내에 포함된 차단 층들에 관한 것으로, 특히, CMOS 언더 어레이(CuA) 설계를 가지는 3 차원 NAND(3-D NAND) 플래시 메모리 유닛들에서의 MgO 차단 층들의 이용에 관한 것이다.
도 1은 실시예에 따른 NAND 디바이스를 제조하는 방법(100)의 플로우차트를 도시한다. 방법(100)은 기저부 회로를 형성하는 것(102)을 포함할 수 있다. 방법(100)은 셀 어레이 적층체를 형성하는 것(104), 워드 라인 계단을 형성하는 것(106), 및 채널 구멍을 패턴화하는 것(108)을 임의적으로 더 포함할 수 있다. 방법(100)은 제1 차단 층을 성막하는 것(110)을 포함한다. 방법(110)은 110에서 성막된 제1 차단 층 상에 포획 층을 성막하는 것(112)을 더 포함한다. 방법(110)은 터널 유전체를 성막하는 것(114), 및 채널 층을 성막하는 것(116)을 더 포함한다. 임의적으로, 더 높은 적층을 위하여, 시퀀스들(104 내지 116 또는 104 내지 118)은 2 이상의 횟수로 구현될 수 있다. 임의적으로, 방법(100)은 워드 라인 슬롯을 패턴화하는 것(118)을 포함한다. 방법(100)은 또한, 110에서 성막된 제1 차단 층 상에, MgO를 함유하는 제2 차단 층을 성막하는 것(122)을 포함한다. 방법(100)은 제2 차단 층을 어닐링하는 것(124)을 더 포함한다. 방법(100)은 또한, 제2 차단 층 상에 장벽 금속을 성막하는 것(126)을 포함할 수 있고, 126에서 성막된 장벽 금속 상에 워드 라인 재료를 성막하는 것(128)을 임의적으로 더 포함할 수 있다.
임의적으로, 방법(100)은 기저부 회로를 형성하는 것(102)을 포함한다. 102에서 형성된 기저부 회로는 집적 회로일 수 있다. 실시예에서, 기저부 회로는 상보형 금속 옥사이드 반도체(complementary metal oxide semiconductor)(CMOS)를 포함한다. NAND 디바이스의 메모리 셀들은 그 다음으로, 예를 들어, 도 3에서 도시되고 이하에서 설명된 구조로 귀착되도록 하기 위하여 기저부 회로 위에 성막될 수 있다. 기저부 회로는 온도-민감성인 하나 이상의 엘리먼트들을 포함할 수 있다. 실시예에서, 하나 이상의 온도-민감성 엘리먼트들은 방법(100)에 의해 형성된 NAND 디바이스의 주변 회로를 포함한다. 온도-민감성 엘리먼트들은 예를 들어, 900℃를 초과하는 온도에서 열화 또는 응집(agglomeration)하기 쉬울 수 있다.
방법(100)은 셀 어레이 적층체를 형성하는 것(104), 워드 라인 계단을 형성하는 것(106), 및 채널 구멍을 패턴화하는 것(108)을 임의적으로 더 포함할 수 있다. 104에서 셀 어레이 적층체를 형성하는 것은 그 교대하는 유전체 층들의 적층체를 형성하기 위하여 교대하는 유전체 층들, 예를 들어, SiO2 및 SiN 층들의 유전체 층들을 성막하는 것을 포함할 수 있다. 워드 라인 계단은 임의적으로 106에서 형성될 수 있다. 106에서 형성된 워드 라인 계단은 3-D NAND 메모리 디바이스에서의 다수의 수직으로 적층된 메모리 셀들을 위한 워드 라인에 대한 접속들을 제공할 수 있다. 임의적으로, 하나 이상의 채널 구멍들은 108에서 패턴화될 수 있다. 108에서의 채널 구멍의 패턴화는 104에서 형성된 셀 어레이 적층체에서의 하나 이상의 원통형 구멍들의 생성일 수 있다. 108에서의 하나 이상의 채널 구멍들의 패턴화는 임의의 적당한 패턴화 방법에 의한 것, 예를 들어, 건식 에칭에 의한 것일 수 있다. 실시예에서, 108에서 패턴화된 하나 이상의 채널 구멍들은 104에서 형성된 셀 어레이 적층체의 층들의 평면들에 대해 수직일 수 있다. 104에서 성막된 셀 어레이 적층체, 및 제1 차단 층, 포획 층, 터널 유전체, 및 채널 층을 포함하는, 108에서 셀 어레이 적층체 내로 패턴화된 채널에서 형성된 각각의 메모리 셀의 층들은 102에서 형성된 기저부 회로 위의 포지션들에서 위치될 수 있다. 기저부 회로 위의 포지션들은 기저부 회로 위의 수직인 임의의 포지션들, 예를 들어, 재료들의 추가적인 층들에 의해 기저부 회로로부터 분리된 포지션들을 포함할 수 있다.
제1 차단 층이 성막된다(110). 제1 차단 층은 108에서의 패턴화를 통해 형성된 하나 이상의 채널 구멍들 내에 성막될 수 있다. 제1 차단 층은 옥사이드일 수 있다. 실시예에서, 110에서 성막된 제1 차단 층은 SiO2이다. 실시예에서, 제1 차단 층은 ALD에 의해 성막된다(110).
포획 층이 성막된다(112). 112에서 성막된 포획 층은 비-전도성 재료일 수 있다. 112에서 성막된 포획 층은 실리콘 나이트라이드(silicon nitride)와 같은 전하-포획 재료를 포함할 수 있다. 포획 층은 임의의 적당한 성막 방법, 예를 들어, 원자 층 성막(atomic layer deposition)(ALD)에 의해 성막될 수 있다(112). 포획 층은 110에서 성막된 제1 차단 층 상에 성막될 수 있다.
터널 유전체 층이 성막된다(114). 114에서 성막된 터널 유전체 층은 비-전도성이고, SiO2 또는 SiOxNy과 같은 적어도 하나의 유전체 재료를 포함한다. 실시예에서, 터널 유전체 층은 SiOxNy이다. 터널 유전체 층은 그것이 포획 층으로부터의 직접적인 터널링을 금지하도록, 두께를 가질 수 있다. 예를 들어, 114에서 성막된 터널 유전체 층은 50 옹스트롬(Angstrom) 또는 약 50 옹스트롬 내지 70 옹스트롬 또는 약 70 옹스트롬 사이의 두께를 가질 수 있다. 터널 유전체 층은 예를 들어, ALD에 의해 성막될 수 있다(106).
채널 층이 성막된다(116). 채널 층은 102에서 형성된 기저부 회로 위에 형성되는 채널 구멍에서 성막될 수 있다. 116에서 성막된 채널 층은 NAND 메모리 셀을 위한 임의의 적당한 전도 재료일 수 있다. 실시예에서, 채널 층은 전도성 폴리-실리콘(poly-silicon) 재료이다. 116에서 성막된 채널 층은 임의의 적당한 성막 기법, 예를 들어, 저압 화학적 기상 성막(low-pressure chemical vapor deposition)(LPCVD)에 의해 성막될 수 있다.
임의적으로, 방법(100)은 워드 라인 슬롯을 패턴화하는 것(118)을 포함한다. 워드 라인 슬롯을 패턴화하는 것(118)은 104에서 형성된 셀 어레이 적층체에서 트렌치(trench)를 패턴화하는 것을 포함한다. 실시예에서, 118에서 패턴화된 워드 라인 슬롯은 106에서 형성된 워드 라인 계단 상부에 형성된 트렌치이다. 118에서 패턴화된 워드 라인 슬롯은 임의의 적당한 패턴화 방법을 이용하여, 예를 들어, 건식 에칭에 의해 패턴화될 수 있다. 실시예에서, 워드 라인 슬롯은 108에서 패턴화된 하나 이상의 채널 구멍들에 대해 평행하다.
임의적으로, 워드 라인 슬롯을 패턴화(118)한 후에, 104에서 형성된 셀 어레이 적층체의 희생 층들이 제거될 수 있다(120). 희생 층들은 임의의 적당한 패턴화 방법, 예를 들어, 습식 에칭에 의해 제거될 수 있다.
제2 차단 층이 성막된다(122). 122에서 성막된 제2 차단 층은 110에서 성막된 제1 차단 층 상에 성막될 수 있다. 110에서 성막된 제2 차단 층은 MgO를 포함할 수 있다. 실시예에서, 122에서 성막된 제2 차단 층은 완전히 MgO로 이루어진다. 실시예에서, 112에서 성막된 제2 차단 층은 Al2O3를 포함하지 않는다. 실시예에서, 122에서 성막된 제2 차단 층은 SiO2를 포함하지 않는다. 제2 차단 층은 ALD에 의해 성막될 수 있다(122). 제2 차단 층은 고체 Mg 전구체 또는 액체 Mg 전구체를 이용하는 프로세스에 의해 성막될 수 있다(122). 일부 실시예들에서, 고체 상 Mg 전구체는 비스(사이클로펜타디엔일)마그네슘일 수 있다. 일부 실시예들에서, 액체 상 Mg 전구체는 비스(에틸사이클로펜타디엔일)마그네슘 또는 디에틸 마그네슘일 수 있다.
제2 차단 층이 어닐링된다(124). 124에서의 어닐링은 임의의 적당한 어닐링 방법, 예를 들어, 급속 열 어닐링(RTA) 또는 퍼니스 어닐링일 수 있다. 어닐링은 미리 결정된 시간량 동안에 제2 차단 층을 타겟 온도로 가열함으로써 수행될 수 있다. 타겟 온도는 900℃ 미만일 수 있다. 실시예에서, 타겟 온도는 800℃ 미만일 수 있다. 또 다른 실시예에서, 타겟 온도는 600℃ 미만일 수 있다. 124에서의 어닐링은 제2 차단 층에서의 MgO의 결정화가 비정질 MgO의 k-값보다 더 높은 타겟 k-값을 달성하는 것을 허용할 수 있다. 124에서의 어닐링 및 결과적인 결정화는 또한, 비정질 MgO의 밴드갭보다 더 넓은 타겟 밴드갭을 달성할 수 있다. 실시예에서, 타겟 k-값(즉, 타겟 유전 상수) 및 타겟 밴드갭은 Al2O3의 k-값 및 밴드갭과 유사하다. 실시예에서, 타겟 k-값은 10 또는 약 10이다. 실시예에서, 타겟 밴드갭은 7 eV 또는 약 7 eV이다. 임의적으로, 제2 차단을 어닐링한 후에, MgO는 막이 타겟 값보다 더 두껍게 성막된 후에 임의의 적당한 습식 화학물질들에 의해 타겟 두께로 트리밍될 수 있다.
방법(100)은 122에서 성막된 제2 차단 층 상에 장벽 금속(126)을 성막하는 것을 더 포함할 수 있다. 실시예에서, 장벽 금속은 124에서의 제2 차단 층의 어닐링 후에 성막된다(126). 126에서 성막된 장벽 금속은 TaN, TiN 등과 같은, 회로에서의 게이트를 위한 임의의 적당한 재료 또는 재료들을 포함할 수 있다. 실시예에서, 장벽 금속은 TiN이다. 실시예에서, 장벽 금속은 ALD를 통해 성막된다(126).
임의적으로, 방법(100)은 워드 라인 재료를 성막하는 것(128)을 더 포함할 수 있다. 워드 라인 재료는 그것이 126에서 성막된 장벽 금속과 접촉하도록, 118에서 성막될 수 있다. 워드 라인 재료는 텅스텐(tungsten), 몰리브덴(molybdenum), 코발트(cobalt), 및 루테늄(ruthenium) 중의 하나 이상을 포함할 수 있다. 실시예에서, 128에서 성막된 워드 라인 재료는 텅스텐이다. 실시예에서, 워드 라인 재료는 ALD에 의해 성막된다(128).
도 2는 실시예에 따른 NAND 디바이스의 메모리 셀(200)의 단면도를 도시한다. 도 2에서 도시된 실시예에서, 메모리 셀(200)은 원통형이고, 층들은 서로 동심이다. 도 2에서 도시된 실시예에서, 중심은 옥사이드 필(oxide fill)(202)이다. 채널 층(204)은 옥사이드 필(202)을 포위한다. 터널 유전체(206)는 채널 층(204)을 포위한다. 포획 층(208)은 터널 유전체(206)를 포위한다. 제1 옥사이드 장벽 층(210)은 포획 층(208)을 포위한다. 제2 옥사이드 장벽 층(212)은 제1 옥사이드 장벽 층(210)을 포위한다. 장벽 금속(214)은 제2 옥사이드 장벽 층(212)을 포위한다. 워드 라인 재료(216)는 장벽 금속(214)과 접촉한다. 메모리 셀(200)은 NAND 디바이스에서 형성된 채널 구멍 내에 또는 채널 구멍을 통해 위치될 수 있다. 채널은 교대하는 전도성 및 유전체 층들의 적층체에 대해 수직으로 형성될 수 있다. 실시예에서, 메모리 셀(200)은 채널의 외부로부터 내향하여 형성될 수 있어서, 각각의 층은 그것의 외부의 층 상에 성막된다. 실시예에서, 연속적인 층들은 그것의 외부의 층 내에서 성막되어, 층은 그것을 즉시 포위하는 층 내부에 성막된다.
옥사이드 필(202)은 메모리 셀(200)의 중심을 형성할 수 있다. 옥사이드 필(202)은 메모리 셀(200)의 형성 동안에 채널 층(204) 상에 성막될 수 있다. 옥사이드 필(202)은 하나 이상의 비-전도성 재료들, 예를 들어, SiO2를 포함할 수 있다.
채널 층(204)은 옥사이드 필(202)을 포위한다. 채널 층(204)은 전도성 재료일 수 있다. 실시예에서, 채널 층(204)은 전도성 폴리실리콘 재료이다. 채널 층(204)은 터널 유전체(206)에 인접한 전류의 전도를 허용하도록 구성될 수 있다. 채널 층(204)은 메모리 셀(200)의 형성 동안에 터널 유전체(206) 상에 성막될 수 있다.
터널 유전체(206)는 채널 층(204)을 포위한다. 터널 유전체는 유전체 재료이다. 터널 유전체(206)는 예를 들어, 옥사이드와 같은 비-전도성 재료일 수 있다. 실시예에서, 터널 유전체(206)는 하나 이상의 옥사이드 재료들을 포함할 수 있다. 실시예에서, 터널 유전체(206)는 SiO2를 포함할 수 있다. 터널 유전체(206)는 터널 유전체(206)를 통한 직접적인 터널링을 금지하기 위하여 충분한 두께를 가질 수 있다. 실시예에서, 터널 유전체의 두께는 50 옹스트롬 또는 약 50 옹스트롬 내지 70 옹스트롬 또는 약 70 옹스트롬 사이이다. 터널 유전체(206)는 메모리 셀(200)의 형성 동안에 포획 층(208) 상에 형성될 수 있다.
포획 층(208)은 터널 유전체(206)를 포위한다. 포획 층(208)은 예를 들어, 실리콘 나이트라이드와 같은 전하-포획 재료를 포함한다. 실시예에서, 전하-포획 재료들은 비-전도성 재료를 포함한다. 실시예에서, 포획 층(208)은 실리콘 나이트라이드로 이루어진다. 실시예에서, 포획 층(208)은 메모리 셀(200) 상에서 수행되는 기입 동작 동안에 터널 유전체(206)를 통해 터널링하는 전자들을 저장한다. 포획 층(208)은 메모리 셀(200)의 형성 동안에 제1 차단 층(210) 상에 성막될 수 있다.
제1 차단 층(210)은 포획 층(208)을 포위한다. 제1 차단 층(210)은 하나 이상의 옥사이드들을 포함할 수 있다. 실시예에서, 제1 차단 층(210)은 SiO2를 포함한다. 실시예에서, 제1 차단 층(210)은 완전히 SiO2이다. 제1 차단 층(210)은, 제2 차단 층(212)과 함께, 장벽 금속(214) 및 워드 라인 재료(216)에 의해 형성된 게이트 전극과 포획 층(208) 사이의 비-전도성 장벽을 형성한다. 제1 차단 층(210)은 메모리 셀(200)의 형성 동안에 형성되는 채널의 내부 상에 형성될 수 있다.
제2 차단 층(212)은 제1 차단 층(210)을 포위한다. 제2 차단 층(212)은 MgO를 포함한다. 실시예에서, 제2 차단 층(212)은 완전히 MgO이다. 실시예에서, 제2 차단 층(212)은 Al2O3를 포함하지 않는다. 실시예에서, 제2 차단 층(212)은 SiO2를 포함하지 않는다. 실시예에서, 제2 차단 층(212)은 장벽 금속(214) 및 워드 라인 재료(216)에 의해 형성된 게이트 전극과 포획 층(208) 사이의 메모리 셀(200)을 위한 차단 구조를 형성하기 위하여 제1 차단 층(210)과 조합된 높은-상수(높은-k) 유전체 층이다. 제2 차단 층(212)은 제1 차단 층(210) 상에 형성될 수 있다.
제2 차단 층(212)은 제2 차단 층의 어닐링에 의해 달성된 결정질 구조를 가질 수 있다. 결정질 구조는 제2 차단 층에서의 MgO의 급속 열 어닐링(RTA)으로부터 기인할 수 있다. 결정질 구조는 제2 차단 층(212)이 메모리 셀(200)을 위한 차단 구조에서의 하이-k 층으로서 기능하기 위하여 적당한 것을 허용하는 특성들을 제공할 수 있다. 실시예에서, MgO의 결정질 구조는 900℃ 미만의 온도에서의 RTA 또는 퍼니스 어닐링으로부터 기인할 수 있다. 실시예에서, MgO의 결정질 구조는 800℃ 미만의 온도에서의 RTA로부터 기인할 수 있다. 또 다른 실시예에서, MgO의 결정질 구조는 600℃ 미만의 온도에서의 RTA로부터 기인할 수 있다. MgO의 결정질 구조는 10 또는 약 10의 유전 상수 k-값을 제공할 수 있다. MgO의 결정질 구조는 7 eV 또는 약 7 eV, 또는 8 eV 또는 약 8 eV의 밴드갭을 제공할 수 있다.
장벽 금속(214)은 제2 차단 층(212)을 포위한다. 장벽 금속(214)은 TaN, TiN 등과 같은, 회로에서의 게이트를 위한 임의의 적당한 재료 또는 재료들을 포함할 수 있다. 실시예에서, 장벽 금속(214)은 TiN을 포함한다. 실시예에서, 장벽 금속(214)은 완전히 TiN으로 구성된다.
워드 라인 재료(216)는 장벽 금속(214)과 접촉한다. 워드 라인 재료(216)는 예를 들어, 텅스텐을 포함할 수 있다. 실시예에서, 워드 라인 재료(216)는 텅스텐이다. 메모리 셀(200)이 NAND 디바이스의 저장 능력들의 일부로서 액세스될 수 있고 판독될 수 있는 정보의 저장을 제공하도록, 워드 라인 재료(216)는 NAND 디바이스의 라인에 접속한다.
도 3은 실시예에 따른 3-D NAND 디바이스(300)의 개략도를 도시한다. 3-D NAND 디바이스(300)는 CuA 구조를 가진다. NAND 디바이스(300)는 기저부 회로(302) 및 복수의 메모리 셀들(200)을 포함한다. 메모리 셀들(200)은 교대하는 유전체 층들(306) 및 전도성 층들(308)로 구성된 층 구조(304)에서 배치될 수 있다.
기저부 회로(302)는 하나 이상의 집적 회로들을 포함할 수 있다. 실시예에서, 하나 이상의 집적 회로들은 CMOS 회로들을 포함한다. 기저부 회로(302)는 3-D NAND 디바이스(300)의 메모리 셀들(200)의 내용을 제어하거나 해독하기 위한 하나 이상의 회로들을 포함할 수 있다. 실시예에서, 기저부 회로(302)는 3-D NAND 디바이스의 하나 이상의 주변 회로들을 포함한다. 실시예에서, 기저부 회로(302)는 열 민감성인 하나 이상의 엘리먼트들을 포함할 수 있고, 예를 들어, 하나 이상의 열 민감성 엘리먼트들은 900℃ 초과인 온도에서 응집하기 쉽다. 실시예에서, 하나 이상의 열 민감성 엘리먼트들은 NAND 디바이스(300)의 주변 회로를 포함한다.
복수의 메모리 셀들(200)은 도 2의 단면도에서 도시되고 위에서 설명된 메모리 셀들이다. 복수의 메모리 셀들(200)의 각각은 형상에 있어서 원통형이고, 기저부 회로(302)로부터 멀어지도록 연장된다. 도 3에서 도시된 실시예에서, 메모리 셀들(200)은 기저부 회로(302)의 평면에 대해 수직으로 연장된다. 복수의 메모리 셀들(200)이 제어될 수 있거나 그 내용들이 기저부 회로(302)에 의해 해독될 수 있도록, 복수의 메모리 셀들(200)은 기저부 회로(302)에 동작적으로 접속될 수 있다.
복수의 메모리 셀들(200)은 층 구조(304)를 통해 채널들에서 배치될 수 있다. 층 구조(304)는 교대하는 유전체 층들(306) 및 전도성 층들(308)로 구성된다. 실시예에서, 유전체 층들(306)은 SiO2이다. 실시예에서, 전도성 층들(308)은 텅스텐이다. 실시예에서, 전도성 층들(308)은 3-D NAND 디바이스(300)에서의 메모리 셀들(200)을 위한 제어 게이트들로서 기능한다.
예
2 nm 또는 4 nm의 어느 하나인 두께에서의 MgO의 막들은 다수의 실리콘 기판들 상에 250℃에서 성막되었다. 막들은 그 다음으로, 도 4에서의 도표에서 도시된 바와 같이 약 400℃로부터 약 800℃까지의 범위인 온도들로 가열함으로써 어닐링되었다. 어닐링 후에, 에칭 전후에 MgO 막들의 두께를 측정함으로써 MgO 막들의 에치 레이트가 측정되었다. 에치 레이트는 MgO 막의 결정화도의 간접적인 측정이기 때문에, 에치 레이트가 측정되었고, 더 낮은 에치 레이트들은 더 큰 결정화도를 일반적으로 가진다. 더 큰 결정화도는 더 큰 유전 상수 k-값 및 더 큰 밴드갭을 초래할 것으로 믿어진다. 도 4에서 도시된 상대적인 에치 레이트 결과들은 4 nm MgO 막들이 약 600℃의 어닐링 온도에서 시작하여 고도로 결정화되고 2 nm MgO 막들이 약 800℃의 어닐링 온도에서 시작하여 고도로 결정화된다는 것을 표시한다.
양태들:
양태들 1 내지 11 중의 임의의 것은 양태들 12 내지 19 중의 임의의 것과 조합될 수 있다는 것이 이해된다.
양태 1.
NAND 메모리 디바이스를 제조하는 방법으로서,
채널 층을 성막하는 단계;
터널 유전체 층을 성막하는 단계;
포획 층을 성막하는 단계;
SiO2를 포함하는 제1 차단 층을 성막하는 단계;
제1 차단 층 상에 MgO를 포함하는 제2 차단 층을 성막하는 단계;
제2 차단 층을 어닐링하는 단계;
제2 차단 층 상에 장벽 금속을 성막하는 단계; 및
장벽 금속 상에 워드 라인 재료를 성막하는 단계를 포함하는, 방법.
양태 2.
양태 1에 따른 방법에 있어서, 채널 층은 집적 회로 위에 성막되는, 방법.
양태 3.
양태 2에 따른 방법에 있어서, 집적 회로는 NAND 메모리 디바이스의 주변 회로인, 방법.
양태 4.
양태들 1 내지 3 중 어느 한 양태에 따른 방법에 있어서, NAND 메모리 디바이스는 3 차원 NAND 메모리 디바이스인, 방법.
양태 5.
양태들 1 내지 4 중 어느 한 양태에 따른 방법에 있어서, NAND 메모리 디바이스의 온도는 방법 동안에 900℃를 초과하지 않는, 방법.
양태 6.
양태들 1 내지 5 중 어느 한 양태에 따른 방법에 있어서, NAND 메모리 디바이스의 온도는 제2 차단 층의 어닐링 동안에 800℃를 초과하지 않는, 방법.
양태 7.
양태들 1 내지 6 중 어느 한 양태에 따른 방법에 있어서, 제2 차단 층을 어닐링하는 단계는 급속 열 어닐링 또는 퍼니스 어닐링 중의 하나를 포함하는, 방법.
양태 8.
양태들 1 내지 7 중 어느 한 양태에 따른 방법에 있어서, 제2 차단 층을 성막하는 단계는 고체 상 Mg 전구체 또는 액체 상 Mg 전구체를 제공하는 단계를 포함하는, 방법.
양태 9.
양태들 1 내지 8 중 어느 한 양태에 따른 방법에 있어서, 제1 차단 층은 SiO2로 구성되고, 제2 차단 층은 MgO로 구성되는, 방법.
양태 10.
양태들 1 내지 9 중 어느 한 양태에 따른 방법에 있어서, 제1 차단 층을 성막하는 단계는 SiO2의 원자 층 성막을 포함하고, 제2 차단 층을 성막하는 단계는 MgO의 원자 층 성막을 포함하는, 방법.
양태 11.
양태들 1 내지 10 중 어느 한 양태에 따른 방법에 있어서, 제2 차단 층을 어닐링한 후에, MgO는 10 또는 약 10의 k 값, 및 7 eV 또는 약 7 eV의 밴드갭을 가지는, 방법.
양태 12.
3 차원 NAND(3-D NAND) 메모리 디바이스로서,
기저부 집적 회로; 및
기저부 집적 회로 위에 배치된 복수의 메모리 셀들을 포함하고, 메모리 셀들 각각은:
포획 층;
SiO2를 포함하는 제1 차단 층;
제1 차단 층 상에 배치된, MgO를 포함하는 제2 차단 층; 및
제2 차단 층 상에 배치된 장벽 금속을 포함하는, 3-D NAND 메모리 디바이스.
양태 13.
양태 12에 따른 3-D NAND 메모리 디바이스에 있어서, 제2 차단 층은 실리카를 포함하지 않는, 3-D NAND 메모리 디바이스.
양태 14.
양태들 12 내지 13 중 어느 한 양태에 따른 3-D NAND 메모리 디바이스에 있어서, 제2 차단 층은 MgO로 구성되는, 3-D NAND 메모리 디바이스.
양태 15.
양태들 12 내지 14 중 어느 한 양태에 따른 3-D NAND 메모리 디바이스에 있어서, MgO는 결정화된 MgO인, 3-D NAND 메모리 디바이스.
양태 16.
양태 15에 따른 3-D NAND 메모리 디바이스에 있어서, MgO의 결정화도는 900℃ 이하의 온도에서의 어닐링을 통해 개선되는, 3-D NAND 메모리 디바이스.
양태 17.
양태 15에 따른 3-D NAND 메모리 디바이스에 있어서, MgO의 결정화도는 800℃ 이하의 온도에서의 어닐링을 통해 개선되는, 3-D NAND 메모리 디바이스.
양태 18.
양태들 12 내지 17 중 어느 한 양태에 따른 3-D NAND 메모리 디바이스에 있어서, MgO는 10 또는 약 10의 k 값, 및 7 eV 또는 약 7 eV의 밴드갭을 가지는, 3-D NAND 메모리 디바이스.
양태 19.
양태들 12 내지 18 중 어느 한 양태에 따른 3-D NAND 메모리 디바이스에 있어서, 메모리 셀들의 각각은 채널 층 및 터널 유전체 층을 더 포함하는, 3-D NAND 메모리 디바이스.
이 출원에서 개시된 예들은 제한적인 것이 아니라 예시적으로 것으로서 모든 점들에서 고려되어야 한다. 발명의 범위는 상기한 설명이 아니라 첨부된 청구항들에 의해 표시되고; 청구항들의 등가성의 의미 및 범위 내에서 나오는 모든 변경들은 그 안에 포괄되도록 의도된다.
Claims (19)
- NAND 메모리 디바이스를 제조하는 방법으로서,
채널 층을 성막하는 단계;
터널 유전체 층을 성막하는 단계;
포획 층을 성막하는 단계;
SiO2를 포함하는 제1 차단 층을 성막하는 단계;
상기 제1 차단 층 상에 MgO를 포함하는 제2 차단 층을 성막하는 단계;
상기 제2 차단 층을 어닐링하는 단계;
상기 제2 차단 층 상에 장벽 금속을 성막하는 단계; 및
상기 장벽 금속 상에 워드 라인 재료를 성막하는 단계
를 포함하는, 방법. - 제1항에 있어서, 상기 채널 층은 집적 회로 위에 성막되는, 방법.
- 제2항에 있어서, 상기 집적 회로는 상기 NAND 메모리 디바이스의 주변 회로인, 방법.
- 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 NAND 메모리 디바이스는 3 차원 NAND 메모리 디바이스인, 방법.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 NAND 메모리 디바이스의 온도는 상기 방법 동안에 900℃를 초과하지 않는, 방법.
- 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 NAND 메모리 디바이스의 온도는 상기 제2 차단 층의 어닐링 동안에 800℃를 초과하지 않는, 방법.
- 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 제2 차단 층을 어닐링하는 단계는 급속 열 어닐링 또는 퍼니스 어닐링 중의 하나를 포함하는, 방법.
- 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 제2 차단 층을 성막하는 단계는 고체 상 Mg 전구체 또는 액체 상 Mg 전구체를 제공하는 단계를 포함하는, 방법.
- 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 제1 차단 층은 SiO2로 구성되고, 상기 제2 차단 층은 MgO로 구성되는, 방법.
- 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 제1 차단 층을 성막하는 단계는 SiO2의 원자 층 성막을 포함하고, 상기 제2 차단 층을 성막하는 단계는 MgO의 원자 층 성막을 포함하는, 방법.
- 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 제2 차단 층을 어닐링한 후에, 상기 MgO는 10 또는 약 10의 k 값, 및 7 eV 또는 약 7 eV의 밴드갭을 가지는, 방법.
- 3 차원 NAND(3-D NAND) 메모리 디바이스로서,
기저부 집적 회로; 및
기저부 집적 회로 위에 배치된 복수의 메모리 셀들
을 포함하고, 상기 메모리 셀들 각각은:
포획 층;
SiO2를 포함하는 제1 차단 층;
상기 제1 차단 층 상에 배치된, MgO를 포함하는 제2 차단 층; 및
상기 제2 차단 층 상에 배치된 장벽 금속을 포함하는, 3-D NAND 메모리 디바이스. - 제12항에 있어서, 상기 제2 차단 층은 실리카(silica)를 포함하지 않는, 3-D NAND 메모리 디바이스.
- 제12항 또는 제13항에 있어서, 상기 제2 차단 층은 MgO로 구성되는, 3-D NAND 메모리 디바이스.
- 제12항 내지 제14항 중 어느 한 항에 있어서, 상기 MgO는 결정화된 MgO인, 3-D NAND 메모리 디바이스.
- 제15항에 있어서, MgO의 결정화도는 900℃ 이하의 온도에서의 어닐링을 통해 개선되는, 3-D NAND 메모리 디바이스.
- 제15항에 있어서, MgO의 결정화도는 800℃ 이하의 온도에서의 어닐링을 통해 개선되는, 3-D NAND 메모리 디바이스.
- 제12항 내지 제17항 중 어느 한 항에 있어서, 상기 MgO는 10 또는 약 10의 k 값, 및 7 eV 또는 약 7 eV의 밴드갭을 가지는, 3-D NAND 메모리 디바이스.
- 제12항 내지 제18항 중 어느 한 항에 있어서, 상기 메모리 셀들의 각각은 채널 층 및 터널 유전체 층을 더 포함하는, 3-D NAND 메모리 디바이스.
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